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JP3359691B2 - A method for manufacturing a thin film transistor - Google Patents

A method for manufacturing a thin film transistor

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JP3359691B2
JP3359691B2 JP7900693A JP7900693A JP3359691B2 JP 3359691 B2 JP3359691 B2 JP 3359691B2 JP 7900693 A JP7900693 A JP 7900693A JP 7900693 A JP7900693 A JP 7900693A JP 3359691 B2 JP3359691 B2 JP 3359691B2
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JP7900693A
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Inventor
宏勇 張
保彦 竹村
徹 高山
Original Assignee
株式会社半導体エネルギー研究所
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、薄膜トランジスタ(T FIELD OF THE INVENTION The present invention relates to a thin film transistor (T
FT)およびその作製方法に関するものである。 FT) and to a manufacturing method thereof. 本発明によって作製される薄膜トランジスタは、ガラス等の絶縁基板上、単結晶シリコン等の半導体基板上、いずれにも形成される。 Thin film transistor manufactured by the present invention, on an insulating substrate such as glass, on a semiconductor substrate such as single crystal silicon, to both formed. 特に本発明は、熱アニールによる結晶化、活性化を経て作製される薄膜トランジスタに関する。 In particular, the present invention, the crystallization by thermal annealing, to a thin film transistor to be produced through the activation.

【0002】 [0002]

【従来の技術】最近、絶縁基板上に、薄膜状の活性層(活性領域ともいう)を有する絶縁ゲイト型の半導体装置の研究がなされている。 Recently, on the insulating substrate, the study of insulated gate semiconductor device having a thin film of the active layer (also referred to as the active region) have been made. 特に、薄膜状の絶縁ゲイトトランジスタ、いわゆる薄膜トランジスタ(TFT)が熱心に研究されている。 In particular, thin-film insulated gate transistor, a so-called thin film transistor (TFT) has been intensely studied. これらは、透明な絶縁基板上に形成され、マトリクス構造を有する液晶等の表示装置において、各画素の制御用に利用することや駆動回路に利用することが目的であり、利用する半導体の材料・結晶状態によって、アモルファスシリコンTFTや結晶性シリコンTFTというように区別されている。 They are formed on a transparent insulating substrate, a display device such as a liquid crystal having a matrix structure, is it the purpose of use in and drive circuit be utilized for control of each pixel of the semiconductor utilizing Materials the crystalline state are distinguished as that an amorphous silicon TFT and the crystalline silicon TFT.

【0003】一般にアモルファス状態の半導体の電界移動度は小さく、したがって、高速動作が要求されるTF [0003] Generally in semiconductor field mobility of an amorphous state is small, therefore, TF the high-speed operation is required
Tには利用できない。 Not available in T. また、アモルファスシリコンでは、P型の電界移動度は著しく小さいので、Pチャネル型のTFT(PMOSのTFT)を作製することができず、したがって、Nチャネル型TFT(NMOSのTF Further, in the amorphous silicon, the P-type field mobility of extremely small, it is impossible to manufacture a P-channel type TFT (PMOS of TFT), therefore, N-channel type TFT (NMOS of TF
T)と組み合わせて、相補型のMOS回路(CMOS) In combination with T), the complementary type MOS circuit (CMOS)
を形成することができない。 It can not be formed.

【0004】一方、結晶半導体は、アモルファス半導体よりも電界移動度が大きく、したがって、高速動作が可能である。 On the other hand, crystalline semiconductors, large field mobility than amorphous semiconductor, therefore, it can operate at high speed. 結晶性シリコンでは、NMOSのTFTだけでなく、PMOSのTFTも同様に得られるのでCMO The crystalline silicon, as well as an NMOS TFT, because it is obtained also the PMOS TFT CMO
S回路を形成することが可能で、例えば、アクティブマトリクス方式の液晶表示装置においては、アクティブマトリクス部分のみならず、周辺回路(ドライバー等)をもCMOSの結晶性TFTで構成する、いわゆるモノリシック構造を有するものが知られている。 It can form a S circuit, for example, in the active matrix liquid crystal display device, not the active matrix portion only, to a CMOS crystalline TFT also peripheral circuits (a driver or the like), a so-called monolithic structure those with is known. このような理由から、最近は結晶性シリコンを使用したTFTの研究開発が盛んである。 For this reason, it has recently been actively research and development of TFT using crystalline silicon.

【0005】 [0005]

【発明が解決しようとする課題】結晶性シリコンを得る方法の1つとして、レーザーもしくはそれと同等な強光を照射することによってアモルファスシリコンを結晶化させる方法が挙げられるが、レーザーの出力の不安定性や極めて短時間のプロセスであることに由来する不安定性のために量産実用化の目処がついていない。 [SUMMARY OF THE INVENTION] One way of obtaining a crystalline silicon, a method of crystallizing the like amorphous silicon by irradiating the laser or its equivalent strong light, instability of the output of the laser Ya is not attached prospect of mass commercialization due to instability resulting from that is very short processes.

【0006】現在、実用的に採用できると考えられる方法は、熱によってアモルファスシリコンを結晶化させる方法である。 [0006] Methods currently considered practically be employed is a method of crystallizing amorphous silicon by heat. この方法では、バッチ間のばらつきが少ない結晶シリコンを得ることができる。 In this way, it is possible to obtain a less variation crystal silicon between batches. しかし、問題がないわけではない。 However, it is not without problems.

【0007】通常、結晶性シリコンを得るには600℃ [0007] Normally, 600 ° C. to obtain a crystalline silicon
程度の温度での長時間のアニールか、もしくは1000 Or a long time of annealing at a degree of temperature, or 1000
℃以上の高温でのアニールが必要であった。 ℃ or annealing at a high temperature was required. 後者の方法を採用すれば選択できる基板が石英に限られ、基板コストが非常に高くなった。 Substrate that can be selected by employing the latter method is limited to a quartz substrate cost is very high. 前者の方法では基板選択の余地は拡がるが、なおかつ、熱アニールの際の基板の収縮等が問題となり、マスク合わせ失敗等による歩留り低下が指摘され、より低温での処理が求められている。 Although spreads room for the substrate selected in the former method, yet, becomes a contraction of the substrate during the thermal annealing is a problem, the yield decreases due to mask alignment failure or the like has been pointed out, be more treatment at low temperatures is required. 具体的には、基板として用いられる各種無アルカリガラスの歪み温度以下(好ましくはガラスの歪み温度より50℃以上低い温度)でおこなうことが望まれている。 Specifically, (preferably a temperature lower 50 ° C. or higher than the strain temperature of the glass) various distortions temperature of the alkali-free glass below used as the substrate it is desirable to perform in. 本発明はこのような困難な課題に対して解答を与えんとするものである。 The present invention is directed to a does give an answer to such difficult problems. 本発明は、量産性を維持しつつ、上記の問題点を解決することを課題とする。 The present invention, while maintaining the mass production, it is an object to solve the above problems.

【0008】 [0008]

【課題を解決するための手段】本発明者の研究の結果、 In order to solve the problems] As a result of the inventor's research,
実質的にアモルファス状態のシリコン被膜に微量の触媒材料を添加することによって結晶化を促進させ、結晶化温度を低下させ、結晶化時間を短縮できることが明らかになった。 Substantially to promote crystallization by adding a catalyst material traces on the silicon film in an amorphous state, to lower the crystallization temperature, it was revealed that can shorten the crystallization time. 触媒材料としては、ニッケル(Ni)、鉄(Fe)、コバルト(Co)、白金(Pt)の単体、もしくはそれらの珪化物等の化合物が適している。 As the catalyst material, nickel (Ni), iron (Fe), cobalt (Co), compounds of a single, or their silicides such as platinum (Pt) are suitable. 具体的には、イオン注入法等の方法によってアモルファスシリコン膜中にこれらの触媒元素を導入し、その後、これを適当な温度、典型的には580℃以下の温度で熱アニールすることによって結晶化させることができる。 Specifically, by introducing these catalyst element to the amorphous silicon film by a method such as ion implantation, then crystallized by thermal annealing at a temperature of 580 ° C. or less this appropriate temperature, typically it can be.

【0009】当然のことであるが、アニール温度が高いほど結晶化時間は短いという関係がある。 [0009] It will be appreciated that, the crystallization time as the annealing temperature is high, the relationship that short. また、ニッケル、鉄、コバルト、白金の濃度が大きいほど結晶化温度が低く、結晶化時間が短いという関係がある。 Also, related nickel, iron, cobalt, as the concentration of platinum is greater crystallization temperature is low, that the crystallization time is shorter. 本発明人の研究では、結晶化を進行させるには、これらのうちの少なくとも1つの元素の濃度が10 17 cm -3またはそれ以上、好ましくは5×10 18 cm -3以上存在することが必要であることがわかった。 In the present invention's study, in order to proceed the crystallization, the concentration of at least one element of these 10 17 cm -3 or more, preferably it should be present 5 × 10 18 cm -3 or more it was found is.

【0010】一方、上記触媒材料はいずれもシリコンにとっては好ましくない材料であるので、できるだけその濃度が低いことが望まれる。 On the other hand, since for the silicon either the catalyst material is undesirable material, it is desirable as far as possible that the concentration is low. 本発明人の研究では、これらの触媒材料の濃度は合計して10 20 cm -3を越えないことが望まれる。 In the present invention's study, the concentration of these catalytic materials are desired not exceed in total 10 20 cm -3.

【0011】本発明人は、この触媒元素の効果に着目し、これを利用することによって上記の問題を解決できることを見出した。 [0011] The present invention has found that this effect of the catalytic element in focus and can solve the above problems by utilizing this. すなわち、本発明においては、これらの触媒元素をアモルファスシリコン中に導入することによって、結晶化温度を低下させ、また、シリコン膜中に導入された触媒元素によって、ドーピング不純物の活性化(再結晶化)の温度を低下させる。 That is, in the present invention, by introducing these catalytic element in the amorphous silicon reduces the crystallization temperature and by the catalytic element introduced into the silicon film, the activation of the doping impurity (recrystallization the temperature of) is reduced. 特に本発明人の研究によれば、イオン注入法やイオンドーピング法によって最初から均等に触媒元素が分布している場合には、 In particular, according to the present invention's study, if equally catalyst element from the first by ion implantation or ion doping method are distributed is
極めて結晶化が進行しやすかった。 Extremely crystallization was easy to progress. 典型的には550℃ Typically 550 ℃
以下の温度で十分に結晶化、活性化が可能であり、また、アニール時間も8時間以内、典型的には4時間以内で十分であることがわかった。 Well crystallized at a temperature below, but may be activated, also within the annealing time is also 8 hours, typically were found to be sufficient within 4 hours.

【0012】また、従来の熱アニールによる結晶化では1000Å以下のシリコン膜を結晶化させることは困難であったが、本発明では極めて容易に、しかも、より低い温度、より短時間に結晶化させることができた。 Further, the crystallization by conventional thermal annealing, but it is difficult to crystallize the following silicon film 1000 Å, quite easily in the present invention, moreover, a lower temperature, to crystallize more quickly it could be. 10 10
00Å以下、特に500Å以下の薄い活性領域のTFT 00Å or less, TFT especially 500Å following thin active region
は特性が優れるだけでなく、段差が小さいためにゲイト絶縁膜やゲイト電極の段差部での不良が少なく、歩留りが高いという利点を有していた。 Not only superior characteristics, poor less in the step portion of the gate insulating film and the gate electrode for the step is small, the yield had the advantage of high. しかしながら、従来は結晶化が困難であるという理由によって、レーザーアニールによる結晶化以外には作製する方法がなかった。 However, for the reason that the conventional is difficult to crystallize, there was no way of making the non-crystallized by laser annealing. 本発明は、それまでレーザーアニールによって独占されていた技術領域を熱アニールによって実施でき、また、上記理由による歩留りを向上できるという意味でも画期的なものである。 The present invention is a technology area that used to be dominated by laser annealing so far can be performed by thermal annealing, also is a breakthrough in the sense that can improve the yield by the reason. 以下に実施例を用いて、より詳細に本発明を説明する。 Using examples below, the present invention will be described in more detail.

【0013】 [0013]

【実施例】 【Example】

〔実施例1〕 図1に本実施例の作製工程の断面図を示す。 It shows a cross-sectional view of a manufacturing process according to this embodiment Example 1 Figure 1. まず、基板(コーニング7059)10上にスパッタリング法によって厚さ2000Åの酸化珪素の下地膜11を形成した。 First, to form a base film 11 of silicon oxide having a thickness of 2000Å by sputtering on a substrate (Corning 7059) 10. さらに、プラズマCVD法によって、 In addition, by the plasma CVD method,
厚さ500〜1500Å、例えば1500Åの真性(I The thickness 500~1500A, e.g. 1500Å intrinsic (I
型)のアモルファスシリコン膜12を、その上にスパッタリング法によって厚さ200Åの酸化珪素膜13を堆積した。 The amorphous silicon film 12 of the mold), was deposited a silicon oxide film 13 having a thickness of 200Å by sputtering thereon. そして、このシリコン膜にイオン注入法によって、ニッケルイオンを注入した。 Then, by ion implantation into the silicon film was implanted nickel ions. ドーズ量は2×10 13 Dose 2 × 10 13
〜2×10 14 cm -2 、例えば5×10 13 cm -2とした。 ~2 × 10 14 cm -2, for example a 5 × 10 13 cm -2.
この結果、アモルファスシリコン膜12のニッケルの濃度は、5×10 18 cm -3程度になった。 As a result, the concentration of nickel in the amorphous silicon film 12 became about 5 × 10 18 cm -3. (図1(A)) (FIG. 1 (A))

【0014】そして、このアモルファスシリコン膜を窒素雰囲気中、550℃、4時間アニールして結晶化させた。 [0014] Then, the amorphous silicon film in a nitrogen atmosphere, 550 ° C., to crystallize for 4 hours annealing. アニール後、シリコン膜をパターニングして、島状シリコン領域14を形成し、さらに、スパッタリング法によって厚さ1000Åの酸化珪素膜15をゲイト絶縁膜として堆積した。 After annealing, by patterning the silicon film to form island-like silicon region 14 it was further deposited a silicon oxide film 15 having a thickness of 1000Å as a gate insulating film by sputtering. スパッタリングには、ターゲットとして酸化珪素を用い、スパッタリング時の基板温度は2 The sputtering, silicon oxide is used as the target, the substrate temperature during sputtering 2
00〜400℃、例えば250℃、スパッタリング雰囲気は酸素とアルゴンで、アルゴン/酸素=0〜0.5、 00 to 400 ° C., for example 250 ° C., the sputtering atmosphere of oxygen and argon, argon / oxygen = 0 to 0.5,
例えば0.1以下とした。 For example, it was 0.1 or less.

【0015】引き続いて、減圧CVD法によって、厚さ3000〜8000Å、例えば6000Åのシリコン膜(0.1〜2%の燐を含む)を堆積した。 [0015] Subsequently, the low pressure CVD method to deposit a thick 3000~8000A, e.g. 6000Å silicon film (including 0.1-2% phosphorous). なお、この酸化珪素とシリコン膜の成膜工程は連続的におこなうことが望ましい。 The deposition process of the silicon oxide and the silicon film is preferably performed continuously. そして、シリコン膜をパターニングして、 Then, by patterning the silicon film,
ゲイト電極16を形成した。 To form the gate electrode 16. (図1(B)) (FIG. 1 (B))

【0016】次に、プラズマドーピング法によって、シリコン領域にゲイト電極をマスクとして不純物(燐)を注入した。 Next, by plasma doping, and a gate electrode on the silicon region by implanting impurity (phosphorus) as a mask. ドーピングガスとして、フォスフィン(PH As the doping gas, phosphine (PH
3 )を用い、加速電圧を60〜90kV、例えば80k 3) using an accelerating voltage 60~90KV, for example 80k
Vとした。 It was the V. ドーズ量は1×10 15 〜8×10 15 cm -2 Dose is 1 × 10 15 ~8 × 10 15 cm -2,
例えば、2×10 15 cm -2とした。 For example, it was 2 × 10 15 cm -2. この結果、N型の不純物領域17a、17bが形成された。 As a result, N-type impurity regions 17a, 17b are formed. (図1(C)) (FIG. 1 (C))

【0017】その後、窒素雰囲気中、500℃で4時間アニールすることによって、不純物を活性化させた。 [0017] Then, in a nitrogen atmosphere by 4 hours annealing at 500 ° C., to activate the impurities. この活性化の温度は先の結晶化の温度よりも低いことが望ましい。 The temperature of this activation is preferably lower than the temperature of the previous crystallization. これは基板の収縮を極力少なくするためである。 This is to minimize the shrinkage of the substrate. このとき、シリコン膜中にはニッケルが分布しているので、低温のアニールにも関わらず再結晶化が容易に進行した。 At this time, since the nickel in the silicon film is distributed, it proceeded easily recrystallized despite cold annealing. こうして不純物領域17a、17bを活性化した。 Thus activated impurity regions 17a, a 17b.

【0018】続いて、厚さ6000Åの酸化珪素膜18 [0018] Then, with a thickness of 6000Å silicon oxide film 18
を層間絶縁物としてプラズマCVD法によって形成し、 Was formed by a plasma CVD method as an interlayer insulator,
これにコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの多層膜によってTFT This forms a contact hole, a metal material, for example, TFT by a multilayered film of titanium nitride and aluminum
のソース領域、ドレイン領域の電極・配線19a、19 The source regions, electrodes and wiring 19a of the drain region, 19
bを形成した。 b was formed. 最後に、1気圧の水素雰囲気で350 Finally, 350 in a hydrogen atmosphere of 1 atm
℃、30分のアニールをおこなった。 ℃, annealing is performed for 30 minutes. 以上の工程によって薄膜トランジスタが完成した。 Thin film transistor was completed by the above steps. (図1(D)) 得られたTFTの活性領域および不純物領域のニッケルの濃度を2次イオン質量分析(SIMS)法によって分析したところ、いずれも1×10 18 〜5×10 18 cm -3 (FIG. 1 (D)) was analyzed by the obtained secondary ion mass analyzing the concentration of nickel in the active region and the impurity regions of the TFT (SIMS) method, both 1 × 10 18 ~5 × 10 18 cm -3
のニッケルが確認された。 Of nickel it has been confirmed.

【0019】〔実施例2〕 図2に本実施例の作製工程の断面図を示す。 [0019] illustrates a cross-sectional view of a manufacturing process according to this embodiment Example 2 FIG. まず、基板(コーニング7059)2 First, the substrate (Corning 7059) 2
0上にスパッタリング法によって厚さ2000Åの酸化珪素の下地膜21を形成した。 0 to form a base film 21 of silicon oxide having a thickness of 2000Å by sputtering on. さらに、プラズマCVD In addition, plasma CVD
法によって、厚さ500〜1500Å、例えば500Å By law, thickness 500~1500A, for example 500Å
の真性(I型)のアモルファスシリコン膜22、スパッタリング法によって厚さ200Åの酸化珪素膜23を堆積した。 Amorphous silicon film 22 of intrinsic (I-type), was deposited a silicon oxide film 23 having a thickness of 200Å by sputtering. そして、このシリコン膜にイオン注入法によって、ニッケルイオンを注入した。 Then, by ion implantation into the silicon film was implanted nickel ions. ドーズ量は2×10 13 Dose 2 × 10 13
〜2×10 14 cm -2 、例えば1×10 14 cm -2とした。 ~2 × 10 14 cm -2, for example set to 1 × 10 14 cm -2.
この結果、アモルファスシリコン膜12のニッケルの濃度は、1×10 19 cm -3程度になった。 As a result, the concentration of nickel in the amorphous silicon film 12 became about 1 × 10 19 cm -3. (図2(A)) (FIG. 2 (A))

【0020】さらに、テトラ・エトキシ・シラン(Si Furthermore, tetraethoxysilane (Si
(OC 254 、TEOS)と酸素を原料として、プラズマCVD法によって結晶シリコンTFTのゲイト絶縁膜として、厚さ1000Åの酸化珪素25を形成した。 As (OC 2 H 5) 4, TEOS) as a raw material of oxygen, as a gate insulating film of the crystalline silicon TFT by plasma CVD method to form a silicon oxide 25 having a thickness of 1000 Å. 原料には、上記ガスに加えて、トリクロロエチレン(C 2 HCl 3 )を用いた。 The raw material, in addition to the gas, with trichlorethylene (C 2 HCl 3). 成膜前にチャンバーに酸素を400SCCM流し、基板温度300℃、全圧5P Flow 400SCCM oxygen into the chamber before the deposition, the substrate temperature of 300 ° C., a total pressure 5P
a、RFパワー150Wでプラズマを発生させ、この状態を10分保った。 a, plasma is generated in the RF power 150 W, keeping this state 10 minutes. その後、チャンバーに酸素300S Then, oxygen into the chamber 300S
CCM、TEOSを15SCCM、トリクロロエチレンを2SCCMを導入して、酸化珪素膜の成膜をおこなった。 CCM, TEOS the 15SCCM, trichlorethylene was introduced 2SCCM were subjected to the formation of the silicon oxide film. 基板温度、RFパワー、全圧は、それぞれ300 Substrate temperature, RF power, total pressure, respectively 300
℃、75W、5Paであった。 ℃, 75W, was 5Pa. 成膜完了後、チャンバーに100Torrの水素を導入し、350℃で35分の水素アニールをおこなった。 After the film formation completed, the introduction of hydrogen 100Torr the chamber and subjected to 35 minutes of the hydrogen annealing at 350 ° C..

【0021】引き続いて、スパッタリング法によって、 [0021] Then, by a sputtering method,
厚さ3000〜8000Å、例えば6000Åのタンタル膜を堆積した。 The thickness 3000~8000A, for example by depositing a 6000Å tantalum film. タンタルの代わりにチタンやタングステン、モリブテン、シリコンでもよい。 Titanium or tungsten in place of tantalum, molybdenum, or silicon. 但し、後の活性化に耐えられるだけの耐熱性が必要である。 However, it is necessary only heat resistance to withstand the activation after. なお、この酸化珪素25とタンタル膜の成膜工程は連続的におこなうことが望ましい。 The deposition process of the silicon oxide 25 and a tantalum film is preferably performed continuously. そして、タンタル膜をパターニングして、TFTのゲイト電極26を形成した。 Then, by patterning the tantalum film was formed a gate electrode 26 of the TFT. さらに、このタンタル配線の表面を陽極酸化して、表面に酸化物層27を形成した。 Further, the surface of the tantalum wire was anodized to form an oxide layer 27 on the surface. 陽極酸化は、酒石酸の1〜5%エチレングリコール溶液中でおこなった。 Anodization was performed with 1-5% ethylene glycol solution of tartaric acid. 得られた酸化物層の厚さは2000Åであった。 The thickness of the resulting oxide layer was 2000 Å. (図2(B)) (FIG. 2 (B))

【0022】次に、プラズマドーピング法によって、アモルファスシリコン領域にゲイト電極をマスクとして不純物(燐)を注入した。 Next, by plasma doping, and the gate electrode by implanting impurities (phosphorus) as a mask amorphous silicon region. ドーピングガスとして、フォスフィン(PH 3 )を用い、加速電圧を80kVとした。 Used as the doping gas, phosphine (PH 3), the accelerating voltage is 80 kV.
ドーズ量は2×10 15 cm -2とした。 Dose was 2 × 10 15 cm -2. この結果、N型の不純物領域28a、28bが形成された。 As a result, N-type impurity regions 28a, 28b are formed. このとき、陽極酸化物のために、ゲイト電極26と不純物領域28とはオフセット状態となっている。 At this time, because of the anodic oxide, which is an offset condition between the gate electrode 26 and the impurity region 28. (図2(C)) (FIG. 2 (C))

【0023】その後、窒素雰囲気中、500℃で4時間アニールすることによって、アモルファスシリコン膜の結晶化および不純物の活性化をおこなった。 [0023] Then, in a nitrogen atmosphere by 4 hours annealing at 500 ° C., it was subjected to activation of crystallization and impurities of the amorphous silicon film. このとき、 At this time,
N型不純物領域28aおよび28b、および活性領域(ゲイト下の半導体領域)にはニッケルイオンが注入されているので、このアニールによって結晶化、活性化が容易に進行した。 N-type impurity regions 28a and 28b, and since the active region (semiconductor region under the gate) is implanted nickel ions, crystallized by the annealing, activation proceeds easily.

【0024】続いて、層間絶縁物として厚さ2000Å [0024] Subsequently, the thickness 2000Å as an interlayer insulating material
の酸化珪素膜29をTEOSを原料とするプラズマCV Plasma CV that the silicon oxide film 29 using TEOS as a raw material
D法によって形成し、これにコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの多層膜によってソース、ドレイン電極・配線30a、30 Formed by method D, which the contact holes are formed, a metal material, e.g., sourced by a multilayered film of titanium nitride and aluminum, the drain electrode and wiring 30a, 30
bを形成した。 b was formed. 以上の工程によって半導体回路が完成した。 Semiconductor circuit is completed by the above steps. (図2(D)) (FIG. 2 (D))

【0025】作製された薄膜トランジスタの電界効果移動度は、ゲイト電圧10Vで70〜100cm 2 /V The field-effect mobility of the prepared thin film transistor, 70~100cm 2 / V at the gate voltage of 10V
s、しきい値は2.5〜4.0V、ゲイトに−20Vの電圧を印加したときのリーク電流は10 -13 A以下であった。 s, threshold 2.5~4.0V, leakage current when a voltage is applied to the -20V to the gate was less than 10 -13 A.

【0026】 [0026]

【発明の効果】本発明は、例えば、500〜550℃というような低温、かつ、4時間という短時間でアモルファスシリコン膜の結晶化およびシリコン中のドーピング不純物の活性化をおこなうことによって、スループットを向上させることができる。 According to the present invention, for example, a low temperature such as that 500-550 ° C. and, by performing the crystallization and activation of the doping impurities in the silicon of the amorphous silicon film in a short time of 4 hours, the throughput it is possible to improve. 加えて、従来、600℃以上のプロセスを採用した場合にはガラス基板の縮みが歩留り低下の原因として問題となっていたが、本発明を利用することによってそのような問題点は一気に解消できた。 In addition, conventionally, in the case of employing the 600 ° C. or more processes has been a problem as a cause of reduced yield shrinkage of the glass substrate, such problems by utilizing the present invention could be once eliminated .

【0027】このことは、大面積の基板を一度に処理できることを意味するものである。 [0027] This is meant to be able to handle the substrate having a large area at a time. すなわち、大面積基板を処理することによって、1枚の基板から多くの半導体回路(マトリクス回路等)を切りだすことによって単価を大幅に低下させることができる。 That is, by processing a large area substrate, it is possible to reduce the unit cost significantly by cut out a number of semiconductor circuits from one substrate (a matrix circuit, etc.). これを液晶ディスプレーに応用した場合には、量産性の向上と特性の改善が図られる。 If this was applied to a liquid crystal display, the improvement of improvement and characteristics of mass productivity can be improved. このように本発明は工業上有益な発明である。 Thus, the present invention is industrially valuable invention.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 実施例1の作製工程断面図を示す。 1 shows a manufacturing process sectional views of a first embodiment.

【図2】 実施例2の作製工程断面図を示す。 2 shows a manufacturing process sectional views of a second embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

10・・・基板 11・・・下地絶縁膜(酸化珪素) 12・・・アモルファスシリコン膜 13・・・酸化珪素膜 14・・・島状シリコン領域 15・・・ゲイト絶縁膜(酸化珪素) 16・・・ゲイト電極(燐ドープされたシリコン) 17・・・ソース、ドレイン領域 18・・・層間絶縁物 19・・・金属配線・電極(窒化チタン/アルミニウム) 10 ... substrate 11 ... base insulating film (silicon oxide) 12 ... amorphous silicon film 13 ... silicon oxide film 14 ... island silicon region 15 ... gate insulating film (silicon oxide) 16 ... gate electrode (phosphorus doped silicon) 17 ... source, drain regions 18 ... interlayer insulator 19 ... metal wiring electrode (titanium nitride / aluminum)

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/786 H01L 21/336 H01L 21/20 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 7, DB name) H01L 29/786 H01L 21/336 H01L 21/20

Claims (5)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】絶縁表面上にアモルファスシリコン膜を形成し、 前記アモルファスシリコン膜に、アモルファスシリコンの結晶化を促進させる元素を1×10 17 cm −3以上 1. A forming an amorphous silicon film over an insulating surface, the amorphous silicon film, an element for promoting crystallization of amorphous silicon than 1 × 10 17 cm -3
    で1×10 20 cm −3 を越えない濃度になるまで導入し、 前記アモルファスシリコン膜上にゲイト絶縁膜を形成し、 前記ゲイト絶縁膜上にゲイト電極を形成し、 前記ゲイト電極をマスクとして、前記アモルファスシリコン膜に不純物を導入し、 前記アモルファスシリコン膜を熱アニールして前記不純物を活性化させると共に、前記アモルファスシリコン膜 In introduced to a concentration not exceeding 1 × 10 20 cm -3, the amorphous silicon film a gate insulating film is formed on the gate electrode is formed on the gate insulating film, said gate electrode as a mask, the amorphous silicon film doped with an impurity in, the amorphous silicon film with activating the impurities by thermal annealing, the amorphous silicon film
    を結晶化させることを特徴とする薄膜トランジスタの作製方法。 The method for manufacturing a thin film transistor, characterized in that crystallizing.
  2. 【請求項2】絶縁表面上にアモルファスシリコン膜を形成し、 前記アモルファスシリコン膜に、アモルファスシリコンの結晶化を促進させる元素をイオン注入法によって導入し、 前記アモルファスシリコン膜上にゲイト絶縁膜を形成し、 前記ゲイト絶縁膜上にゲイト電極を形成し、 前記ゲイト電極をマスクとして、前記アモルファスシリコン膜に不純物を導入し、 前記アモルファスシリコン膜を熱アニールして前記不純物を活性化させると共に、前記アモルファスシリコン膜 Wherein forming the amorphous silicon film over an insulating surface, the amorphous silicon film, an element for promoting crystallization of amorphous silicon is introduced by ion implantation, forming a gate insulating film on the amorphous silicon film and, wherein the gate insulating film a gate electrode is formed on, the gate electrode as a mask, impurities are introduced into the amorphous silicon film, the amorphous silicon film with activating the impurities by thermal annealing, the amorphous silicon film
    を結晶化させることを特徴とする薄膜トランジスタの作製方法。 The method for manufacturing a thin film transistor, characterized in that crystallizing.
  3. 【請求項3】請求項2において、 前記元素はニッケルであり、 前記アモルファスシリコン膜に含まれる前記ニッケルの濃度は1×10 17 cm −3以上で1×10 20 cm 3. The method of claim 2, wherein the element is nickel, the concentration of the nickel contained in the amorphous silicon film is 1 × 10 20 cm at 1 × 10 17 cm -3 or more
    −3 を越えない濃度であり、 前記濃度は2次イオン質量分析法によって定量されることを特徴とする薄膜トランジスタの作製方法。 The concentration not exceeding -3, a method for manufacturing a thin film transistor, wherein said concentration is determined by secondary ion mass spectrometry.
  4. 【請求項4】請求項1または2において、前記元素は、 4. The method of claim 1 or 2, wherein the element,
    ニッケル、鉄、コバルトまたは白金であることを特徴とする薄膜トランジスタの作製方法。 Nickel, iron, a method for manufacturing a thin film transistor which is a cobalt or platinum.
  5. 【請求項5】請求項1乃至4のいずれか一において、前記ゲイト電極はタンタル、チタン、タングステン、モリブデンまたはシリコンからなることを特徴とする薄膜トランジスタの作製方法。 5. A any one of claims 1 to 4, wherein the gate electrode is a method for manufacturing a thin film transistor, wherein tantalum, titanium, tungsten, that made of molybdenum or silicon.
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