JP3358396B2 - プラズマアドレス表示装置 - Google Patents
プラズマアドレス表示装置Info
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- electrodes
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133374—Constructional arrangements; Manufacturing methods for displaying permanent signs or marks
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、電気光学表示セルと
プラズマセルとが誘電体シートを介して積層されてなる
プラズマアドレス表示装置に関する。詳しくは、プラズ
マ放電電極を複数部分に分割して構成することによっ
て、放電電極への印加電圧の増大や放電開始電圧のばら
つきを抑制するようにしたプラズマアドレス表示装置に
係るものである。
プラズマセルとが誘電体シートを介して積層されてなる
プラズマアドレス表示装置に関する。詳しくは、プラズ
マ放電電極を複数部分に分割して構成することによっ
て、放電電極への印加電圧の増大や放電開始電圧のばら
つきを抑制するようにしたプラズマアドレス表示装置に
係るものである。
【０００２】
【従来の技術】従来、電気光学表示セルとプラズマセル
とが積層されてなるプラズマアドレス表示装置が提案さ
れている。図２２および図２３は、プラズマアドレス表
示装置１００の構成例を示している。
とが積層されてなるプラズマアドレス表示装置が提案さ
れている。図２２および図２３は、プラズマアドレス表
示装置１００の構成例を示している。
【０００３】図において、プラズマアドレス表示装置１
００は、電気光学表示セル１０１と、プラズマセル１０
２と、それら両者の間に介在する誘電体シート１０３と
を積層したフラットパネル構造とされる。誘電体シート
１０３は薄板ガラス等で構成される。
００は、電気光学表示セル１０１と、プラズマセル１０
２と、それら両者の間に介在する誘電体シート１０３と
を積層したフラットパネル構造とされる。誘電体シート
１０３は薄板ガラス等で構成される。
【０００４】表示セル１０１は上側のガラス基板（上側
基板）１０４を用いて構成される。上側基板１０４の内
側主面には、透明導電材料からなると共に行方向（垂直
方向）に延びる複数本のデータ電極１０５が所定の間隔
を保持して列方向（水平方向）に並列的に形成される。
各データ電極１０５の間には絶縁物である黒色部材から
なるブラックストライプ１０６が形成される。上側基板
１０４はスペーサ１０７によって所定の間隙を保持した
状態で誘電体シート１０３に接合される。上側基板１０
４および誘電体シート１０３の間隙には、電気光学材料
としての液晶が充填されて液晶層１０８が形成される。
なお、電気光学材料としては液晶以外のものを使用する
こともできる。
基板）１０４を用いて構成される。上側基板１０４の内
側主面には、透明導電材料からなると共に行方向（垂直
方向）に延びる複数本のデータ電極１０５が所定の間隔
を保持して列方向（水平方向）に並列的に形成される。
各データ電極１０５の間には絶縁物である黒色部材から
なるブラックストライプ１０６が形成される。上側基板
１０４はスペーサ１０７によって所定の間隙を保持した
状態で誘電体シート１０３に接合される。上側基板１０
４および誘電体シート１０３の間隙には、電気光学材料
としての液晶が充填されて液晶層１０８が形成される。
なお、電気光学材料としては液晶以外のものを使用する
こともできる。
【０００５】プラズマセル１０２は下側のガラス基板
（下側基板）１０９を用いて構成される。下側基板１０
９の内側主面には、放電電極を構成する列方向に延びる
複数のアノード電極１１０Ａおよびカソード電極１１０
Ｋが交互に所定の間隔を保持して行方向に並列的に形成
される。図２４は、下側基板１０９の内側主面に形成さ
れたアノード電極１１０Ａおよびカソード電極１１０Ｋ
を示している。また、下側基板１０９の内側主面には、
各一対の電極１１０Ａ，１１０Ｋに対応する空間を分離
するために、それぞれ電極に沿って延在するように所定
幅の隔壁１１１が形成される。各隔壁１１１の頂部は誘
電体シート１０３の下面に当接され、下側基板１０９お
よび誘電体シート１０３の間隙の寸法が一定に保持され
る。
（下側基板）１０９を用いて構成される。下側基板１０
９の内側主面には、放電電極を構成する列方向に延びる
複数のアノード電極１１０Ａおよびカソード電極１１０
Ｋが交互に所定の間隔を保持して行方向に並列的に形成
される。図２４は、下側基板１０９の内側主面に形成さ
れたアノード電極１１０Ａおよびカソード電極１１０Ｋ
を示している。また、下側基板１０９の内側主面には、
各一対の電極１１０Ａ，１１０Ｋに対応する空間を分離
するために、それぞれ電極に沿って延在するように所定
幅の隔壁１１１が形成される。各隔壁１１１の頂部は誘
電体シート１０３の下面に当接され、下側基板１０９お
よび誘電体シート１０３の間隙の寸法が一定に保持され
る。
【０００６】また、下側基板１０９の周辺部にはその周
辺部に沿って低融点ガラス等を使用したフリットシール
材１１２が配設され、下側基板１０９と誘電体シート１
０３とが気密的に接合される。下側基板１０９および誘
電体シート１０３の間隙には、イオン化可能なガスが封
入される。封入されるガスとして、例えばヘリウム、ネ
オン、アルゴンあるいはこれらの混合気体等が使用され
る。
辺部に沿って低融点ガラス等を使用したフリットシール
材１１２が配設され、下側基板１０９と誘電体シート１
０３とが気密的に接合される。下側基板１０９および誘
電体シート１０３の間隙には、イオン化可能なガスが封
入される。封入されるガスとして、例えばヘリウム、ネ
オン、アルゴンあるいはこれらの混合気体等が使用され
る。
【０００７】下側基板１０９および誘電体シート１０３
の間隙には、各隔壁１１１で分離された列方向に延びる
複数の放電チャネル（空間）１１３が行方向に並列的に
形成される。すなわち、放電チャネル１１３はデータ電
極１０５と直交するように形成される。そして、各デー
タ電極１０５は列駆動単位となると共に各放電チャネル
１１３は行駆動単位となり、両者の交差部にはそれぞれ
画素が規定される。
の間隙には、各隔壁１１１で分離された列方向に延びる
複数の放電チャネル（空間）１１３が行方向に並列的に
形成される。すなわち、放電チャネル１１３はデータ電
極１０５と直交するように形成される。そして、各デー
タ電極１０５は列駆動単位となると共に各放電チャネル
１１３は行駆動単位となり、両者の交差部にはそれぞれ
画素が規定される。
【０００８】図２５は、プラズマアドレス表示装置１０
０の回路の概略を示したものであり、図２２と対応する
部分には同一符号が付されている。図において、各アノ
ード電極１１０Ａは接地される。各カソード電極１１０
ＫはそれぞれスイッチＳＷを介して共通に接続され、そ
の共通接続点は定電流源ＩＢを介して直流電源ＶＢの負
極側に接続される。直流電源ＶＢの正極側は接地され
る。スイッチＳＷは、アノード電極１１０Ａとカソード
電極１１０Ｋとの間に所定電圧を印加するためのスイッ
チである。定電流源ＩＢは例えば抵抗器で構成される。
０の回路の概略を示したものであり、図２２と対応する
部分には同一符号が付されている。図において、各アノ
ード電極１１０Ａは接地される。各カソード電極１１０
ＫはそれぞれスイッチＳＷを介して共通に接続され、そ
の共通接続点は定電流源ＩＢを介して直流電源ＶＢの負
極側に接続される。直流電源ＶＢの正極側は接地され
る。スイッチＳＷは、アノード電極１１０Ａとカソード
電極１１０Ｋとの間に所定電圧を印加するためのスイッ
チである。定電流源ＩＢは例えば抵抗器で構成される。
【０００９】各カソード電極１１０Ｋはそれぞれ抵抗器
Ｒを介して接地される。この抵抗器Ｒは、スイッチＳＷ
がオフ状態にあるとき、カソード電極１１０Ｋの電位を
アノード電位に安定保持するためのものである。また、
アノード電極１１０Ａとデータ電極１０５との間にデー
タ電圧ＤＳが印加される。
Ｒを介して接地される。この抵抗器Ｒは、スイッチＳＷ
がオフ状態にあるとき、カソード電極１１０Ｋの電位を
アノード電位に安定保持するためのものである。また、
アノード電極１１０Ａとデータ電極１０５との間にデー
タ電圧ＤＳが印加される。
【００１０】以上の構成において、所定の放電チャネル
１１３に対応するスイッチＳＷがオン状態とされてアノ
ード電極１１０Ａとカソード電極１１０Ｋとの間に所定
電圧が印加されると、その放電チャネル１１３の部分の
ガスが選択的にイオン化されてプラズマ放電が発生し、
その内部は略アノード電位に維持される。この状態で、
アノード電極１１０Ａとデータ電極１０５との間にデー
タ電圧ＤＳが印加されると、その放電チャネル１１３に
対応して列方向に並ぶ複数の画素の液晶層１０８に誘電
体シート１０３を介してデータ電圧ＤＳに比例した電圧
が書き込まれる。
１１３に対応するスイッチＳＷがオン状態とされてアノ
ード電極１１０Ａとカソード電極１１０Ｋとの間に所定
電圧が印加されると、その放電チャネル１１３の部分の
ガスが選択的にイオン化されてプラズマ放電が発生し、
その内部は略アノード電位に維持される。この状態で、
アノード電極１１０Ａとデータ電極１０５との間にデー
タ電圧ＤＳが印加されると、その放電チャネル１１３に
対応して列方向に並ぶ複数の画素の液晶層１０８に誘電
体シート１０３を介してデータ電圧ＤＳに比例した電圧
が書き込まれる。
【００１１】プラズマ放電が終了すると、放電チャネル
１１３は浮遊電位となり、各画素の液晶層１０８に書き
込まれた電圧は、次の書き込み期間（例えば１フィール
ド後あるいは１フレーム後）まで保持される。この場
合、放電チャネル１１３はサンプリングスイッチとして
機能すると共に、各画素の液晶層１０８はサンプリング
キャパシタとして機能する。
１１３は浮遊電位となり、各画素の液晶層１０８に書き
込まれた電圧は、次の書き込み期間（例えば１フィール
ド後あるいは１フレーム後）まで保持される。この場
合、放電チャネル１１３はサンプリングスイッチとして
機能すると共に、各画素の液晶層１０８はサンプリング
キャパシタとして機能する。
【００１２】各画素の液晶層１０８に書き込まれた電圧
によって液晶が動作することから画素単位で表示が行な
われる。したがって、上述したようにプラズマ放電を発
生させて列方向に並ぶ複数の画素の液晶層１０８にデー
タ電圧ＤＳに比例した電圧を書き込む放電チャネル１１
３を行方向に順次走査していくことで、二次元画像の表
示を行うことができる。
によって液晶が動作することから画素単位で表示が行な
われる。したがって、上述したようにプラズマ放電を発
生させて列方向に並ぶ複数の画素の液晶層１０８にデー
タ電圧ＤＳに比例した電圧を書き込む放電チャネル１１
３を行方向に順次走査していくことで、二次元画像の表
示を行うことができる。
【００１３】図２６は、図２５の概略構成のうち、プラ
ズマ放電回路に係る部分のみを示したものである。アノ
ード電極１１０Ａおよびカソード電極１１０Ｋには、そ
れぞれその一方の電極端に所定電圧が印加される。この
場合、下側基板（ガラス基板）１０９の列方向の一端側
にアノード電極群が取り出されると共に、その他端側に
カソード電極群が取り出される。
ズマ放電回路に係る部分のみを示したものである。アノ
ード電極１１０Ａおよびカソード電極１１０Ｋには、そ
れぞれその一方の電極端に所定電圧が印加される。この
場合、下側基板（ガラス基板）１０９の列方向の一端側
にアノード電極群が取り出されると共に、その他端側に
カソード電極群が取り出される。
【００１４】
【発明が解決しようとする課題】ところで、プラズマア
ドレス表示装置１００の画面サイズが増大すると、列方
向（水平方向）の走査を担っているアノード電極１１０
Ａおよびカソード電極１１０Ｋが長くなり、同一ライン
内での放電開始電圧のばらつきが大きくなると共に、１
ラインの電極抵抗が増大する。したがって、１ライン全
体を均一に放電させるためには、電極全体に充分な電圧
が印加されるように、アノード電極１１０Ａとカソード
電極１１０Ｋの間に大きな電圧を印加する必要がある。
そのため、上述した従来のプラズマアドレス表示装置１
００では、以下のような問題が発生している。
ドレス表示装置１００の画面サイズが増大すると、列方
向（水平方向）の走査を担っているアノード電極１１０
Ａおよびカソード電極１１０Ｋが長くなり、同一ライン
内での放電開始電圧のばらつきが大きくなると共に、１
ラインの電極抵抗が増大する。したがって、１ライン全
体を均一に放電させるためには、電極全体に充分な電圧
が印加されるように、アノード電極１１０Ａとカソード
電極１１０Ｋの間に大きな電圧を印加する必要がある。
そのため、上述した従来のプラズマアドレス表示装置１
００では、以下のような問題が発生している。
【００１５】（１）放電しない部分に合わせて印加電圧
を増加させなければならない。このような印加電圧の増
加は、回路設定や使用部品に制限を付することになり、
好ましくない。（２）放電しない部分に合わせて印加電
圧を上げることにより、放電しやすい部分には必要以上
の電圧が印加され、本来必要なグロー放電領域を越えた
アーク放電領域というショート状態に近い異常放電状態
に移行し、プラズマアドレス表示装置の動作が阻害され
る。（３）アーク放電の発生でアノード電極１１０Ａや
カソード電極１１０Ｋにダメージを与え、放電や光透過
率に関して寿命を大きく縮めてしまう。（４） 同一ラ
イン内で放電電圧に分布を持つため、放電状態が場所毎
に異なり、液晶層１０８へのデータ電圧の書き込み動作
のばらつきとなって、安定表示を困難にし、表示品位を
落とす。
を増加させなければならない。このような印加電圧の増
加は、回路設定や使用部品に制限を付することになり、
好ましくない。（２）放電しない部分に合わせて印加電
圧を上げることにより、放電しやすい部分には必要以上
の電圧が印加され、本来必要なグロー放電領域を越えた
アーク放電領域というショート状態に近い異常放電状態
に移行し、プラズマアドレス表示装置の動作が阻害され
る。（３）アーク放電の発生でアノード電極１１０Ａや
カソード電極１１０Ｋにダメージを与え、放電や光透過
率に関して寿命を大きく縮めてしまう。（４） 同一ラ
イン内で放電電圧に分布を持つため、放電状態が場所毎
に異なり、液晶層１０８へのデータ電圧の書き込み動作
のばらつきとなって、安定表示を困難にし、表示品位を
落とす。
【００１６】そこで、この発明では、プラズマ放電電極
を複数部分に分割して構成することによって、放電電極
への印加電圧の増大や放電開始電圧のばらつきを抑制し
得るプラズマアドレス表示装置を提供するものである。
を複数部分に分割して構成することによって、放電電極
への印加電圧の増大や放電開始電圧のばらつきを抑制し
得るプラズマアドレス表示装置を提供するものである。
【００１７】
【課題を解決するための手段】この発明に係るプラズマ
アドレス表示装置は、一の方向に延びるデータ電極が他
の方向に複数個並設されている電気光学表示セルと他の
方向に延びる放電チャネルが上記一の方向に複数個並設
されているプラズマセルとが誘電体シートを介して積層
されてなるプラズマアドレス表示装置において、複数個
の放電チャネルのそれぞれに配設されている上記他の方
向に延びる一対のアノード電極およびカソード電極の少
なくとも一方を上記他の方向に複数個に分割して構成す
るものである。
アドレス表示装置は、一の方向に延びるデータ電極が他
の方向に複数個並設されている電気光学表示セルと他の
方向に延びる放電チャネルが上記一の方向に複数個並設
されているプラズマセルとが誘電体シートを介して積層
されてなるプラズマアドレス表示装置において、複数個
の放電チャネルのそれぞれに配設されている上記他の方
向に延びる一対のアノード電極およびカソード電極の少
なくとも一方を上記他の方向に複数個に分割して構成す
るものである。
【００１８】
【作用】所定の放電チャネルに対応する一対のアノード
電極およびカソード電極の間に所定電圧が印加される
と、その放電チャネルの部分にプラズマ放電が発生し。
その内部は略アノード電位に維持される。ここで、複数
部分に分割された電極の各部に並列的に電圧が印加され
る。これにより、１ラインの電極抵抗は小さくなる。こ
の状態で、アノード電極とデータ電極との間にデータ電
圧が印加されると、その放電チャネルに対応して列方向
に並ぶ複数の画素の液晶層にデータ電圧に比例した電圧
が書き込まれる。液晶層に書き込まれた電圧は、次の書
き込み期間まで保持される。
電極およびカソード電極の間に所定電圧が印加される
と、その放電チャネルの部分にプラズマ放電が発生し。
その内部は略アノード電位に維持される。ここで、複数
部分に分割された電極の各部に並列的に電圧が印加され
る。これにより、１ラインの電極抵抗は小さくなる。こ
の状態で、アノード電極とデータ電極との間にデータ電
圧が印加されると、その放電チャネルに対応して列方向
に並ぶ複数の画素の液晶層にデータ電圧に比例した電圧
が書き込まれる。液晶層に書き込まれた電圧は、次の書
き込み期間まで保持される。
【００１９】
【実施例】以下、図面を参照しながら、この発明の一実
施例について説明する。図１および図２は、実施例のプ
ラズマアドレス表示装置１を示している。
施例について説明する。図１および図２は、実施例のプ
ラズマアドレス表示装置１を示している。
【００２０】図において、プラズマアドレス表示装置１
は、電気光学表示セル２と、プラズマセル３と、それら
両者の間に介在する誘電体シート４とを積層したフラッ
トパネル構造とされる。誘電体シート４は薄板ガラス等
で構成される。
は、電気光学表示セル２と、プラズマセル３と、それら
両者の間に介在する誘電体シート４とを積層したフラッ
トパネル構造とされる。誘電体シート４は薄板ガラス等
で構成される。
【００２１】表示セル２は上側のガラス基板（上側基
板）５を用いて構成される。上側基板５の内側主面に
は、透明導電材料からなると共に行方向（垂直方向）に
延びる複数本のデータ電極６が所定の間隔を保持して列
方向（水平方向）に並列的に形成される。各データ電極
６の間には絶縁物である黒色部材からなるブラックスト
ライプ７が形成される。上側基板５はスペーサ８によっ
て所定の間隙を保持した状態で誘電体シート４に接合さ
れる。上側基板５および誘電体シート４の間隙には、電
気光学材料としての液晶が充填されて液晶層９が形成さ
れる。なお、電気光学材料としては液晶以外のものを使
用することもできる。
板）５を用いて構成される。上側基板５の内側主面に
は、透明導電材料からなると共に行方向（垂直方向）に
延びる複数本のデータ電極６が所定の間隔を保持して列
方向（水平方向）に並列的に形成される。各データ電極
６の間には絶縁物である黒色部材からなるブラックスト
ライプ７が形成される。上側基板５はスペーサ８によっ
て所定の間隙を保持した状態で誘電体シート４に接合さ
れる。上側基板５および誘電体シート４の間隙には、電
気光学材料としての液晶が充填されて液晶層９が形成さ
れる。なお、電気光学材料としては液晶以外のものを使
用することもできる。
【００２２】プラズマセル３は下側のガラス基板（下側
基板）１０を用いて構成される。下側基板１０の内側主
面には、放電電極を構成する列方向に延びる複数のアノ
ード電極１１Ａおよびカソード電極１１Ｋが交互に所定
の間隔を保持して行方向に並列的に形成される。図３
は、下側基板１０の内側主面に形成されたアノード電極
１１Ａおよびカソード電極１１Ｋを示している。アノー
ド電極１１Ａおよびカソード電極１１Ｋはそれぞれ２分
割された状態で形成される。
基板）１０を用いて構成される。下側基板１０の内側主
面には、放電電極を構成する列方向に延びる複数のアノ
ード電極１１Ａおよびカソード電極１１Ｋが交互に所定
の間隔を保持して行方向に並列的に形成される。図３
は、下側基板１０の内側主面に形成されたアノード電極
１１Ａおよびカソード電極１１Ｋを示している。アノー
ド電極１１Ａおよびカソード電極１１Ｋはそれぞれ２分
割された状態で形成される。
【００２３】各アノード電極１１Ａの２分割された各部
（以下、「分割アノード電極」という）１１Ａ1および
１１Ａ2のそれぞれの一方の電極端は、下側基板１０の
列方向の一端側およびに他端側にアノード電極群として
取り出される。各カソード電極１１Ｋの２分割された各
部（以下、「分割カソード電極」という）１１Ｋ1およ
び１１Ｋ2のそれぞれの一方の電極端は、下側基板１０
の列方向の一端側およびに他端側にカソード電極群とし
て取り出される。後述するが、各アノード電極１１Ａを
構成する分割アノード電極１１Ａ1，１１Ａ2には並列的
にアノード電圧が印加される。また、各カソード電極１
１Ｋを構成する分割カソード電極１１Ｋ1，１１Ｋ2には
並列的にカソード電圧が印加される。
（以下、「分割アノード電極」という）１１Ａ1および
１１Ａ2のそれぞれの一方の電極端は、下側基板１０の
列方向の一端側およびに他端側にアノード電極群として
取り出される。各カソード電極１１Ｋの２分割された各
部（以下、「分割カソード電極」という）１１Ｋ1およ
び１１Ｋ2のそれぞれの一方の電極端は、下側基板１０
の列方向の一端側およびに他端側にカソード電極群とし
て取り出される。後述するが、各アノード電極１１Ａを
構成する分割アノード電極１１Ａ1，１１Ａ2には並列的
にアノード電圧が印加される。また、各カソード電極１
１Ｋを構成する分割カソード電極１１Ｋ1，１１Ｋ2には
並列的にカソード電圧が印加される。
【００２４】また、下側基板１０の内側主面には、各一
対の電極１１Ａ，１１Ｋに対応する空間を分離するため
に、それぞれ電極に沿って延在するように所定幅の隔壁
１２が形成される。各隔壁１２の頂部は誘電体シート４
の下面に当接され、下側基板１０および誘電体シート４
の間隙の寸法が一定に保持される。
対の電極１１Ａ，１１Ｋに対応する空間を分離するため
に、それぞれ電極に沿って延在するように所定幅の隔壁
１２が形成される。各隔壁１２の頂部は誘電体シート４
の下面に当接され、下側基板１０および誘電体シート４
の間隙の寸法が一定に保持される。
【００２５】また、下側基板１０の周辺部にはその周辺
部に沿って低融点ガラス等を使用したフリットシール材
１３が配設され、下側基板１０と誘電体シート４とが気
密的に接合される。下側基板１０および誘電体シート４
の間隙には、イオン化可能なガスが封入される。封入さ
れるガスとして、例えばヘリウム、ネオン、アルゴンあ
るいはこれらの混合気体等が使用される。
部に沿って低融点ガラス等を使用したフリットシール材
１３が配設され、下側基板１０と誘電体シート４とが気
密的に接合される。下側基板１０および誘電体シート４
の間隙には、イオン化可能なガスが封入される。封入さ
れるガスとして、例えばヘリウム、ネオン、アルゴンあ
るいはこれらの混合気体等が使用される。
【００２６】下側基板１０および誘電体シート４の間隙
には、各隔壁１２で分離された列方向に延びる複数の放
電チャネル（空間）１４が行方向に並列的に形成され
る。すなわち、放電チャネル１４はデータ電極６と直交
するように形成される。そして、各データ電極６は列駆
動単位となると共に各放電チャネル１４は行駆動単位と
なり、両者の交差部にはそれぞれ画素が規定される。
には、各隔壁１２で分離された列方向に延びる複数の放
電チャネル（空間）１４が行方向に並列的に形成され
る。すなわち、放電チャネル１４はデータ電極６と直交
するように形成される。そして、各データ電極６は列駆
動単位となると共に各放電チャネル１４は行駆動単位と
なり、両者の交差部にはそれぞれ画素が規定される。
【００２７】図４は、プラズマアドレス表示装置１の回
路の概略を示したものであり、図１と対応する部分には
同一符号が付されている。図において、各アノード電極
１１Ａ（分割アノード電極１１Ａ1，１１Ａ2）は接地さ
れる。各カソード電極１１Ｋ（分割カソード電極１１Ｋ
1，１１Ｋ2）はそれぞれスイッチＳＷを介して共通に接
続され、その共通接続点は定電流源ＩＢを介して直流電
源ＶＢの負極側に接続される。直流電源ＶＢの正極側は
接地される。スイッチＳＷは、アノード電極１１Ａとカ
ソード電極１１Ｋとの間に所定電圧を印加するためのス
イッチである。定電流源ＩＢは例えば抵抗器で構成され
る。
路の概略を示したものであり、図１と対応する部分には
同一符号が付されている。図において、各アノード電極
１１Ａ（分割アノード電極１１Ａ1，１１Ａ2）は接地さ
れる。各カソード電極１１Ｋ（分割カソード電極１１Ｋ
1，１１Ｋ2）はそれぞれスイッチＳＷを介して共通に接
続され、その共通接続点は定電流源ＩＢを介して直流電
源ＶＢの負極側に接続される。直流電源ＶＢの正極側は
接地される。スイッチＳＷは、アノード電極１１Ａとカ
ソード電極１１Ｋとの間に所定電圧を印加するためのス
イッチである。定電流源ＩＢは例えば抵抗器で構成され
る。
【００２８】各カソード電極１１Ｋは抵抗器Ｒを介して
接地される。この抵抗器Ｒは、スイッチＳＷがオフ状態
にあるとき、カソード電極１１Ｋの電位をアノード電位
に安定保持するためのものである。また、アノード電極
１１Ａとデータ電極６との間にデータ電圧ＤＳが印加さ
れる。
接地される。この抵抗器Ｒは、スイッチＳＷがオフ状態
にあるとき、カソード電極１１Ｋの電位をアノード電位
に安定保持するためのものである。また、アノード電極
１１Ａとデータ電極６との間にデータ電圧ＤＳが印加さ
れる。
【００２９】図５は、図４の概略構成のうち、プラズマ
放電回路に係る部分のみを示したものである。上述した
ように各アノード電極１１Ａを構成する分割アノード電
極１１Ａ1，１１Ａ2にはアノード電圧が並列的に印加さ
れると共に、各カソード電極１１Ｋを構成する分割カソ
ード電極１１Ｋ1，１１Ｋ2にはカソード電圧がスイッチ
ＳＷを介して並列的に印加される。
放電回路に係る部分のみを示したものである。上述した
ように各アノード電極１１Ａを構成する分割アノード電
極１１Ａ1，１１Ａ2にはアノード電圧が並列的に印加さ
れると共に、各カソード電極１１Ｋを構成する分割カソ
ード電極１１Ｋ1，１１Ｋ2にはカソード電圧がスイッチ
ＳＷを介して並列的に印加される。
【００３０】以上の構成において、所定の放電チャネル
１４に対応するスイッチＳＷがオン状態とされてアノー
ド電極１１Ａ（分割アノード電極１１Ａ1，１１Ａ2）と
カソード電極１１Ｋ（分割カソード電極１１Ｋ1，１１
Ｋ2）との間に所定電圧が印加されると、その放電チャ
ネル１４の部分のガスが選択的にイオン化されてプラズ
マ放電が発生し、その内部は略アノード電位に維持され
る。この状態で、アノード電極１１Ａとデータ電極６と
の間にデータ電圧ＤＳそれぞれが印加されると、その放
電チャネル１４に対応して列方向に並ぶ複数の画素の液
晶層９に誘電体シート４を介してデータ電圧ＤＳに比例
した電圧が書き込まれる。
１４に対応するスイッチＳＷがオン状態とされてアノー
ド電極１１Ａ（分割アノード電極１１Ａ1，１１Ａ2）と
カソード電極１１Ｋ（分割カソード電極１１Ｋ1，１１
Ｋ2）との間に所定電圧が印加されると、その放電チャ
ネル１４の部分のガスが選択的にイオン化されてプラズ
マ放電が発生し、その内部は略アノード電位に維持され
る。この状態で、アノード電極１１Ａとデータ電極６と
の間にデータ電圧ＤＳそれぞれが印加されると、その放
電チャネル１４に対応して列方向に並ぶ複数の画素の液
晶層９に誘電体シート４を介してデータ電圧ＤＳに比例
した電圧が書き込まれる。
【００３１】プラズマ放電が終了すると、放電チャネル
１４は浮遊電位となり、各画素の液晶層９に書き込まれ
た電圧は、次の書き込み期間（例えば１フィールド後あ
るいは１フレーム後）まで保持される。この場合、放電
チャネル１４はサンプリングスイッチとして機能すると
共に、各画素の液晶層９はサンプリングキャパシタとし
て機能する。
１４は浮遊電位となり、各画素の液晶層９に書き込まれ
た電圧は、次の書き込み期間（例えば１フィールド後あ
るいは１フレーム後）まで保持される。この場合、放電
チャネル１４はサンプリングスイッチとして機能すると
共に、各画素の液晶層９はサンプリングキャパシタとし
て機能する。
【００３２】各画素の液晶層９に書き込まれた電圧によ
って液晶が動作することから画素単位で表示が行なわれ
る。したがって、上述したようにプラズマ放電を発生さ
せて列方向に並ぶ複数の画素の液晶層９にデータ電圧Ｄ
Ｓに比例した電圧を書き込む放電チャネル１４を行方向
に順次走査していくことで、二次元画像の表示を行うこ
とができる。
って液晶が動作することから画素単位で表示が行なわれ
る。したがって、上述したようにプラズマ放電を発生さ
せて列方向に並ぶ複数の画素の液晶層９にデータ電圧Ｄ
Ｓに比例した電圧を書き込む放電チャネル１４を行方向
に順次走査していくことで、二次元画像の表示を行うこ
とができる。
【００３３】本例によれば、各アノード電極１１Ａが２
分割された状態、従って分割アノード電極１１Ａ1，１
１Ａ2で構成されると共に、各カソード電極１１Ｋが２
分割された状態、従って分割カソード電極１１Ｋ1，１
１Ｋ2で構成される。そのため、従来例に比べて放電電
極の抵抗は半分程度に減少し、印加電圧の抵抗ドロップ
分が少なくなり、アノード電極１１Ａとカソード電極１
１Ｋとの間に印加される電圧の増大を抑制できる。ま
た、同一ライン内での放電開始電圧のばらつきが減少す
る。よって、放電電極への印加電圧の増大、放電開始電
圧のばらつきに起因する上述した問題を大幅に軽減でき
る。
分割された状態、従って分割アノード電極１１Ａ1，１
１Ａ2で構成されると共に、各カソード電極１１Ｋが２
分割された状態、従って分割カソード電極１１Ｋ1，１
１Ｋ2で構成される。そのため、従来例に比べて放電電
極の抵抗は半分程度に減少し、印加電圧の抵抗ドロップ
分が少なくなり、アノード電極１１Ａとカソード電極１
１Ｋとの間に印加される電圧の増大を抑制できる。ま
た、同一ライン内での放電開始電圧のばらつきが減少す
る。よって、放電電極への印加電圧の増大、放電開始電
圧のばらつきに起因する上述した問題を大幅に軽減でき
る。
【００３４】すなわち、放電しにくい部分に合わせて設
定される印加電圧を低く抑えることができ、回路設計、
安全規格面に対して有利となる。また、放電しにくい部
分に合わせて設定される印加電圧を低く抑えることがで
き、放電しやすい部分におけるアーク異常放電を防止で
き、プラズマアドレス表示装置の動作を安定して行わせ
ることができる。また、アーク異常放電による電極ダメ
ージがなくなり、放電や光透過率に関する寿命を大幅に
延ばすことができる。また、同一ライン内での放電電圧
の分布変動分を抑えることができ、ばらつきの少ない液
晶層９への安定な書き込み動作が可能となり、安定表示
が可能となる。
定される印加電圧を低く抑えることができ、回路設計、
安全規格面に対して有利となる。また、放電しにくい部
分に合わせて設定される印加電圧を低く抑えることがで
き、放電しやすい部分におけるアーク異常放電を防止で
き、プラズマアドレス表示装置の動作を安定して行わせ
ることができる。また、アーク異常放電による電極ダメ
ージがなくなり、放電や光透過率に関する寿命を大幅に
延ばすことができる。また、同一ライン内での放電電圧
の分布変動分を抑えることができ、ばらつきの少ない液
晶層９への安定な書き込み動作が可能となり、安定表示
が可能となる。
【００３５】なお、上述した実施例においては、アノー
ド電極１１Ａおよびカソード電極１１Ｋがそれぞれ２分
割された状態で形成されたものであるが、それぞれを３
分割以上に分割した状態で形成することもできる。
ド電極１１Ａおよびカソード電極１１Ｋがそれぞれ２分
割された状態で形成されたものであるが、それぞれを３
分割以上に分割した状態で形成することもできる。
【００３６】また、上述実施例においては、アノード電
極１１Ａおよびカソード電極１１Ｋの双方を２分割した
状態で形成したものであるが、図６に示すように、アノ
ード電極１１Ａのみを２分割した状態で形成してもよ
い。図７は、その場合におけるプラズマ放電回路の構成
を示したものである。各アノード電極１１Ａを構成する
分割アノード電極１１Ａ1，１１Ａ2にはアノード電圧が
並列的に印加されると共に、各カソード電極１１Ｋには
カソード電圧がスイッチＳＷを介して印加される。
極１１Ａおよびカソード電極１１Ｋの双方を２分割した
状態で形成したものであるが、図６に示すように、アノ
ード電極１１Ａのみを２分割した状態で形成してもよ
い。図７は、その場合におけるプラズマ放電回路の構成
を示したものである。各アノード電極１１Ａを構成する
分割アノード電極１１Ａ1，１１Ａ2にはアノード電圧が
並列的に印加されると共に、各カソード電極１１Ｋには
カソード電圧がスイッチＳＷを介して印加される。
【００３７】このように、アノード電極１１Ａのみを２
分割した状態で形成するものにあっても、アノード電極
１１Ａの抵抗ドロップ分が低下することから印加電圧が
少なくて済むと共に、放電開始電圧に係るアノード電極
１１Ａの同一ライン内のばらつきを減少でき、上述実施
例と同様の効果を得ることができる。
分割した状態で形成するものにあっても、アノード電極
１１Ａの抵抗ドロップ分が低下することから印加電圧が
少なくて済むと共に、放電開始電圧に係るアノード電極
１１Ａの同一ライン内のばらつきを減少でき、上述実施
例と同様の効果を得ることができる。
【００３８】ここで、アノード電極１１Ａのみを分割し
た状態で形成する場合、３分割以上に分割した状態で形
成することもできる。図８は、各アノード電極１１Ａを
４分割した状態で形成したものである。図９は、その場
合におけるプラズマ放電回路の構成を示したものであ
る。各アノード電極１１Ａを構成する分割アノード電極
１１Ａ1〜１１Ａ4にはそれぞれ透明電極２１1〜２１4を
介してアノード電圧が並列的に印加される。
た状態で形成する場合、３分割以上に分割した状態で形
成することもできる。図８は、各アノード電極１１Ａを
４分割した状態で形成したものである。図９は、その場
合におけるプラズマ放電回路の構成を示したものであ
る。各アノード電極１１Ａを構成する分割アノード電極
１１Ａ1〜１１Ａ4にはそれぞれ透明電極２１1〜２１4を
介してアノード電圧が並列的に印加される。
【００３９】アノード電極１１Ａを構成する分割アノー
ド電極１１Ａ1〜１１Ａ4にそれぞれアノード電圧を印加
するために、アノード電極１１Ａおよびカソード電極１
１Ｋ上にそれら放電電極と直交する方向に延びる透明電
極２１1〜２１4が設けられる。この場合、分割アノード
電極１１Ａ1〜１１Ａ4上に接続部２２が形成される。ま
た、透明電極２１1〜２１4とカソード電極１１Ｋとの間
には絶縁部材２３が配され、それらの電気的接続が防止
される。
ド電極１１Ａ1〜１１Ａ4にそれぞれアノード電圧を印加
するために、アノード電極１１Ａおよびカソード電極１
１Ｋ上にそれら放電電極と直交する方向に延びる透明電
極２１1〜２１4が設けられる。この場合、分割アノード
電極１１Ａ1〜１１Ａ4上に接続部２２が形成される。ま
た、透明電極２１1〜２１4とカソード電極１１Ｋとの間
には絶縁部材２３が配され、それらの電気的接続が防止
される。
【００４０】また、アノード電極１１Ａを構成する分割
アノード電極１１Ａ1〜１１Ａ4にそれぞれアノード電圧
を印加するために、図１０に示すように、アノード電極
１１Ａおよびカソード電極１１Ｋ上にそれら放電電極と
直交する方向に延びる細線状の導電部材（透明電極を除
く）２４1〜２４4を設けてもよい。この場合、分割アノ
ード電極１１Ａ1〜１１Ａ4上に接続部２５が形成され
る。また、導電部材２４ 1〜２４4とカソード電極１１Ｋ
との間には絶縁部材２６が配され、それらの電気的接続
が防止される。図１１は、その場合におけるプラズマ放
電回路の構成を示したものである。各アノード電極１１
Ａを構成する分割アノード電極１１Ａ1〜１１Ａ4にはそ
れぞれ導電部材２４1〜２４4を介してアノード電圧が並
列的に印加される。
アノード電極１１Ａ1〜１１Ａ4にそれぞれアノード電圧
を印加するために、図１０に示すように、アノード電極
１１Ａおよびカソード電極１１Ｋ上にそれら放電電極と
直交する方向に延びる細線状の導電部材（透明電極を除
く）２４1〜２４4を設けてもよい。この場合、分割アノ
ード電極１１Ａ1〜１１Ａ4上に接続部２５が形成され
る。また、導電部材２４ 1〜２４4とカソード電極１１Ｋ
との間には絶縁部材２６が配され、それらの電気的接続
が防止される。図１１は、その場合におけるプラズマ放
電回路の構成を示したものである。各アノード電極１１
Ａを構成する分割アノード電極１１Ａ1〜１１Ａ4にはそ
れぞれ導電部材２４1〜２４4を介してアノード電圧が並
列的に印加される。
【００４１】また、アノード電極１１Ａを構成する分割
アノード電極１１Ａ1〜１１Ａ4にそれぞれアノード電圧
を印加するために、図１２に示すように、下側基板１０
の分割アノード電極１１Ａ1〜１１Ａ4に対応する部分に
それぞれ小穴２７1〜２７4を設け、小穴２７1〜２７4に
それぞれ導電部材２８1〜２８4を配設するようにしても
よい。この場合、下側基板１０のアノード電極１１Ａや
カソード電極１１Ｋが形成された面とは逆側の面（ガラ
ス裏面）より、導電部材２８1〜２８4を介して分割アノ
ード電極１１Ａ1〜１１Ａ4にアノード電圧が並列的に印
加される。ガラス裏面の電極引き回しは、アノード電極
１１Ａまたはカソード電極１１Ｋの真下を平行に取り出
してもよく、あるいは透明電極を使用して方向に制限な
く取り出してもよい。
アノード電極１１Ａ1〜１１Ａ4にそれぞれアノード電圧
を印加するために、図１２に示すように、下側基板１０
の分割アノード電極１１Ａ1〜１１Ａ4に対応する部分に
それぞれ小穴２７1〜２７4を設け、小穴２７1〜２７4に
それぞれ導電部材２８1〜２８4を配設するようにしても
よい。この場合、下側基板１０のアノード電極１１Ａや
カソード電極１１Ｋが形成された面とは逆側の面（ガラ
ス裏面）より、導電部材２８1〜２８4を介して分割アノ
ード電極１１Ａ1〜１１Ａ4にアノード電圧が並列的に印
加される。ガラス裏面の電極引き回しは、アノード電極
１１Ａまたはカソード電極１１Ｋの真下を平行に取り出
してもよく、あるいは透明電極を使用して方向に制限な
く取り出してもよい。
【００４２】また、上述実施例においては、アノード電
極１１Ａおよびカソード電極１１Ｋの双方を２分割した
状態で形成したものであるが、図１３に示すように、カ
ソード電極１１Ｋのみを２分割した状態で形成してもよ
い。図１４は、その場合におけるプラズマ放電回路の構
成を示したものである。各アノード電極１１Ａにはアノ
ード電圧が印加されると共に、各カソード電極１１Ｋを
構成する分割カソード電極１１Ｋ1，１１Ｋ2にはカソー
ド電圧がスイッチＳＷを介して並列的に印加される。
極１１Ａおよびカソード電極１１Ｋの双方を２分割した
状態で形成したものであるが、図１３に示すように、カ
ソード電極１１Ｋのみを２分割した状態で形成してもよ
い。図１４は、その場合におけるプラズマ放電回路の構
成を示したものである。各アノード電極１１Ａにはアノ
ード電圧が印加されると共に、各カソード電極１１Ｋを
構成する分割カソード電極１１Ｋ1，１１Ｋ2にはカソー
ド電圧がスイッチＳＷを介して並列的に印加される。
【００４３】このように、カソード電極１１Ｋのみを２
分割した状態で形成するものにあっても、カソード電極
１１Ｋの抵抗ドロップ分が低下することから印加電圧が
少なくて済むと共に、放電開始電圧に係るカソード電極
１１Ｋの同一ライン内のばらつきを減少でき、上述実施
例と同様の効果を得ることができる。
分割した状態で形成するものにあっても、カソード電極
１１Ｋの抵抗ドロップ分が低下することから印加電圧が
少なくて済むと共に、放電開始電圧に係るカソード電極
１１Ｋの同一ライン内のばらつきを減少でき、上述実施
例と同様の効果を得ることができる。
【００４４】ここで、カソード電極１１Ｋのみを分割し
た状態で形成する場合、３分割以上に分割した状態で形
成することもできる。図１５は、各カソード電極１１Ｋ
を４分割した状態で形成したものである。カソード電極
１１Ｋを構成する分割カソード電極１１Ｋ1〜１１Ｋ4に
それぞれカソード電圧を印加するために、例えば図１６
に示すように、下側基板１０の分割カソード電極１１Ｋ
1〜１１Ｋ4に対応する部分にそれぞれ小穴２９1〜２９4
を設け、小穴２９1〜２９4にそれぞれ導電部材３０1〜
３０4が配設される。
た状態で形成する場合、３分割以上に分割した状態で形
成することもできる。図１５は、各カソード電極１１Ｋ
を４分割した状態で形成したものである。カソード電極
１１Ｋを構成する分割カソード電極１１Ｋ1〜１１Ｋ4に
それぞれカソード電圧を印加するために、例えば図１６
に示すように、下側基板１０の分割カソード電極１１Ｋ
1〜１１Ｋ4に対応する部分にそれぞれ小穴２９1〜２９4
を設け、小穴２９1〜２９4にそれぞれ導電部材３０1〜
３０4が配設される。
【００４５】この場合、下側基板１０のアノード電極１
１Ａやカソード電極１１Ｋが形成された面とは逆側の面
（ガラス裏面）より、導電部材３０1〜３０4を介して分
割カソード電極１１Ｋ1〜１１Ｋ4にカソード電圧が並列
的に印加される。ガラス裏面の電極引き回しは、アノー
ド電極１１Ａまたはカソード電極１１Ｋの真下を平行に
取り出してもよく、あるいは透明電極を使用して方向に
制限なく取り出してもよい。
１Ａやカソード電極１１Ｋが形成された面とは逆側の面
（ガラス裏面）より、導電部材３０1〜３０4を介して分
割カソード電極１１Ｋ1〜１１Ｋ4にカソード電圧が並列
的に印加される。ガラス裏面の電極引き回しは、アノー
ド電極１１Ａまたはカソード電極１１Ｋの真下を平行に
取り出してもよく、あるいは透明電極を使用して方向に
制限なく取り出してもよい。
【００４６】また、上述実施例においては、図３に示す
ように、アノード電極１１Ａを構成する分割アノード電
極１１Ａ1，１１Ａ2の切断面３１Ａおよびカソード電極
１１Ｋを構成する分割カソード電極１１Ｋ1，１１Ｋ2の
切断面３１Ｋが行方向（垂直方向）に直線的に並んでい
る。しかし、図１７に示すように、それぞれの切断面３
１Ａ，３１Ｋを互い違いにして行方向に直線的に並ばな
いように形成することで、表示時の縦筋を防止できる。
ように、アノード電極１１Ａを構成する分割アノード電
極１１Ａ1，１１Ａ2の切断面３１Ａおよびカソード電極
１１Ｋを構成する分割カソード電極１１Ｋ1，１１Ｋ2の
切断面３１Ｋが行方向（垂直方向）に直線的に並んでい
る。しかし、図１７に示すように、それぞれの切断面３
１Ａ，３１Ｋを互い違いにして行方向に直線的に並ばな
いように形成することで、表示時の縦筋を防止できる。
【００４７】図１７の例のように切断面３１Ａ，３１Ｋ
を互い違いにする代わりに、それぞれの切断面３１Ａ，
３１Ｋを、図１８に示すように、行方向に対して傾斜す
るように形成してもよい。この場合にも、切断面３１
Ａ，３１Ｋは行方向に直線的に並ばないため、表示時の
縦筋を防止できる。
を互い違いにする代わりに、それぞれの切断面３１Ａ，
３１Ｋを、図１８に示すように、行方向に対して傾斜す
るように形成してもよい。この場合にも、切断面３１
Ａ，３１Ｋは行方向に直線的に並ばないため、表示時の
縦筋を防止できる。
【００４８】なお、図３に示すように、切断面３１Ａ，
３１Ｋが行方向（垂直方向）に直線的に並んでいても、
図１９に示すように切断面３１Ａ，３１Ｋが表示セル２
の無効領域であるブラックストライプ７に対向する位置
に存在するように形成することで、表示時の縦筋を防止
できる。
３１Ｋが行方向（垂直方向）に直線的に並んでいても、
図１９に示すように切断面３１Ａ，３１Ｋが表示セル２
の無効領域であるブラックストライプ７に対向する位置
に存在するように形成することで、表示時の縦筋を防止
できる。
【００４９】また、上述では、図５および図１４に示す
ように、各カソード電極１１Ｋを構成する分割カソード
電極１１Ｋ1，１１Ｋ2には、それぞれ共通のスイッチＳ
Ｗを介してカソード電圧が並列的に印加されるものを示
したが、図２０に示すように、分割カソード電極１１Ｋ
1，１１Ｋ2に、それぞれ専用のスイッチＳＷ1，ＳＷ2を
介してカソード電圧を並列的に印加するようにしてもよ
い。分割カソード電極１１Ｋ1，１１Ｋ2は、それぞれ専
用の抵抗器Ｒ1，Ｒ2を介して接地される。
ように、各カソード電極１１Ｋを構成する分割カソード
電極１１Ｋ1，１１Ｋ2には、それぞれ共通のスイッチＳ
Ｗを介してカソード電圧が並列的に印加されるものを示
したが、図２０に示すように、分割カソード電極１１Ｋ
1，１１Ｋ2に、それぞれ専用のスイッチＳＷ1，ＳＷ2を
介してカソード電圧を並列的に印加するようにしてもよ
い。分割カソード電極１１Ｋ1，１１Ｋ2は、それぞれ専
用の抵抗器Ｒ1，Ｒ2を介して接地される。
【００５０】この場合、スイッチＳＷ1，ＳＷ2を例えば
ＭＯＳＦＥＴ等のスイッチング素子で構成し、ゲートバ
イアス量によってインピーダンスを制御することで、分
割カソード電極１１Ｋ1，１１Ｋ2にそれぞれ供給される
電力を制御できる。これにより、分割カソード電極１１
Ｋ1，１１Ｋ2のそれぞれの部分で放電開始電圧が違う場
合でも、放電しやすい部分に必要以上の高電圧を加える
ことなく、放電しにくい部分を効率よく放電させること
ができ、画面全体の均一な放電が可能となり、表示品位
の向上を図ることができる。
ＭＯＳＦＥＴ等のスイッチング素子で構成し、ゲートバ
イアス量によってインピーダンスを制御することで、分
割カソード電極１１Ｋ1，１１Ｋ2にそれぞれ供給される
電力を制御できる。これにより、分割カソード電極１１
Ｋ1，１１Ｋ2のそれぞれの部分で放電開始電圧が違う場
合でも、放電しやすい部分に必要以上の高電圧を加える
ことなく、放電しにくい部分を効率よく放電させること
ができ、画面全体の均一な放電が可能となり、表示品位
の向上を図ることができる。
【００５１】また、上述では、図５および図１４に示す
ように、各カソード電極１１Ｋを構成する分割カソード
電極１１Ｋ1，１１Ｋ2へのカソード電圧の印加経路に共
通の定電流源ＩＢが使用されるものを示したが、図２１
に示すように、各カソード電極１１Ｋを構成する分割カ
ソード電極１１Ｋ1，１１Ｋ2のそれぞれへのカソード電
圧の印加経路に専用の定電流源ＩＢ1，ＩＢ2を使用する
ようにしてもよい。分割カソード電極１１Ｋ1，１１Ｋ2
は、それぞれ専用の抵抗器Ｒ1，Ｒ2を介して接地され
る。この場合、定電流源ＩＢ1，ＩＢ2の電流を制御する
ことで、それぞれの分割カソード電極１１Ｋ1，１１Ｋ2
に供給される電力を制御できる。これにより、図２０の
例と同様の作用効果を得ることができる。
ように、各カソード電極１１Ｋを構成する分割カソード
電極１１Ｋ1，１１Ｋ2へのカソード電圧の印加経路に共
通の定電流源ＩＢが使用されるものを示したが、図２１
に示すように、各カソード電極１１Ｋを構成する分割カ
ソード電極１１Ｋ1，１１Ｋ2のそれぞれへのカソード電
圧の印加経路に専用の定電流源ＩＢ1，ＩＢ2を使用する
ようにしてもよい。分割カソード電極１１Ｋ1，１１Ｋ2
は、それぞれ専用の抵抗器Ｒ1，Ｒ2を介して接地され
る。この場合、定電流源ＩＢ1，ＩＢ2の電流を制御する
ことで、それぞれの分割カソード電極１１Ｋ1，１１Ｋ2
に供給される電力を制御できる。これにより、図２０の
例と同様の作用効果を得ることができる。
【００５２】図２０および図２１の例は各カソード電極
１１Ｋが２分割されるものを示したが、３分割以上に分
割するものにも同様に適用できることは勿論である。
１１Ｋが２分割されるものを示したが、３分割以上に分
割するものにも同様に適用できることは勿論である。
【００５３】
【発明の効果】この発明によれば、複数個の放電チャネ
ルのそれぞれに配設されている放電電極としてのアノー
ド電極およびカソード電極の少なくとも一方を複数個に
分割して構成するものであって、その複数個に分割され
た電極の各部に並列的に電圧が印加される。そのため、
１ラインの放電電極の抵抗が減少し、印加電圧の抵抗ド
ロップ分が少なくなり、アノード電極とカソード電極と
の間に印加される電圧の増大を抑制できる。また、同一
ライン内での放電開始電圧のばらつきが減少する。よっ
て、放電電極への印加電圧の増大、放電開始電圧のばら
つきに起因する問題を大幅に軽減できる。
ルのそれぞれに配設されている放電電極としてのアノー
ド電極およびカソード電極の少なくとも一方を複数個に
分割して構成するものであって、その複数個に分割され
た電極の各部に並列的に電圧が印加される。そのため、
１ラインの放電電極の抵抗が減少し、印加電圧の抵抗ド
ロップ分が少なくなり、アノード電極とカソード電極と
の間に印加される電圧の増大を抑制できる。また、同一
ライン内での放電開始電圧のばらつきが減少する。よっ
て、放電電極への印加電圧の増大、放電開始電圧のばら
つきに起因する問題を大幅に軽減できる。
【００５４】すなわち、放電しにくい部分に合わせて設
定される印加電圧を低く抑えることができ、回路設計、
安全規格面に対して有利となると共に、放電しやすい部
分におけるアーク異常放電を防止でき、プラズマアドレ
ス表示装置の動作が安定する。また、アーク異常放電に
よる電極ダメージがなくなり、放電や光透過率に関する
寿命を大幅に延ばすことができる。また、同一ライン内
での放電電圧の分布変動分を抑えることができ、ばらつ
きの少ない液晶層への安定な書き込み動作が可能とな
り、安定表示が可能となる。
定される印加電圧を低く抑えることができ、回路設計、
安全規格面に対して有利となると共に、放電しやすい部
分におけるアーク異常放電を防止でき、プラズマアドレ
ス表示装置の動作が安定する。また、アーク異常放電に
よる電極ダメージがなくなり、放電や光透過率に関する
寿命を大幅に延ばすことができる。また、同一ライン内
での放電電圧の分布変動分を抑えることができ、ばらつ
きの少ない液晶層への安定な書き込み動作が可能とな
り、安定表示が可能となる。
【００５５】また、複数個に分割された電極の各部への
供給電力を調整する電力調整手段を備えることで、複数
個に分割された電極の各部で放電開始電圧が違う場合で
も、放電しやすい部分に必要以上の高電圧を加えること
なく、放電しにくい部分を効率よく放電させることがで
き、画面全体の均一な放電が可能となり、表示品位の向
上を図ることができる。
供給電力を調整する電力調整手段を備えることで、複数
個に分割された電極の各部で放電開始電圧が違う場合で
も、放電しやすい部分に必要以上の高電圧を加えること
なく、放電しにくい部分を効率よく放電させることがで
き、画面全体の均一な放電が可能となり、表示品位の向
上を図ることができる。
【００５６】また、複数個に分割された電極の切断面が
直線的に整列しないようにするか、あるいは表示無効領
域に対向した位置に存在するようにすることで、表示時
の縦筋を防止でき、表示品位を向上できる。
直線的に整列しないようにするか、あるいは表示無効領
域に対向した位置に存在するようにすることで、表示時
の縦筋を防止でき、表示品位を向上できる。
【図１】この発明に係るプラズマアドレス表示装置の実
施例の一部構成を示す斜視図である。
施例の一部構成を示す斜視図である。
【図２】実施例の構成を示す断面図である。
【図３】実施例の放電電極の構成を示す平面図である。
【図４】実施例の回路の概略構成を示す接続図である。
【図５】プラズマ放電回路の構成を示す接続図である。
【図６】放電電極の他の構成を示す平面図である。
【図７】図６の例に対応するプラズマ放電回路の構成を
示す接続図である。
示す接続図である。
【図８】放電電極の他の構成を示す平面図である。
【図９】図８の例に対応するプラズマ放電回路の構成を
示す接続図である。
示す接続図である。
【図１０】放電電極の他の構成を示す平面図である。
【図１１】図１０の例に対応するプラズマ放電回路の構
成を示す接続図である。
成を示す接続図である。
【図１２】アノード電圧を印加するための構成の一例を
説明するための断面図である。
説明するための断面図である。
【図１３】放電電極の他の構成を示す平面図である。
【図１４】図１３の例に対応するプラズマ放電回路の構
成を示す接続図である。
成を示す接続図である。
【図１５】放電電極の他の構成を示す平面図である。
【図１６】カソード電圧を印加するための構成の一例を
説明するための断面図である。
説明するための断面図である。
【図１７】放電電極の他の構成を示す平面図である。
【図１８】放電電極の他の構成を示す平面図である。
【図１９】アノード電極、カソード電極の切断面の形成
例を示す要部断面図である。
例を示す要部断面図である。
【図２０】プラズマ放電回路の他の構成を示す接続図で
ある。
ある。
【図２１】プラズマ放電回路の他の構成を示す接続図で
ある。
ある。
【図２２】プラズマアドレス表示装置の構成例を示す斜
視図である。
視図である。
【図２３】プラズマアドレス表示装置の構成例を示す断
面図である。
面図である。
【図２４】放電電極の構成を示す平面図である。
【図２５】プラズマアドレス表示装置の回路の概略構成
を示す接続図である。
を示す接続図である。
【図２６】プラズマ放電回路の構成を示す接続図であ
る。
る。
１ プラズマアドレス表示装置 ２ 電気光学表示セル ３ プラズマセル ４ 誘電体シート ５ 上側のガラス基板（上側基板） ６ データ電極 ７ ブラックストライプ ９ 液晶層 １０ 下側のガラス基板（下側基板） １１Ａ アノード電極 １１Ａ1〜１１Ａ4 分割アノード電極 １１Ｋ カソード電極 １１Ｋ1〜１１Ｋ4 分割カソード電極 １２ 隔壁 １４ 放電チャネル ２１1〜２１4 透明電極 ２２，２５ 接続部 ２３，２６ 絶縁部材 ２４1〜２４4，２８1〜２８4，３０1〜３０4 導電部材 ２７1〜２７4，３０1〜３０4 小穴
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/13 - 1/141 G09F 9/313 H01J 17/00 - 17/64
Claims (12)
- 【請求項１】 一の方向に延びるデータ電極が他の方向
に複数個並設されている電気光学表示セルと上記他の方
向に延びる放電チャネルが上記一の方向に複数個並設さ
れているプラズマセルとが誘電体シートを介して積層さ
れてなるプラズマアドレス表示装置において、 上記複数個の放電チャネルのそれぞれに配設されている
上記他の方向に延びる一対のアノード電極およびカソー
ド電極の少なくとも一方を上記他の方向に複数個に分割
して構成することを特徴とするプラズマアドレス表示装
置。 - 【請求項２】 上記複数個に分割された電極の各部に並
列的に電圧を印加するための電圧印加手段を有すること
を特徴とする請求項１に記載のプラズマアドレス表示装
置。 - 【請求項３】 上記複数個に分割された電極の所定部に
電気的に接続された線状の導電部材を配設し、 上記導電部材を通じて上記複数個に分割された電極の所
定部に電圧を印加することを特徴とする請求項２に記載
のプラズマアドレス表示装置。 - 【請求項４】 上記導電部材が上記所定部以外の電極部
分に対向する位置では、上記導電部材とその電極部分と
の間に絶縁部材を介在させることを特徴とする請求項３
に記載のプラズマアドレス表示装置。 - 【請求項５】 上記導電部材は透明電極であることを特
徴とする請求項３に記載のプラズマアドレス表示装置。 - 【請求項６】 上記アノード電極およびカソード電極は
ガラス板上に形成され、 上記ガラス板の上記アノード電極およびカソード電極が
形成された面とは逆の面より上記ガラス板を貫通して上
記複数個に分割された電極の各部に電圧を印加すること
を特徴とする請求項２に記載のプラズマアドレス表示装
置。 - 【請求項７】 上記電圧印加手段は、上記複数個に分割
された電極の各部への供給電力を調整する電力調整手段
を備えることを特徴とする請求項２に記載のプラズマア
ドレス表示装置。 - 【請求項８】 上記電力調整手段は、上記複数個に分割
された電極の各部にそれぞれ接続されたスイッチング素
子で構成されることを特徴とする請求項７に記載のプラ
ズマアドレス表示装置。 - 【請求項９】 上記電力調整手段は、上記複数個に分割
された電極の各部にそれぞれ接続された定電流回路で構
成されることを特徴とする請求項７に記載のプラズマア
ドレス表示装置。 - 【請求項１０】 上記複数個に分割された電極の切断面
が上記一の方向に直線的に整列しないことを特徴とする
請求項１に記載のプラズマアドレス表示装置。 - 【請求項１１】 上記複数個に分割された電極の切断面
が上記一の方向に対して傾斜していることを特徴とする
請求項１に記載のプラズマアドレス表示装置。 - 【請求項１２】 上記複数個に分割された電極の切断部
分が上記電気光学表示セルの無効領域に対向した位置に
存在することを特徴とする請求項１に記載のプラズマア
ドレス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16661795A JP3358396B2 (ja) | 1995-06-30 | 1995-06-30 | プラズマアドレス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16661795A JP3358396B2 (ja) | 1995-06-30 | 1995-06-30 | プラズマアドレス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0915564A JPH0915564A (ja) | 1997-01-17 |
| JP3358396B2 true JP3358396B2 (ja) | 2002-12-16 |
Family
ID=15834632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16661795A Expired - Fee Related JP3358396B2 (ja) | 1995-06-30 | 1995-06-30 | プラズマアドレス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3358396B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023206091A1 (zh) * | 2022-04-26 | 2023-11-02 | 京东方科技集团股份有限公司 | 液晶光栅、其驱动方法及3d显示装置 |
-
1995
- 1995-06-30 JP JP16661795A patent/JP3358396B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0915564A (ja) | 1997-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |