JP3357338B2 - バックコンバータ - Google Patents
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
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- H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0083—Converters characterised by their input or output configuration
- H02M1/009—Converters characterised by their input or output configuration having two or more independently controlled outputs
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Description
【０００１】
【関連の出願との相互参照】この出願は、１９９９年５
月６日出願の米国仮特許出願第６０／１３２，８２０号
の利益を主張し、それはここに引用により援用される。
月６日出願の米国仮特許出願第６０／１３２，８２０号
の利益を主張し、それはここに引用により援用される。
【０００２】
【技術分野】この発明は、一般的には、バックコンバー
タ（buck converter）に関し、特に、デスクトップおよ
びポータブルコンピュータのためのＤＣ−ＤＣコンバー
タに関する。
タ（buck converter）に関し、特に、デスクトップおよ
びポータブルコンピュータのためのＤＣ−ＤＣコンバー
タに関する。
【０００３】
【背景技術】従来、バックトポロジィ（buck topolog
y）を用いる隔離されていない逓降の直流コンバータが
用いられていた。それらは、それらの磁性体として単一
のインダクタのみを含み、変圧器を含まなかったからで
ある。さらなる巻線が加えられると磁性体のコストが急
増するため、できるだけ簡単な磁性体を用いることが重
要である。コストは製造コストだけでなく検査コストに
よっても増加する。さらに、磁性物質がより複雑になる
と組立時のエラーの可能性を増やし、これがコンバータ
の故障に繋がり得る。しかしながら、バックコンバータ
は単一の出力電圧しか生成できない。もし、２つ以上の
出力電圧が必要であれば、バックコンバータの出力にお
けるリニアレギュレータ、第１のコンバータの出力にお
ける第２のバックコンバータまたは並列バックコンバー
タのいずれかが必要であった。リニアレギュレータの使
用は低コストではあるが、効率は非常に悪く、熱問題を
伴う。第２のバックコンバータまたは並列バックコンバ
ータを使用すると、どちらの場合でも１つ以上のさらな
る完全なコンバータと、それらの磁性体、制御集積回路
などのすべてのもの、を必要とする。さらに、２つの周
波数コンバータを並列接続すると、システムの効率性が
半分になり得る。
y）を用いる隔離されていない逓降の直流コンバータが
用いられていた。それらは、それらの磁性体として単一
のインダクタのみを含み、変圧器を含まなかったからで
ある。さらなる巻線が加えられると磁性体のコストが急
増するため、できるだけ簡単な磁性体を用いることが重
要である。コストは製造コストだけでなく検査コストに
よっても増加する。さらに、磁性物質がより複雑になる
と組立時のエラーの可能性を増やし、これがコンバータ
の故障に繋がり得る。しかしながら、バックコンバータ
は単一の出力電圧しか生成できない。もし、２つ以上の
出力電圧が必要であれば、バックコンバータの出力にお
けるリニアレギュレータ、第１のコンバータの出力にお
ける第２のバックコンバータまたは並列バックコンバー
タのいずれかが必要であった。リニアレギュレータの使
用は低コストではあるが、効率は非常に悪く、熱問題を
伴う。第２のバックコンバータまたは並列バックコンバ
ータを使用すると、どちらの場合でも１つ以上のさらな
る完全なコンバータと、それらの磁性体、制御集積回路
などのすべてのもの、を必要とする。さらに、２つの周
波数コンバータを並列接続すると、システムの効率性が
半分になり得る。
【０００４】多くのシステムは動作のために多重の低電
圧バスを必要とする。特に、コンピュータのマザーボー
ドは大きな電流、たとえば３．３ボルトおよび２．０ボ
ルト両方を必要とする。従来の方法は、これらの２つの
電圧を発生させるため、各出力に対して別々のコンバー
タを備えることである。各コンバータは、制御集積回
路、同期変流のための２つのＭＯＳＦＥＴ、インダク
タ、１つ以上の出力キャパシタおよびさまざまな小さな
信号部分を含む。これらの多くの部品、特にインダクタ
は電力変換を非常に高価なものとする。より単純で費用
のかからない解決策が求められてきた。
圧バスを必要とする。特に、コンピュータのマザーボー
ドは大きな電流、たとえば３．３ボルトおよび２．０ボ
ルト両方を必要とする。従来の方法は、これらの２つの
電圧を発生させるため、各出力に対して別々のコンバー
タを備えることである。各コンバータは、制御集積回
路、同期変流のための２つのＭＯＳＦＥＴ、インダク
タ、１つ以上の出力キャパシタおよびさまざまな小さな
信号部分を含む。これらの多くの部品、特にインダクタ
は電力変換を非常に高価なものとする。より単純で費用
のかからない解決策が求められてきた。
【０００５】
【発明の開示】この発明は、単一のインダクタ、単一の
パルス幅変調器集積回路、２つのＭＯＳＦＥＴに加えて
各電圧出力についてさらなるＭＯＳＦＥＴおよび１つ以
上のキャパシタを用いる、低コストの複数出力バックコ
ンバータを提供する。
パルス幅変調器集積回路、２つのＭＯＳＦＥＴに加えて
各電圧出力についてさらなるＭＯＳＦＥＴおよび１つ以
上のキャパシタを用いる、低コストの複数出力バックコ
ンバータを提供する。
【０００６】この発明は、さらに、各出力ごとにインダ
クタ、パルス幅変調器集積回路および２つのＭＯＳＦＥ
Ｔに加えて１つのＭＯＳＦＥＴを不要にする、低コスト
の複数出力バックコンバータを提供する。
クタ、パルス幅変調器集積回路および２つのＭＯＳＦＥ
Ｔに加えて１つのＭＯＳＦＥＴを不要にする、低コスト
の複数出力バックコンバータを提供する。
【０００７】この発明は、さらに、複数出力電圧出力が
単一のより高い電圧入力から得られる必要があるどのよ
うな場合にも、使用され得る複数出力バックコンバータ
を提供する。
単一のより高い電圧入力から得られる必要があるどのよ
うな場合にも、使用され得る複数出力バックコンバータ
を提供する。
【０００８】この発明は、さらに、単一の単一巻線イン
ダクタを提供して複数バック出力を発生し、各出力調整
器を備える単一の複数出力バックコンバータを形成す
る。
ダクタを提供して複数バック出力を発生し、各出力調整
器を備える単一の複数出力バックコンバータを形成す
る。
【０００９】この発明の上記およびさらなる利点は、添
付図面と関連して以下の詳細な説明を読むと、当業者に
は明らかとなる。
付図面と関連して以下の詳細な説明を読むと、当業者に
は明らかとなる。
【００１０】
【発明を実施する最良の様態】図１を参照すると、デュ
アル出力構成におけるこの発明の基本的な複数出力の単
一のインダクタのバックコンバータ１０が示される。コ
ンバータ１０の入力１２は入力ＭＯＳＦＥＴ１４に接続
され、この入力ＭＯＳＦＥＴ１４は調整ＭＯＳＦＥＴ１
６およびインダクタ１８に接続される。
アル出力構成におけるこの発明の基本的な複数出力の単
一のインダクタのバックコンバータ１０が示される。コ
ンバータ１０の入力１２は入力ＭＯＳＦＥＴ１４に接続
され、この入力ＭＯＳＦＥＴ１４は調整ＭＯＳＦＥＴ１
６およびインダクタ１８に接続される。
【００１１】ＭＯＳＦＥＴ１６は接地２０まで接続さ
れ、インダクタ１８は第１のＭＯＳＦＥＴ２２に接続さ
れる。ＭＯＳＦＥＴ２２はキャパシタ２４などの電荷蓄
積素子によって接地２０に接続される。ＭＯＳＦＥＴ２
２はさらに第１の電圧出力２８に接続される。ＭＯＳＦ
ＥＴ２２のゲートはパルス幅変調器２６に接続され、パ
ルス幅変調器２６はさらにＭＯＳＦＥＴ１４および１６
のゲートに接続される。
れ、インダクタ１８は第１のＭＯＳＦＥＴ２２に接続さ
れる。ＭＯＳＦＥＴ２２はキャパシタ２４などの電荷蓄
積素子によって接地２０に接続される。ＭＯＳＦＥＴ２
２はさらに第１の電圧出力２８に接続される。ＭＯＳＦ
ＥＴ２２のゲートはパルス幅変調器２６に接続され、パ
ルス幅変調器２６はさらにＭＯＳＦＥＴ１４および１６
のゲートに接続される。
【００１２】第２の出力電圧を得るために、第２のＭＯ
ＳＦＥＴ３０はインダクタ１８とＭＯＳＦＥＴ２２との
間に接続される。ＭＯＳＦＥＴ３０はキャパシタ３２を
介して接地２０および第２の電圧出力３６に接続され
る。第２の電圧出力３６はパルス幅変調器３４に接続さ
れ、パルス幅変調器３４はＭＯＳＦＥＴ３０を制御す
る。異なったパルス幅変調器が示されるが、当業者には
それらは単一の半導体チップ上の１つの集積回路であり
得ることが明らかである。
ＳＦＥＴ３０はインダクタ１８とＭＯＳＦＥＴ２２との
間に接続される。ＭＯＳＦＥＴ３０はキャパシタ３２を
介して接地２０および第２の電圧出力３６に接続され
る。第２の電圧出力３６はパルス幅変調器３４に接続さ
れ、パルス幅変調器３４はＭＯＳＦＥＴ３０を制御す
る。異なったパルス幅変調器が示されるが、当業者には
それらは単一の半導体チップ上の１つの集積回路であり
得ることが明らかである。
【００１３】図２を参照すると、デュアル出力構成にお
けるこの発明の複数出力の単一のインダクタのバックコ
ンバータ５０が示される。バックコンバータ５０の電圧
入力５２は入力ＭＯＳＦＥＴ５４に接続される。ＭＯＳ
ＦＥＴ５４は調整ＭＯＳＦＥＴ５６に接続され、調整Ｍ
ＯＳＦＥＴ５６は接地５８に接続される。ＭＯＳＦＥＴ
５４および５６はインダクタ６０に接続され、インダク
タ６０はダイオード６３を有する第１のＭＯＳＦＥＴ６
２に接続され、第１のＭＯＳＦＥＴ６２は第１のキャパ
シタ６４を介して接地５８に接続される。ＭＯＳＦＥＴ
６２はさらにパルス幅変調器６６に接続され、パルス幅
変調器６６はＭＯＳＦＥＴ５４および５６のゲートに接
続される。第１のＭＯＳＦＥＴ６２の出力はさらに第１
の電圧出力６８に接続される。
けるこの発明の複数出力の単一のインダクタのバックコ
ンバータ５０が示される。バックコンバータ５０の電圧
入力５２は入力ＭＯＳＦＥＴ５４に接続される。ＭＯＳ
ＦＥＴ５４は調整ＭＯＳＦＥＴ５６に接続され、調整Ｍ
ＯＳＦＥＴ５６は接地５８に接続される。ＭＯＳＦＥＴ
５４および５６はインダクタ６０に接続され、インダク
タ６０はダイオード６３を有する第１のＭＯＳＦＥＴ６
２に接続され、第１のＭＯＳＦＥＴ６２は第１のキャパ
シタ６４を介して接地５８に接続される。ＭＯＳＦＥＴ
６２はさらにパルス幅変調器６６に接続され、パルス幅
変調器６６はＭＯＳＦＥＴ５４および５６のゲートに接
続される。第１のＭＯＳＦＥＴ６２の出力はさらに第１
の電圧出力６８に接続される。
【００１４】第２の出力について、インダクタ６０は本
体ダイオード６９を有する第２のＭＯＳＦＥＴ７０に接
続され、その出力は第２のキャパシタ７２を介して接地
５８および第２の電圧出力７４に接続される。第２の電
圧出力７４はパルス幅変調器７１に接続され、パルス幅
変調器７１はＭＯＳＦＥＴ７０のゲートに接続される。
体ダイオード６９を有する第２のＭＯＳＦＥＴ７０に接
続され、その出力は第２のキャパシタ７２を介して接地
５８および第２の電圧出力７４に接続される。第２の電
圧出力７４はパルス幅変調器７１に接続され、パルス幅
変調器７１はＭＯＳＦＥＴ７０のゲートに接続される。
【００１５】図３を参照すると、２つの出力、単一のイ
ンダクタのバックコンバータ１００の単純化された図が
示される。電圧入力１１０は入力ＭＯＳＦＥＴ１１２に
接続され、入力ＭＯＳＦＥＴ１１２はダイオード１１４
に接続され、ダイオード１１４は接地１１６に接続され
る。ＭＯＳＦＥＴ１１２はさらにインダクタ１１８に接
続され、インダクタ１１８はダイオード１２０に接続さ
れ、ダイオード１２０はキャパシタ１２２を介して接地
１１６および第１の電圧出力１２４に接続される。
ンダクタのバックコンバータ１００の単純化された図が
示される。電圧入力１１０は入力ＭＯＳＦＥＴ１１２に
接続され、入力ＭＯＳＦＥＴ１１２はダイオード１１４
に接続され、ダイオード１１４は接地１１６に接続され
る。ＭＯＳＦＥＴ１１２はさらにインダクタ１１８に接
続され、インダクタ１１８はダイオード１２０に接続さ
れ、ダイオード１２０はキャパシタ１２２を介して接地
１１６および第１の電圧出力１２４に接続される。
【００１６】第２の出力について、インダクタ１１８は
ＭＯＳＦＥＴ１２６に接続され、ＭＯＳＦＥＴ１２６は
キャパシタ１２８によって接地１１６および第２の電圧
出力１３２に接続される。第２の電圧出力１３２はパル
ス幅変調器１３０に接続され、パルス幅変調器１３０は
ＭＯＳＦＥＴ１１２および１２６のゲートに接続され
る。バックコンバータ１００は、第２の電圧出力１３２
よりも第１の電圧出力１２４においてより高い電圧出力
を供給するように設けられる。
ＭＯＳＦＥＴ１２６に接続され、ＭＯＳＦＥＴ１２６は
キャパシタ１２８によって接地１１６および第２の電圧
出力１３２に接続される。第２の電圧出力１３２はパル
ス幅変調器１３０に接続され、パルス幅変調器１３０は
ＭＯＳＦＥＴ１１２および１２６のゲートに接続され
る。バックコンバータ１００は、第２の電圧出力１３２
よりも第１の電圧出力１２４においてより高い電圧出力
を供給するように設けられる。
【００１７】図４を参照すると、第１状態Ｉにおけるバ
ックコンバータ１００の動作中の構成要素が示される。
図３に用いられるのと同じ番号が図４に用いられる。し
たがって、電圧入力１１０、ＭＯＳＦＥＴ１１２、イン
ダクタ１１８、ダイオード１２０および第１の電圧出力
１２４が示される。
ックコンバータ１００の動作中の構成要素が示される。
図３に用いられるのと同じ番号が図４に用いられる。し
たがって、電圧入力１１０、ＭＯＳＦＥＴ１１２、イン
ダクタ１１８、ダイオード１２０および第１の電圧出力
１２４が示される。
【００１８】図５を参照すると、動作の第２状態におけ
るバックコンバータ１００が示される。番号は図３に用
いられるのと同じであり、接地１１６に接続されるダイ
オード１１４、インダクタ１１８、ダイオード１２０お
よび第１の電圧出力１２４を含む。
るバックコンバータ１００が示される。番号は図３に用
いられるのと同じであり、接地１１６に接続されるダイ
オード１１４、インダクタ１１８、ダイオード１２０お
よび第１の電圧出力１２４を含む。
【００１９】図６を参照すると、動作の第３状態におけ
るバックコンバータ１００が示される。番号は図３に用
いられるのと同じであり、接地１１６に接続されるダイ
オード１１４、インダクタ１１８、ＭＯＳＦＥＴ１２６
および第２の電圧出力１３２を含む。
るバックコンバータ１００が示される。番号は図３に用
いられるのと同じであり、接地１１６に接続されるダイ
オード１１４、インダクタ１１８、ＭＯＳＦＥＴ１２６
および第２の電圧出力１３２を含む。
【００２０】図７を参照すると、スイッチングシミュレ
ーションが示され、２ボルトの出力波形１５０を示す。
ーションが示され、２ボルトの出力波形１５０を示す。
【００２１】図８を参照すると、スイッチングシミュレ
ーションが示され、３ボルトの出力波形１５２を示す。
ーションが示され、３ボルトの出力波形１５２を示す。
【００２２】動作中に、複数出力バックコンバータ１
０、５０および１００は、電圧出力の１つに対して通常
の単一入力のバックコンバータのように動作する。
０、５０および１００は、電圧出力の１つに対して通常
の単一入力のバックコンバータのように動作する。
【００２３】図１の構成において、パルス幅変調器２６
は、一定のデューティサイクルで、ＭＯＳＦＥＴ１４お
よび１６をオンおよびオフにし、同期整流を達成する。
ＭＯＳＦＥＴ１６は単方向スイッチとして働き、インダ
クタ１８を通る電流を維持する。インダクタ１８への入
力は差し当たって直流を有すると仮定され、インダクタ
１８と出力キャパシタ２４および３２との間にそれぞれ
配置されるＭＯＳＦＥＴ２２および３０の状態に依存し
て、さまざまな出力キャパシタ２４および３０に送られ
る。第１の電圧出力２８はＭＯＳＦＥＴ２２を用いてイ
ンダクタ１８から出力キャパシタ２４への電流の流れを
制御する。第２の電圧出力３６は、パルス幅変調器２６
およびＭＯＳＦＥＴ３０を用いて、インダクタ１８から
出力キャパシタ３２への電流の流れを制御する。
は、一定のデューティサイクルで、ＭＯＳＦＥＴ１４お
よび１６をオンおよびオフにし、同期整流を達成する。
ＭＯＳＦＥＴ１６は単方向スイッチとして働き、インダ
クタ１８を通る電流を維持する。インダクタ１８への入
力は差し当たって直流を有すると仮定され、インダクタ
１８と出力キャパシタ２４および３２との間にそれぞれ
配置されるＭＯＳＦＥＴ２２および３０の状態に依存し
て、さまざまな出力キャパシタ２４および３０に送られ
る。第１の電圧出力２８はＭＯＳＦＥＴ２２を用いてイ
ンダクタ１８から出力キャパシタ２４への電流の流れを
制御する。第２の電圧出力３６は、パルス幅変調器２６
およびＭＯＳＦＥＴ３０を用いて、インダクタ１８から
出力キャパシタ３２への電流の流れを制御する。
【００２４】バックコンバータ１０の働きは以下のとお
りである。まず、ＭＯＳＦＥＴ２２がオンになって、イ
ンダクタ電流が第１の電圧出力２８へ流れるようにな
る。次にＭＯＳＦＥＴ２２がオフになり、ＭＯＳＦＥＴ
３０がオンになると、パルス幅変調器３４の制御下で第
２の電圧出力３６へと電流が流れるようになる。
りである。まず、ＭＯＳＦＥＴ２２がオンになって、イ
ンダクタ電流が第１の電圧出力２８へ流れるようにな
る。次にＭＯＳＦＥＴ２２がオフになり、ＭＯＳＦＥＴ
３０がオンになると、パルス幅変調器３４の制御下で第
２の電圧出力３６へと電流が流れるようになる。
【００２５】図２の構成に関し、パルス幅変調器６６
は、一定のデューティサイクルで、ＭＯＳＦＥＴ５４お
よび５６をオンおよびオフにして、同期整流を達成す
る。ＭＯＳＦＥＴ５６は単方向スイッチとして働き、イ
ンダクタ６０を通る電流を維持する。インダクタ６０へ
の入力は差し当たって直流を有すると仮定され、インダ
クタ６０と出力キャパシタ６４および７２との間に配置
されるＭＯＳＦＥＴ６２および７０の状態に依存して、
さまざまな出力キャパシタ６４および７２に送られる。
第１の電圧出力６８の方がより高い電圧を有する。より
高い電圧出力６８は、ＭＯＳＦＥＴ６２を用いて、イン
ダクタ６０から出力キャパシタ６４への電流の流れを制
御する。ＭＯＳＦＥＴ６２がオンのとき、出力６８へ電
流が流れる。ＭＯＳＦＥＴ６２がオフのとき、インダク
タノードにおける電圧がＭＯＳＦＥＴ６２における本体
ダイオード６３の降下を加えた出力６８電圧よりも高く
なければ、インダクタ電流は第１の電圧出力６８へ流れ
ない。
は、一定のデューティサイクルで、ＭＯＳＦＥＴ５４お
よび５６をオンおよびオフにして、同期整流を達成す
る。ＭＯＳＦＥＴ５６は単方向スイッチとして働き、イ
ンダクタ６０を通る電流を維持する。インダクタ６０へ
の入力は差し当たって直流を有すると仮定され、インダ
クタ６０と出力キャパシタ６４および７２との間に配置
されるＭＯＳＦＥＴ６２および７０の状態に依存して、
さまざまな出力キャパシタ６４および７２に送られる。
第１の電圧出力６８の方がより高い電圧を有する。より
高い電圧出力６８は、ＭＯＳＦＥＴ６２を用いて、イン
ダクタ６０から出力キャパシタ６４への電流の流れを制
御する。ＭＯＳＦＥＴ６２がオンのとき、出力６８へ電
流が流れる。ＭＯＳＦＥＴ６２がオフのとき、インダク
タノードにおける電圧がＭＯＳＦＥＴ６２における本体
ダイオード６３の降下を加えた出力６８電圧よりも高く
なければ、インダクタ電流は第１の電圧出力６８へ流れ
ない。
【００２６】バックコンバータ５０の働きは以下のとお
りである。まず、ＭＯＳＦＥＴ６２がパルス幅変調器６
６によってオンになると、電流が出力６８へ流れる。次
に、ＭＯＳＦＥＴ６２がオフになると、ＭＯＳＦＥＴ６
２における本体ダイオード６３が導通する。次に、第２
の電圧出力７４に接結されるＭＯＳＦＥＴ７０がオンに
なり、インダクタ６０の電流を第１の電圧出力６８から
第２の電圧出力７４へ向ける。ＭＯＳＦＥＴ７０はパル
ス幅変調器７１によってオフになり、１つのサイクルが
完了する。
りである。まず、ＭＯＳＦＥＴ６２がパルス幅変調器６
６によってオンになると、電流が出力６８へ流れる。次
に、ＭＯＳＦＥＴ６２がオフになると、ＭＯＳＦＥＴ６
２における本体ダイオード６３が導通する。次に、第２
の電圧出力７４に接結されるＭＯＳＦＥＴ７０がオンに
なり、インダクタ６０の電流を第１の電圧出力６８から
第２の電圧出力７４へ向ける。ＭＯＳＦＥＴ７０はパル
ス幅変調器７１によってオフになり、１つのサイクルが
完了する。
【００２７】フロントエンドＭＯＳＦＥＴ５４および５
６は、そのデューティサイクルを制御することによっ
て、第１の電圧出力６８を調整する。第２の電圧出力７
４は、ＭＯＳＦＥＴ７０におけるオン時間を制御するこ
とにより、制御される。ダイオードの電圧降下のため、
第２の電圧出力７４を調整するのに必要とされないすべ
ての電流は第１の電圧出力６８へ向けられる。
６は、そのデューティサイクルを制御することによっ
て、第１の電圧出力６８を調整する。第２の電圧出力７
４は、ＭＯＳＦＥＴ７０におけるオン時間を制御するこ
とにより、制御される。ダイオードの電圧降下のため、
第２の電圧出力７４を調整するのに必要とされないすべ
ての電流は第１の電圧出力６８へ向けられる。
【００２８】第１に注目されるべきことは、さらなるＭ
ＯＳＦＥＴを加えることによって、単一の制御回路の設
計で、さらなる出力につきたった１つの追加ＭＯＳＦＥ
Ｔで複数出力を走らせることができることである。第２
に、単一の単一巻線インダクタのみが用いられる。第３
に、２次のＭＯＳＦＥＴは電流源から給電されるため、
効率は複数のコンバータに匹敵するかまたはそれよりも
よい。
ＯＳＦＥＴを加えることによって、単一の制御回路の設
計で、さらなる出力につきたった１つの追加ＭＯＳＦＥ
Ｔで複数出力を走らせることができることである。第２
に、単一の単一巻線インダクタのみが用いられる。第３
に、２次のＭＯＳＦＥＴは電流源から給電されるため、
効率は複数のコンバータに匹敵するかまたはそれよりも
よい。
【００２９】第１代替モードにおいては、ＭＯＳＦＥＴ
６２および７０などのダイオードを備えるＭＯＳＦＥＴ
は、それらの本体ダイオードと並列に、別個のショット
キーダイオードを有して、逆回復時間の問題を回避す
る。
６２および７０などのダイオードを備えるＭＯＳＦＥＴ
は、それらの本体ダイオードと並列に、別個のショット
キーダイオードを有して、逆回復時間の問題を回避す
る。
【００３０】第２代替モードにおいては、図示のｎチャ
ネルであるＭＯＳＦＥＴ６２は、ｐチャネルのＭＯＳＦ
ＥＴおよびダイオードに代えられる。
ネルであるＭＯＳＦＥＴ６２は、ｐチャネルのＭＯＳＦ
ＥＴおよびダイオードに代えられる。
【００３１】第３代替モードにおいては、ＭＯＳＦＥＴ
７０およびキャパシタ７２でなされるように、さらなる
ＭＯＳＦＥＴおよびキャパシタを用いることによって、
さらなる出力が発生させられる。
７０およびキャパシタ７２でなされるように、さらなる
ＭＯＳＦＥＴおよびキャパシタを用いることによって、
さらなる出力が発生させられる。
【００３２】第４代替モードにおいては、入力コンバー
タは同期する必要がない。第５代替モードにおいては、
出力電圧はフロントエンドＭＯＳＦＥＴと同期または非
同期にスイッチする。
タは同期する必要がない。第５代替モードにおいては、
出力電圧はフロントエンドＭＯＳＦＥＴと同期または非
同期にスイッチする。
【００３３】図３において、その制御および動作を例示
するために簡素化された、この発明のデュアル出力のバ
ックコンバータ１００が示される。
するために簡素化された、この発明のデュアル出力のバ
ックコンバータ１００が示される。
【００３４】図４に示されるように、第１状態では、Ｍ
ＯＳＦＥＴ１１２はオンであり、ＭＯＳＦＥＴ１２６は
オフである。この状態Ｉでは、入力１１０への電圧は、
ＭＯＳＦＥＴ１１２を通ってインダクタ１１８へダイオ
ード１２０を通って出力１２４へと通過する。
ＯＳＦＥＴ１１２はオンであり、ＭＯＳＦＥＴ１２６は
オフである。この状態Ｉでは、入力１１０への電圧は、
ＭＯＳＦＥＴ１１２を通ってインダクタ１１８へダイオ
ード１２０を通って出力１２４へと通過する。
【００３５】図５に示されるように、第２状態では、Ｍ
ＯＳＦＥＴ１１２はオフであり、ＭＯＳＦＥＴ１２６は
オフである。この状態IIＡでは、ダイオード１１４はイ
ンダクタ１１８およびダイオード１２０を通る出力１２
４への電流を維持する。
ＯＳＦＥＴ１１２はオフであり、ＭＯＳＦＥＴ１２６は
オフである。この状態IIＡでは、ダイオード１１４はイ
ンダクタ１１８およびダイオード１２０を通る出力１２
４への電流を維持する。
【００３６】図６に示されるように、第３状態IIＢで
は、ＭＯＳＦＥＴ１１２はオフであり、ＭＯＳＦＥＴ１
２６はオンである。これが、ダイオード１２０をカット
オフし、ダイオード１１４が単方向スイッチとして働い
てインダクタ１１８およびＭＯＳＦＥＴ１２６を通る出
力１３２への電流を維持するような構成をもたらす。
は、ＭＯＳＦＥＴ１１２はオフであり、ＭＯＳＦＥＴ１
２６はオンである。これが、ダイオード１２０をカット
オフし、ダイオード１１４が単方向スイッチとして働い
てインダクタ１１８およびＭＯＳＦＥＴ１２６を通る出
力１３２への電流を維持するような構成をもたらす。
【００３７】さまざまなパルス幅変調器に対するデュー
ティサイクルは、上記状態に基づいて計算され、インダ
クタ１１８にかかるボルト対秒の関係のバランスをとる
ことに基づく。ＭＯＳＦＥＴおよびインダクタ１１８は
抵抗を有さず、ダイオード１２０は電流に依存しない順
電圧Ｖfを有すると仮定すると、次のようになる。
ティサイクルは、上記状態に基づいて計算され、インダ
クタ１１８にかかるボルト対秒の関係のバランスをとる
ことに基づく。ＭＯＳＦＥＴおよびインダクタ１１８は
抵抗を有さず、ダイオード１２０は電流に依存しない順
電圧Ｖfを有すると仮定すると、次のようになる。
【００３８】 ［Ｖin−（Ｖout＋Ｖf）］ｔI＝（ＶoutI＋２Ｖf）ｔIIA＋（ＶoutII＋Ｖf） ｔIIB 式（１） Ｖin＝入力電圧 ＶoutI＝第１の電圧出力 ＶoutII＝第２の電圧出力 Ｖf＝ダイオード順電圧 ＶoutII＝第２の出力電圧 ｔI＝状態Ｉのオン時間 ｔIIA＝状態IIＡのオン時間 ｔIIB＝状態IIＢのオン時間 式（２）は、合計３つの状態が周期Ｔを構成するという
事実を表わす。
事実を表わす。
【００３９】ｔI＋ｔIIA＋ｔIIB＝Ｔ 式（２） 式（３）は、ＶoutIまたはＶoutIIへのインダクタ電流
の流れに基づいており、インダクタは非常に大きいとい
う概算により、インダクタ電流は１周期にわたって一定
であるので、各出力が受取る平均電流は状態時間に依存
する。以下のように、電荷を保存する。
の流れに基づいており、インダクタは非常に大きいとい
う概算により、インダクタ電流は１周期にわたって一定
であるので、各出力が受取る平均電流は状態時間に依存
する。以下のように、電荷を保存する。
【００４０】 ｔIIB *ＩL＝ＩII *Ｔ；（ｔI＋ｔIIA）ＩL＝ＩIＴ 式（３） ＩL＝インダクタ電流 ＩI＝Ｖout(I)のＤＣ出力電流 ＩII＝Ｖout(II)のＤＣ出力電流 式（３）を式（４）から式（９）のように操作する。
【００４１】
【数１】
【００４２】これによって式（１０）ができる。式（１
０）において、ＤＣIIB＝状態IIＢのデューティサイク
ルである。式（１１）、（１２）のように、式（１０）
を用いて式（１）および式（２）からｔ IIBを消去する
ことができる。式（１２）を解くと式（１３）のように
なる。次に、式（１４）のように、式（１１）へ式（１
３）を代入する。デューティサイクルの解は式（１５）
のとおりとなる。
０）において、ＤＣIIB＝状態IIＢのデューティサイク
ルである。式（１１）、（１２）のように、式（１０）
を用いて式（１）および式（２）からｔ IIBを消去する
ことができる。式（１２）を解くと式（１３）のように
なる。次に、式（１４）のように、式（１１）へ式（１
３）を代入する。デューティサイクルの解は式（１５）
のとおりとなる。
【００４３】
【数２】
【００４４】ＩIIが０（ゼロ）に近づくと、ＤＣIIBは
０に近づき、ＤＣIは単一出力のバックコンバータの通
常のデューティサイクルに近づくことが注目される。
０に近づき、ＤＣIは単一出力のバックコンバータの通
常のデューティサイクルに近づくことが注目される。
【００４５】
【数３】
【００４６】式（１６）は、単一出力バックコンバータ
の通常のデューティサイクルを示す。Ｖfが０（ゼロ）
に近づくと、別の興味深い極限が得られる。式（１７）
は単一の出力を備えるバックコンバータに対する式（１
８）の帰納である。
の通常のデューティサイクルを示す。Ｖfが０（ゼロ）
に近づくと、別の興味深い極限が得られる。式（１７）
は単一の出力を備えるバックコンバータに対する式（１
８）の帰納である。
【００４７】
【数４】
【００４８】この発明の複数出力のバックコンバータに
対するデューティサイクルは、総出力電流によって割ら
れるその出力電流のデューティサイクルを有する、また
は式（１９）のようになる。デューティサイクルは式
（２０）のとおりである。
対するデューティサイクルは、総出力電流によって割ら
れるその出力電流のデューティサイクルを有する、また
は式（１９）のようになる。デューティサイクルは式
（２０）のとおりである。
【００４９】
【数５】
【００５０】図７および図８に示されるように、２およ
び３ボルトについてそれぞれ定常の出力電圧が得られ
る。
び３ボルトについてそれぞれ定常の出力電圧が得られ
る。
【００５１】この発明は特定の最良の様態に関連して説
明されるが、前記説明に鑑みて、当業者には多くの代
替、修正および変更が明らかとなることが理解される。
したがって、含まれる請求の範囲および精神の範囲内に
留まるそのような代替、修正および変動はすべて含むこ
とが意図される。ここに述べられ、添付図面に示される
すべての事柄は例示的で限定的でない意味に解釈され
る。
明されるが、前記説明に鑑みて、当業者には多くの代
替、修正および変更が明らかとなることが理解される。
したがって、含まれる請求の範囲および精神の範囲内に
留まるそのような代替、修正および変動はすべて含むこ
とが意図される。ここに述べられ、添付図面に示される
すべての事柄は例示的で限定的でない意味に解釈され
る。
【図１】 ２つの出力構成におけるこの発明の基本的な
複数出力バックコンバータの図である。
複数出力バックコンバータの図である。
【図２】 ２つの出力構成におけるこの発明の複数出力
バックコンバータの図である。
バックコンバータの図である。
【図３】 その制御および動作を示すために単純化され
た、この発明の２つの出力のバックコンバータである。
た、この発明の２つの出力のバックコンバータである。
【図４】 第１状態における動作中の構成要素を示す、
図３のバックコンバータの図である。
図３のバックコンバータの図である。
【図５】 第２状態における動作中の構成要素を示す、
図３のバックコンバータの図である。
図３のバックコンバータの図である。
【図６】 第３状態における動作中の構成要素を示す、
図３のバックコンバータの図である。
図３のバックコンバータの図である。
【図７】 この発明のバックコンバータのある出力を示
すスイッチングシミュレーションの図である。
すスイッチングシミュレーションの図である。
【図８】 この発明のバックコンバータの別の出力の図
である。
である。
１０ バックコンバータ、１２ 入力、１４，１６，２
２，３０ ＭＯＳＦＥＴ、１８ インダクタ、２０ 接
地、２６，３４ パルス幅変調器、２４，３２キャパシ
タ、２８，３６ 出力。
２，３０ ＭＯＳＦＥＴ、１８ インダクタ、２０ 接
地、２６，３４ パルス幅変調器、２４，３２キャパシ
タ、２８，３６ 出力。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−98685（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/155
Claims (21)
- 【請求項１】 電圧入力と、 第１の電圧出力と、 第２の電圧出力と、 単一のインダクタと、前記 電圧入力に接続され、前記電圧入力が前記単一のイ
ンダクタに接続される時間を制御するための入力スイッ
チング手段と、前記 入力スイッチング手段と前記単一のインダクタとの
間に接続され、前記単一のインダクタを通る電流を維持
するための単方向スイッチング手段と、前記 単一のインダクタおよび前記第１の電圧出力に接続
される第１の電圧出力回路とを備え、前記第１の電圧出
力回路は、前記第１の電圧出力および接地に接続される
第１のキャパシタを含み、前記 入力スイッチング手段、前記第１の電圧出力回路お
よび前記第２の電圧出力に接続されるパルス幅変調器
と、前記 単一のインダクタおよび前記第２の電圧出力に接続
される第２の電圧出力回路とをさらに備え、前記第２の
電圧出力回路は前記パルス幅変調器に接続され、前記第
２の電圧出力回路は、前記第２の電圧出力および接地に
接続される第２のキャパシタを含む、バックコンバー
タ。 - 【請求項２】 前記第１の電圧出力回路は、前記 パルス幅変調器に接続され、前記単一のインダクタ
が前記第１の電圧出力に接続される時間を制御するため
の第１のスイッチング手段を含む、請求項１に記載のバ
ックコンバータ。 - 【請求項３】 前記第２の電圧出力回路は、前記 単一のインダクタと前記第２の電荷蓄積手段との間
に配置され、前記第２の電荷蓄積手段における電荷を維
持するための第２の単方向スイッチング手段とを含む、
請求項１に記載のバックコンバータ。 - 【請求項４】 前記第２の電圧出力回路は、 第２のパルス幅変調器と、前記 第２のパルス幅変調器に接続され、前記単一のイン
ダクタが前記第２の電圧出力に接続される時間を制御す
るための第２のスイッチング手段とを含む、請求項１に
記載のバックコンバータ。 - 【請求項５】 前記第１の電圧出力回路は、前記 パルス幅変調器に接続され、前記単一のインダクタ
が前記第１の電圧出力に接続される時間を制御するため
の第１のスイッチング手段を含み、前記第１のスイッチ
ング手段は電流が前記第１のスイッチング手段を通るこ
とを可能にするための第１の単方向スイッチング手段を
含む、請求項４に記載のバックコンバータ。 - 【請求項６】 前記パルス幅変調器によって、前記入力
スイッチング手段が前記第１の電圧出力回路と同期して
動作する、請求項１に記載のバックコンバータ。 - 【請求項７】 前記パルス幅変調器によって、前記入力
スイッチング手段が前記第１の電圧出力回路と非同期に
動作する、請求項１に記載のバックコンバータ。 - 【請求項８】 電圧入力と、 第１の電圧出力と、 第２の電圧出力と、 単一のインダクタと、前記 電圧入力に接続される入力トランジスタと、前記 入力トランジスタと前記単一のインダクタとの間に
接続されるダイオードと、前記 単一のインダクタと前記第１の電圧出力とに接続さ
れる第１の電圧出力回路とを備え、前記第１の電圧出力
回路は、前記第１の電圧出力および接地に接続される第
１のキャパシタを含み、前記 入力トランジスタ、前記第１の電圧出力回路および
前記第２の電圧出力に接続されるパルス幅変調器と、前記 単一のインダクタおよび前記第２の電圧出力に接続
される第２の電圧出力回路とをさらに備え、前記第２の
電圧出力回路は前記パルス幅変調器に接続され、前記第
２の電圧出力回路は、前記第２の電圧出力および接地に
接続された第２ のキャパシタを含む、バックコンバー
タ。 - 【請求項９】 前記第１の電圧出力回路は、前記パルス
幅変調器に接続される第１のトランジスタと、前記 第１のトランジスタと前記第１の電圧出力との間に
接続される前記第１のキャパシタとを含む、請求項８に
記載のバックコンバータ。 - 【請求項１０】 前記第２の電圧出力回路は、前記 第２のキャパシタと、前記 単一のインダクタと前記第２のキャパシタとの間に
配置される第２のダイオードとを含む、請求項８に記載
のバックコンバータ。 - 【請求項１１】 前記第２の電圧出力回路は、 第２のパルス幅変調器と、前記 第２のパルス幅変調器に接続される第２のトランジ
スタと、前記 第２のトランジスタと前記第２の電圧出力との間に
接続される前記第２のキャパシタとを含む、請求項８に
記載のバックコンバータ。 - 【請求項１２】 前記第１の電圧出力回路は、前記 パルス幅変調器に接続される第１のトランジスタを
含み、前記第１のトランジスタは第１のダイオードを含
む、請求項１１に記載のバックコンバータ。 - 【請求項１３】 前記パルス幅変調器によって、前記入
力トランジスタが前記第１の電圧出力回路と同期して動
作する、請求項８に記載のバックコンバータ。 - 【請求項１４】 前記パルス幅変調器によって、前記入
力トランジスタが前記第１の電圧出力回路と非同期に動
作する、請求項８に記載のバックコンバータ。 - 【請求項１５】 電圧入力と、 第１の電圧出力と、 接地と、 第２の電圧出力と、 単一のインダクタと、前記 電圧入力に接続される入力ＭＯＳＦＥＴと、前記 入力ＭＯＳＦＥＴおよび前記第２の電圧出力に接続
されるパルス幅変調器と、前記 入力ＭＯＳＦＥＴと前記単一のインダクタとの間に
接続される単方向スイッチング手段とを備え、前記単方
向スイッチング手段は接地されて前記単一のインダクタ
を通る電流を維持し、前記 単一のインダクタ、前記第１の電圧出力および接地
に接続される第１の電圧出力回路をさらに備え、前記第
１の電圧出力回路は、前記第１の電圧出力および接地に
接続される第１のキャパシタを含み、前記 単一のインダクタ、前記第２の電圧出力および接地
に接続される第２の電圧出力回路をさらに備え、前記第
２の電圧出力回路は前記パルス幅変調器に接続され、前
記第２の電圧出力回路は、前記第２の電圧出力および接
地に接続された第２のキャパシタを含む、バックコンバ
ータ。 - 【請求項１６】 前記第１の電圧出力回路は、前記 パルス幅変調器に接続される第１のＭＯＳＦＥＴ
と、前記 第１のＭＯＳＦＥＴと前記第１の電圧出力との間に
接続された前記第１のキャパシタとを含む、請求項１５
に記載のバックコンバータ。 - 【請求項１７】 前記第２の電圧出力回路は、前記 第２のキャパシタと、前記 単一のインダクタと前記第２のキャパシタとの間に
配置される第２のダイオードとを含む、請求項１５に記
載のバックコンバータ。 - 【請求項１８】 前記第２の電圧出力回路は、 第２のパルス幅変調器と、前記 第２のパルス幅変調器に接続された第２のＭＯＳＦ
ＥＴと、前記 第２のＭＯＳＦＥＴと前記第２の電圧出力との間に
接続される前記第２のキャパシタとを含む、請求項１５
に記載のバックコンバータ。 - 【請求項１９】 前記第１の電圧出力回路は、前記 パルス幅変調器に接続された第１のＭＯＳＦＥＴを
含み、前記 第１のＭＯＳＦＥＴは第１のダイオードを含む、請
求項１８に記載のバックコンバータ。 - 【請求項２０】 前記パルス幅変調器によって、前記入
力トランジスタが前記第１の電圧出力回路と同期して動
作する、請求項１５に記載のバックコンバータ。 - 【請求項２１】 前記パルス幅変調器によって、前記入
力トランジスタが前記第１の電圧出力回路と非同期に動
作する、請求項１５に記載のバックコンバータ。
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| US60/132820 | 2000-02-23 | ||
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000132399A Expired - Fee Related JP3357338B2 (ja) | 1999-05-06 | 2000-05-01 | バックコンバータ |
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|---|---|
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