JP2023174080A - 電源用半導体装置 - Google Patents

Abstract

【課題】電源装置において様々なアプリケーションに効率良く適応する。
【解決手段】第１端子及び中間端子間に設けられた第１トランジスタ（１１）と、第２端子及び中間端子間に設けられた第２トランジスタ（１２）と、第１及び第２トランジスタを制御及び駆動するよう構成された制御駆動回路（１３）と、を有するスイッチング回路（１０）を複数チャネル分備える。各チャネルにおいて、制御駆動回路は、第１トランジスタ及び第２トランジスタをスイッチングさせることで入力電圧から出力電圧を生成する電力変換を実行する。チャネルごとに、スイッチング回路を降圧型又は昇圧型スイッチングレギュレータ用の回路として切り替え動作させることが可能に構成される。
【選択図】図４

Description

本開示は、電源用半導体装置に関する。

複数のスイッチングレギュレータ（ＤＣ／ＤＣコンバータ）を構成するための電源ＩＣが実用化されており、当該電源ＩＣはＰＭＩＣ（Power Management IC）に分類され得る。例えば、降圧用スイッチング回路と昇圧用スイッチング回路が設けられた電源ＩＣを用いれば、電源ＩＣに外付け接続されるディスクリート部品との協働により、降圧型スイッチングレギュレータと昇圧型スイッチングレギュレータを構成することができる。

特開２０１６－２４５６１号公報

但し、例えば降圧用スイッチング回路と昇圧用スイッチング回路が１つずつ設けられた電源ＩＣでは、降圧用スイッチングレギュレータが２つ必要なアプリケーションや、昇圧用スイッチングレギュレータが２つ必要なアプリケーションに対応できない。電源ＩＣを２つ使用すれば対応可能であるが、無駄が多くなる。

本開示は、様々なアプリケーションに効率良く適応可能な電源用半導体装置を提供することを目的とする。

本開示に係る電源用半導体装置は、第１端子、中間端子、及び、前記第１端子よりも低電位が加わるよう構成された第２端子を有する端子群と、前記第１端子及び前記中間端子間に設けられた第１トランジスタと、前記第２端子及び前記中間端子間に設けられた第２トランジスタと、前記第１トランジスタ及び前記第２トランジスタを制御及び駆動するよう構成された制御駆動回路と、を有するスイッチング回路を複数チャネル分備え、各チャネルにおいて、前記制御駆動回路は、前記第１トランジスタ及び前記第２トランジスタをスイッチングさせることで入力電圧を出力電圧に変換する電力変換を実行し、チャネルごとに、前記スイッチング回路を降圧型スイッチングレギュレータ用の回路又は昇圧型スイッチングレギュレータ用の回路として切り替え動作させることが可能に構成され、各チャネルにおいて、前記スイッチング回路が前記降圧型スイッチングレギュレータ用の回路として動作するときには前記入力電圧が降圧されることで前記出力電圧が生成され、前記スイッチング回路が前記昇圧型スイッチングレギュレータ用の回路として動作するときには前記入力電圧が昇圧されることで前記出力電圧が生成される。

本開示によれば、様々なアプリケーションに効率良く適応可能な電源用半導体装置を提供することが可能となる。

図１は、本開示の実施形態に係る電源装置の概略的な構成ブロック図である。 図２は、本開示の実施形態に係る電源ＩＣの外観斜視図である。 図３は、本開示の実施形態に係る電源装置の構成ブロック図である。 図４は、本開示の実施形態に係る電源ＩＣの内部構成図である。 図５は、本開示の実施形態に係り、電源ＩＣ内の１つのスイッチング回路の構成図である。 図６は、本開示の実施形態に係る電源ＩＣの内部構成図である。 図７は、本開示の実施形態に係る電源装置の構成ブロック図である。 図８は、本開示の実施形態に係る切替制御情報の構造図である。 図９は、本開示の実施形態に係り、降圧回路構成を有するスイッチングレギュレータの回路図である。 図１０は、本開示の実施形態に係り、昇圧回路構成を有するスイッチングレギュレータの回路図である。 図１１は、第１参考例の構成図である。 図１２は、本開示の実施形態に属する第１実施例に係り、２つのスイッチングレギュレータの構成を示す図である。 図１３は、本開示の実施形態に属する第１実施例に係り、２つのスイッチングレギュレータの構成を示す図である。 図１４は、本開示の実施形態に属する第１実施例に係り、２つのスイッチングレギュレータの構成を示す図である。 図１５は、第２参考例の構成図である。 図１６は、本開示の実施形態に属する第２実施例に係り、電源ＩＣの一部内部構成図である。 図１７は、本開示の実施形態に属する第２実施例に係り、降圧型スイッチングレギュレータとリニアレギュレータを示す図である。 図１８は、本開示の実施形態に属する第２実施例に係り、昇圧型スイッチングレギュレータとリニアレギュレータを示す図である。 図１９は、本開示の実施形態に属する第２実施例に係り、２つのトランジスタの断面構造の例を示す図である。

以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。

まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。

ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。

任意のトランジスタについて、トランジスタがオン状態となっている期間をオン期間と称することがあり、トランジスタがオフ状態となっている期間をオフ期間と称することがある。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。

任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。

図１は本開示の実施形態に係る電源装置１の概略的な構成ブロック図である。図１の電源装置１は、電源用半導体装置である電源ＩＣ２と、電源ＩＣ２に対して外付け接続される複数のディスクリート部品から成るディスクリート部品群３と、を備える。電源ＩＣ２はＰＭＩＣ（Power Management IC）に分類される電子部品であって良い。

図２に電源ＩＣ２の外観斜視図を示す。電源ＩＣ２は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から電源ＩＣ２の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで電源ＩＣ２が形成される。尚、図２に示される電源ＩＣ２の外部端子の数及び電源ＩＣ２の筐体の種類は例示に過ぎず、それらを任意に設計可能である。電源装置１に設けられる配線の内、電源ＩＣ２の外部に設けられる配線を特に外部配線と称し、電源ＩＣ２の内部に設けられる配線を特に内部配線と称する。

図３に示す如く、電源装置１には、ｎチャネル分のスイッチングレギュレータ４が設けられる、即ち、ｎ個のスイッチングレギュレータ４が設けられる。ｎは２以上の任意の整数を表す。ｎ個のチャネルは第１～第ｎチャネルから成る。各スイッチングレギュレータ４にはスイッチング回路１０が設けられる。各スイッチングレギュレータ４は、入力電圧Ｖ_ＩＮを降圧することで入力電圧Ｖ_ＩＮより低い出力電圧Ｖ_ＯＵＴを生成する降圧型スイッチングレギュレータ、又は、入力電圧Ｖ_ＩＮを昇圧することで入力電圧Ｖ_ＩＮより高い出力電圧Ｖ_ＯＵＴを生成する昇圧型スイッチングレギュレータとして機能する。各チャネルの入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴは正の直流電圧であり、故に、各チャネルのスイッチングレギュレータ４はＤＣ／ＤＣコンバータの一種である。

第１～第ｎチャネルにおける計ｎ個の出力電圧Ｖ_ＯＵＴは互いに異なる直流電圧である。但し、第ｉ_Ａチャネルにおける出力電圧Ｖ_ＯＵＴの値と、第ｉ_Ｂチャネルにおける出力電圧Ｖ_ＯＵＴの値とが一致する場合もあり得る。ここで、ｉ_Ａ及びｉ_Ｂはｎ以下の互いに異なる任意の自然数を表す。

第１～第ｎチャネルにおける計ｎ個の入力電圧Ｖ_ＩＮは互いに同じ直流電圧であり得る。即ち、共通の直流電圧が第１～第ｎチャネルの入力電圧Ｖ_ＩＮとして兼用され得る。第ｉ_Ａチャネルにおける入力電圧Ｖ_ＩＮは第ｉ_Ｂチャネルにおける入力電圧Ｖ_ＩＮと同じである場合もあるし、異なる場合もある。第１～第ｎチャネルの何れかのチャネルの入力電圧Ｖ_ＩＮは電源ＩＣ２の電源電圧であって良い。

第１～第ｎチャネルのスイッチング回路１０は電源ＩＣ２に設けられる。各チャネルにおいて、スイッチング回路１０とスイッチング回路１０に対して接続されたディスクリート部品にてスイッチングレギュレータ４が形成される。

図４に電源ＩＣ２の構成を示す。電源ＩＣ２はｎチャネル分のスイッチング回路１０（即ちｎ個のスイッチング回路１０）及び動作切替回路２０を備える。電源ＩＣ２において、ｎチャネル分のスイッチング回路１０は互いに同じ構成を有する。各スイッチング回路１０は、第１端子Ｔａ、第２端子Ｔｂ、中間端子Ｔｃ及び帰還端子Ｔｄと、トランジスタ１１及び１２と、制御駆動回路１３と、を備える。第１～第ｎチャネルにおける第１端子Ｔａ、第２端子Ｔｂ、中間端子Ｔｃ及び帰還端子Ｔｄは、全て、電源ＩＣ２に設けられた外部端子である。後述の説明から明らかとなるが、各チャネルにおいて第２端子Ｔｂは第１端子Ｔａよりも低電位が加わる（即ち、第２端子Ｔｂの電位は第１端子Ｔａの電位よりも低い）。

各スイッチング回路１０において、トランジスタ１１はＰチャネル型のＭＯＳＦＥＴにより形成され、トランジスタ１２はＮチャネル型のＭＯＳＦＥＴにより形成される。各スイッチング回路１０において、トランジスタ１１及び１２は互いに直列接続された一対のトランジスタであり、ハーフブリッジ回路を構成する。各スイッチング回路１０において、トランジスタ１１のソースは第１端子Ｔａに接続され、トランジスタ１１のドレイン及びトランジスタ１２のドレインは中間端子Ｔｃに共通接続され、トランジスタ１２のソースは第２端子Ｔｂに接続される。

各スイッチング回路１０において、帰還端子Ｔｄに加わる電圧を帰還電圧と称し、記号“Ｖ_ＦＢ”にて参照する。各スイッチング回路１０において、制御駆動回路１３は帰還端子Ｔｄに接続されて帰還電圧Ｖ_ＦＢを受ける。各スイッチング回路１０において、制御駆動回路１３はトランジスタ１１及び１２の各ゲートに接続され、帰還電圧Ｖ_ＦＢに基づいてトランジスタ１１及び１２の各ゲート電位を制御することにより、トランジスタ１１及び１２を個別にオン又はオフとする。

図５を参照し、各スイッチング回路１０において、制御駆動回路１３は制御回路１３ａ及び駆動回路１３ｂを備え、駆動回路１３ｂがトランジスタ１１及び１２のゲートに接続されて、トランジスタ１１及び１２の各ゲートを駆動する。各スイッチング回路１０において、制御回路１３ａは帰還電圧Ｖ_ＦＢに基づいて制御信号ＣＮＴを生成し、制御信号ＣＮＴを駆動回路１３ｂに与える。各スイッチング回路１０において、駆動回路１３ｂが制御信号ＣＮＴに基づいてトランジスタ１１及び１２の各ゲートを駆動することにより（即ち各ゲート電位を制御することにより）トランジスタ１１及び１２を個別にオン又はオフとする。

動作切替回路２０は、切替制御情報ＳＳを取得し、切替制御情報ＳＳに基づいて、チャネルごとにスイッチング回路１０を降圧型スイッチングレギュレータ用の回路又は昇圧型スイッチングレギュレータ用の回路として切り替え動作させる。即ち、動作切替回路２０は、切替制御情報ＳＳに基づいて、第１チャネルのスイッチング回路１０を降圧型スイッチングレギュレータ用のスイッチング回路１０として動作させるのか、昇圧型スイッチングレギュレータ用のスイッチング回路１０として動作させるのかを決定及び制御し、且つ、切替制御情報ＳＳに基づいて、第２チャネルのスイッチング回路１０を降圧型スイッチングレギュレータ用のスイッチング回路１０として動作させるのか、昇圧型スイッチングレギュレータ用のスイッチング回路１０として動作させるのかを決定及び制御する。“ｎ≧３”であれば、第３～第ｎチャネルのスイッチング回路１０についても同様である。

以下、説明の具体化及び明確化のため、必要に応じ、図６に示す如く、第ｉチャネルにおけるスイッチング回路１０、トランジスタ１１、トランジスタ１２、制御駆動回路１３、第１端子Ｔａ、第２端子Ｔｂ、中間端子Ｔｃ、帰還端子Ｔｄ、帰還電圧Ｖ_ＦＢを、夫々、特にスイッチング回路１０［ｉ］、トランジスタ１１［ｉ］、トランジスタ１２［ｉ］、制御駆動回路１３［ｉ］、第１端子Ｔａ［ｉ］、第２端子Ｔｂ［ｉ］、中間端子Ｔｃ［ｉ］、帰還端子Ｔｄ［ｉ］、帰還電圧Ｖ_ＦＢ［ｉ］と表記する。同様に、必要に応じ、図７に示す如く、第ｉチャネルにおけるスイッチングレギュレータ４、入力電圧Ｖ_ＩＮ、出力電圧Ｖ_ＯＵＴを、夫々、特にスイッチングレギュレータ４［ｉ］、入力電圧Ｖ_ＩＮ［ｉ］、出力電圧Ｖ_ＯＵＴ［ｉ］と表記する。ｉはｎ以下の任意の自然数を表す。

図８に示す如く切替制御情報ＳＳは動作指定情報ＳＳ［１］～［ｎ］を有する。動作指定情報ＳＳ［ｉ］は、スイッチング回路１０［ｉ］を降圧型スイッチングレギュレータ用のスイッチング回路１０として動作させるのか、昇圧型スイッチングレギュレータ用のスイッチング回路１０として動作させるのかを指定する。ここでは、各動作指定情報が“０”又は“１”の値をとるものとする。そして、“０”の動作指定情報ＳＳ［ｉ］はスイッチング回路１０［ｉ］を降圧型スイッチングレギュレータ用のスイッチング回路１０として動作させることを指定する情報であって、且つ、“１”の動作指定情報ＳＳ［ｉ］はスイッチング回路１０［ｉ］を昇圧型スイッチングレギュレータ用のスイッチング回路１０として動作させることを指定する情報であるとする。

今、第１～第ｎチャネルの内、何れか任意の１つチャネルを対象チャネルと称する。対象チャネルが第ｉチャネルである考えて、対象チャネルにおけるスイッチングレギュレータ４［ｉ］の構成及び動作を説明する。

対象チャネルの構成は降圧回路構成及び昇圧回路構成の何れかとなる。図９に降圧回路構成を有する対象チャネル（第ｉチャネル）のスイッチングレギュレータ４［ｉ］を示す。図１０に昇圧回路構成を有する対象チャネル（第ｉチャネル）のスイッチングレギュレータ４［ｉ］を示す。

［降圧回路構成］
図９を参照し、対象チャネル（第ｉチャネル）が降圧回路構成を有するときのスイッチングレギュレータ４［ｉ］を説明する。対象チャネル（第ｉチャネル）が降圧回路構成を有することと、スイッチングレギュレータ４［ｉ］が降圧回路構成を有することは等価である。降圧回路構成におけるスイッチングレギュレータ４［ｉ］は、電源ＩＣ２の外部に設けられるディスクリート部品として出力インダクタＬｏ［ｉ］及び出力コンデンサＣｏ［ｉ］を備える。

降圧回路構成におけるスイッチングレギュレータ４［ｉ］において、第１端子Ｔａ［ｉ］に対し入力電圧Ｖ_ＩＮ［ｉ］が供給され、故にトランジスタ１１［ｉ］のソースに入力電圧Ｖ_ＩＮ［ｉ］が加わる。降圧回路構成におけるスイッチングレギュレータ４［ｉ］において、第２端子Ｔｂ［ｉ］はグランドに接続される。従って、第２端子Ｔｂ［ｉ］の電位は第１端子Ｔａ［ｉ］の電位よりも低い。トランジスタ１２［ｉ］のソースは第２端子Ｔｂ［ｉ］を介してグランドに接続される。降圧回路構成におけるスイッチングレギュレータ４［ｉ］において、中間端子Ｔｃ［ｉ］は外部配線を通じて出力インダクタＬｏ［ｉ］の一端に接続され、従ってトランジスタ１１［ｉ］及び１２［ｉ］の各ドレインは出力インダクタＬｏ［ｉ］の一端に接続される。出力インダクタＬｏ［ｉ］の他端は出力ノードＮＤ_Ｄ［ｉ］に接続される。出力ノードＮＤ_Ｄ［ｉ］は電源ＩＣ２の外部におけるノードであり、出力ノードＮＤ_Ｄ［ｉ］に出力電圧Ｖ_ＯＵＴ［ｉ］が生じる。降圧回路構成におけるスイッチングレギュレータ４［ｉ］において、出力コンデンサＣｏ［ｉ］の一端は出力ノードＮＤ_Ｄ［ｉ］に接続され、出力コンデンサＣｏ［ｉ］の他端はグランドに接続される。図９において、負荷ＬＤ［ｉ］は出力ノードＮＤ_Ｄ［ｉ］に接続され、出力電圧Ｖ_ＯＵＴ［ｉ］に基づいて駆動する。

降圧回路構成におけるスイッチングレギュレータ４［ｉ］に帰還電圧生成回路６_Ｄ［ｉ］を設けておくことができる。帰還電圧生成回路６_Ｄ［ｉ］は出力ノードＮＤ_Ｄ［ｉ］及び帰還端子Ｔｄ［ｉ］に接続され、出力電圧Ｖ_ＯＵＴ［ｉ］に応じた電圧を帰還電圧Ｖ_ＦＢ［ｉ］として帰還端子Ｔｄ［ｉ］に与える。ここにおける出力電圧Ｖ_ＯＵＴ［ｉ］に応じた電圧は、出力電圧Ｖ_ＯＵＴ［ｉ］の分圧（従って出力電圧Ｖ_ＯＵＴ［ｉ］に比例する電圧）であって良い。例えば、帰還電圧生成回路６_Ｄ［ｉ］は、出力ノードＮＤ_Ｄ［ｉ］及びグランド間に設けられた複数の分圧抵抗を用いて出力電圧Ｖ_ＯＵＴ［ｉ］の分圧を生成できる。但し、降圧回路構成におけるスイッチングレギュレータ４［ｉ］において、帰還電圧生成回路６_Ｄ［ｉ］が省略されても良く、この場合、出力ノードＮＤ_Ｄ［ｉ］が外部配線を介して帰還端子ＦＢ［ｉ］に直接接続されることで、出力ノードＮＤ_Ｄ［ｉ］における出力電圧Ｖ_ＯＵＴ［ｉ］が帰還電圧Ｖ_ＦＢ［ｉ］として帰還端子Ｔｄ［ｉ］に与えられる。

対象チャネルに対する動作指定情報ＳＳ［ｉ］の値が“０”であるとき、対象チャネルの構成は降圧回路構成であり、対象チャネルの制御駆動回路１３［ｉ］は降圧用動作を行う。制御駆動回路１３［ｉ］は、降圧用動作において、帰還電圧Ｖ_ＦＢ［ｉ］に基づきトランジスタ１１［ｉ］及び１２［ｉ］をスイッチングさせることで入力電圧Ｖ_ＩＮ［ｉ］から出力電圧Ｖ_ＯＵＴ［ｉ］を生成する電力変換を実行する。降圧用動作における電力変換では、入力電圧Ｖ_ＩＮ［ｉ］が降圧されることで入力電圧Ｖ_ＩＮ［ｉ］よりも低い出力電圧Ｖ_ＯＵＴ［ｉ］が出力ノードＮＤ_Ｄ［ｉ］に生じる。対象チャネルについて、降圧用動作における電力変換は、スイッチング回路１０［ｉ］と出力インダクタＬｏ［ｉ］及び出力コンデンサＣｏ［ｉ］との協働により実現されると解しても良い。

降圧用動作の例としてＰＷＭによる降圧用動作を説明する。ＰＷＭはパルス幅変調（Pulse Width Modulation）の略称である。降圧用動作において、制御駆動回路１３［ｉ］は所定のＰＷＭ周期にてトランジスタ１１［ｉ］及び１２［ｉ］を交互にオン、オフする。ＰＷＭ周期の逆数はＰＷＭ周期であり、ＰＷＭ周期はトランジスタ１１［ｉ］及び１２［ｉ］のスイッチング周波数に相当する。制御駆動回路１３［ｉ］は、トランジスタ１１［ｉ］のオン期間においてトランジスタ１２［ｉ］をオフとし、トランジスタ１２［ｉ］のオン期間においてトランジスタ１１［ｉ］をオフとする。制御駆動回路１３［ｉ］は、トランジスタ１１［ｉ］及び１２［ｉ］を同時にオンさせることは無い。トランジスタ１１［ｉ］及び１２［ｉ］の内、一方のトランジスタのオン期間と他方のトランジスタのオン期間との間に、トランジスタ１１［ｉ］及び１２［ｉ］の双方がオフとされる期間（デッドタイム）が介在しうる。

図９の降圧回路構成において、トランジスタ１１［ｉ］のオン期間では入力電圧Ｖ_ＩＮ［ｉ］が加わる端子から第１端子Ｔａ［ｉ］、トランジスタ１１［ｉ］のチャネル、中間端子Ｔｃ［ｉ］及び出力インダクタＬｏ［ｉ］を介し、出力ノードＮＤ_Ｄ［ｉ］に向けて電流が供給され、この際、出力インダクタＬｏ［ｉ］にエネルギが蓄積される。図９の降圧回路構成において、トランジスタ１２［ｉ］のオン期間では出力インダクタＬｏ［ｉ］の蓄積エネルギに基づき、グランドから第２端子Ｔｂ［ｉ］、トランジスタ１２［ｉ］のチャネル、中間端子Ｔｃ［ｉ］及び出力インダクタＬｏ［ｉ］を介し、出力ノードＮＤ_Ｄ［ｉ］に向けて電流が供給される。図９の降圧回路構成において、トランジスタ１１［ｉ］及び１２［ｉ］の交互のオンにより中間端子Ｔｃ［ｉ］に矩形波状の電圧が生じる。この矩形波状の電圧が、出力インダクタＬｏ［ｉ］及び出力コンデンサＣｏ［ｉ］から成る整流平滑回路にて整流及び平滑されることで、出力ノードＮＤ_Ｄ［ｉ］に出力電圧Ｖ_ＯＵＴ［ｉ］が生じる。

制御駆動回路１３［ｉ］による降圧用動作において、１ＰＷＭ周期を占めるトランジスタ１１［ｉ］のオン期間の長さの割合は、トランジスタ１１［ｉ］のオンデューティと称される。降圧用動作に係る制御駆動回路１３［ｉ］は、帰還電圧Ｖ_ＦＢ［ｉ］に基づきトランジスタ１１［ｉ］のオンデューティを調整することにより、出力電圧Ｖ_ＯＵＴ［ｉ］を所定の目標電圧にて安定化させる。具体的には、降圧用動作に係る制御駆動回路１３［ｉ］は、帰還電圧Ｖ_ＦＢ［ｉ］そのもの又は帰還電圧Ｖ_ＦＢ［ｉ］の分圧を所定の基準電圧と比較し、前者が後者（基準電圧）よりも高いときにトランジスタ１１［ｉ］のオンデューティを低下させ、前者が後者（基準電圧）よりも低いときにトランジスタ１１［ｉ］のオンデューティを上昇させる。

［昇圧回路構成］
図１０を参照し、対象チャネル（第ｉチャネル）が昇圧回路構成を有するときのスイッチングレギュレータ４［ｉ］を説明する。対象チャネル（第ｉチャネル）が昇圧回路構成を有することと、スイッチングレギュレータ４［ｉ］が昇圧回路構成を有することは等価である。昇圧回路構成におけるスイッチングレギュレータ４［ｉ］は、電源ＩＣ２の外部に設けられるディスクリート部品として入力インダクタＬｉ［ｉ］及び出力コンデンサＣｏ［ｉ］を備える。

昇圧回路構成におけるスイッチングレギュレータ４［ｉ］において、入力インダクタＬｉ［ｉ］の一端は入力電圧Ｖ_ＩＮ［ｉ］が加わる端子に接続されて入力電圧Ｖ_ＩＮ［ｉ］を受け、入力インダクタＬｉ［ｉ］の他端は中間端子Ｔｃ［ｉ］に接続される。故に、入力インダクタＬｉ［ｉ］の他端はトランジスタ１１［ｉ］及び１２［ｉ］の各ドレインに接続されることになる。昇圧回路構成におけるスイッチングレギュレータ４［ｉ］において、トランジスタ１１［ｉ］のソース及び第１端子Ｔａ［ｉ］は外部配線を通じて出力ノードＮＤ_Ｕ［ｉ］に接続される。出力ノードＮＤ_Ｕ［ｉ］は電源ＩＣ２の外部におけるノードである。出力ノードＮＤ_Ｕ［ｉ］に入力電圧Ｖ_ＩＮ［ｉ］の昇圧電圧として出力電圧Ｖ_ＯＵＴ［ｉ］が生じる。昇圧回路構成におけるスイッチングレギュレータ４［ｉ］において、第２端子Ｔｂ［ｉ］はグランドに接続される。従って、第２端子Ｔｂ［ｉ］の電位は第１端子Ｔａ［ｉ］の電位よりも低い。トランジスタ１２［ｉ］のソースは第２端子Ｔｂ［ｉ］を介してグランドに接続される。昇圧回路構成におけるスイッチングレギュレータ４［ｉ］において、出力コンデンサＣｏ［ｉ］の一端は出力ノードＮＤ_Ｕ［ｉ］に接続され、出力コンデンサＣｏ［ｉ］の他端はグランドに接続される。図１０において、負荷ＬＤ［ｉ］は出力ノードＮＤ_Ｕ［ｉ］に接続され、出力電圧Ｖ_ＯＵＴ［ｉ］に基づいて駆動する。

昇圧回路構成におけるスイッチングレギュレータ４［ｉ］に帰還電圧生成回路６_Ｕ［ｉ］を設けておくことができる。帰還電圧生成回路６_Ｕ［ｉ］は出力ノードＮＤ_Ｕ［ｉ］及び帰還端子Ｔｄ［ｉ］に接続され、出力電圧Ｖ_ＯＵＴ［ｉ］に応じた電圧を帰還電圧Ｖ_ＦＢ［ｉ］として帰還端子Ｔｄ［ｉ］に与える。ここにおける出力電圧Ｖ_ＯＵＴ［ｉ］に応じた電圧は、出力電圧Ｖ_ＯＵＴ［ｉ］の分圧（従って出力電圧Ｖ_ＯＵＴ［ｉ］に比例する電圧）であって良い。例えば、帰還電圧生成回路６_Ｕ［ｉ］は、出力ノードＮＤ_Ｕ［ｉ］及びグランド間に設けられた複数の分圧抵抗を用いて出力電圧Ｖ_ＯＵＴ［ｉ］の分圧を生成できる。但し、昇圧回路構成におけるスイッチングレギュレータ４［ｉ］において、帰還電圧生成回路６_Ｕ［ｉ］が省略されても良く、この場合、出力ノードＮＤ_Ｕ［ｉ］が外部配線を介して帰還端子ＦＢ［ｉ］に直接接続されることで、出力ノードＮＤ_Ｕ［ｉ］における出力電圧Ｖ_ＯＵＴ［ｉ］が帰還電圧Ｖ_ＦＢ［ｉ］として帰還端子Ｔｄ［ｉ］に与えられる。

対象チャネルに対する動作指定情報ＳＳ［ｉ］の値が“１”であるとき、対象チャネルの構成は昇圧回路構成であり、対象チャネルの制御駆動回路１３［ｉ］は昇圧用動作を行う。制御駆動回路１３［ｉ］は、昇圧用動作において、帰還電圧Ｖ_ＦＢ［ｉ］に基づきトランジスタ１１［ｉ］及び１２［ｉ］をスイッチングさせることで入力電圧Ｖ_ＩＮ［ｉ］を出力電圧Ｖ_ＯＵＴ［ｉ］に変換する電力変換を実行する。昇圧用動作における電力変換では、入力電圧Ｖ_ＩＮ［ｉ］が昇圧されることで入力電圧Ｖ_ＩＮ［ｉ］よりも高い出力電圧Ｖ_ＯＵＴ［ｉ］が出力ノードＮＤ_Ｕ［ｉ］に生じる。対象チャネルについて、昇圧用動作における電力変換は、スイッチング回路１０［ｉ］と入力インダクタＬｉ［ｉ］及び出力コンデンサＣｏ［ｉ］との協働により実現されると解しても良い。

昇圧用動作の例としてＰＷＭによる昇圧用動作を説明する。昇圧用動作において、制御駆動回路１３［ｉ］は所定のＰＷＭ周期にてトランジスタ１１［ｉ］及び１２［ｉ］を交互にオン、オフする。制御駆動回路１３［ｉ］は、トランジスタ１１［ｉ］のオン期間においてトランジスタ１２［ｉ］をオフとし、トランジスタ１２［ｉ］のオン期間においてトランジスタ１１［ｉ］をオフとする。制御駆動回路１３［ｉ］は、トランジスタ１１［ｉ］及び１２［ｉ］を同時にオンさせることは無い。トランジスタ１１［ｉ］及び１２［ｉ］の内、一方のトランジスタのオン期間と他方のトランジスタのオン期間との間に、トランジスタ１１［ｉ］及び１２［ｉ］の双方がオフとされる期間（デッドタイム）が介在しうる。

図１０の昇圧回路構成において、トランジスタ１２［ｉ］のオン期間では入力電圧Ｖ_ＩＮ［ｉ］が加わる端子から入力インダクタＬｉ［ｉ］、中間端子Ｔｃ［ｉ］、トランジスタ１２［ｉ］のチャネル及び第２端子Ｔｂ［ｉ］を介し、グランドに向けて電流が流れ、この際、入力インダクタＬｉ［ｉ］にエネルギが蓄積される。図１０の昇圧回路構成において、トランジスタ１１［ｉ］のオン期間では入力インダクタＬｉ［ｉ］の蓄積エネルギに基づき、入力電圧Ｖ_ＩＮ［ｉ］が加わる端子から入力インダクタＬｉ［ｉ］、中間端子Ｔｃ［ｉ］、トランジスタ１１［ｉ］のチャネル及び第１端子Ｔａ［ｉ］を介し、出力ノードＮＤ_Ｕ［ｉ］に向けて電流が流れ、この電流による電荷が出力コンデンサＣｏ［ｉ］に蓄積されることで出力ノードＮＤ_Ｕ［ｉ］に出力電圧Ｖ_ＯＵＴ［ｉ］が生じる。

制御駆動回路１３［ｉ］による昇圧用動作において、１ＰＷＭ周期を占めるトランジスタ１２［ｉ］のオン期間の長さの割合は、トランジスタ１２［ｉ］のオンデューティと称される。昇圧用動作に係る制御駆動回路１３［ｉ］は、帰還電圧Ｖ_ＦＢ［ｉ］に基づきトランジスタ１２［ｉ］のオンデューティを調整することにより、出力電圧Ｖ_ＯＵＴ［ｉ］を所定の目標電圧にて安定化させる。具体的には、昇圧用動作に係る制御駆動回路１３［ｉ］は、帰還電圧Ｖ_ＦＢ［ｉ］そのもの又は帰還電圧Ｖ_ＦＢ［ｉ］の分圧を所定の基準電圧と比較し、前者が後者（基準電圧）よりも高いときにトランジスタ１２［ｉ］のオンデューティを低下させ、前者が後者（基準電圧）よりも低いときにトランジスタ１２［ｉ］のオンデューティを上昇させる。但し、昇圧用動作において、トランジスタ１２［ｉ］のオンデューティには所定の上限が定められる。トランジスタ１２［ｉ］のオンデューティが上限を超えて上昇することは無い。

制御駆動回路１３［ｉ］にて実行可能な降圧用動作及び昇圧用動作は多く部分において共通しており、制御駆動回路１３［ｉ］は、共通の回路を用いて降圧用動作及び昇圧用動作を切り替え実行できる。

［切替制御情報］
切替制御情報ＳＳの設定方法として以下に第１～第４設定方法を挙げる。第１～第４設定方法の何れが採用されても良い。切替制御情報ＳＳの設定方法は切替制御情報ＳＳの取得方法に相当すると解しても良い。

切替制御情報ＳＳの第１設定方法では、電源ＩＣ２に１以上の設定端子（不図示）が設けられ、動作切替回路２０は設定端子に加わる電圧に基づき切替制御情報ＳＳを取得する。設定端子は電源ＩＣ２の外部端子である。例えば、“ｎ＝２”である場合、電源ＩＣ２に第１及び第２設定端子を設けておく。第１設定端子に加わる電圧が所定電圧よりも低いとき、動作指定情報ＳＳ［１］の値は“０”となり、そうでないとき、動作指定情報ＳＳ［１］の値は“１”となる。第２設定端子に加わる電圧が所定電圧よりも低いとき、動作指定情報ＳＳ［２］の値は“０”となり、そうでないとき、動作指定情報ＳＳ［２］の値は“１”となる。“ｎ≧３”の場合も同様である。動作切替回路２０において設定端子に加わる電圧を３段階以上に分類して検出することで、１つの設定端子の電圧に複数ビット分の情報を持たせるようにしても良い。この場合、動作切替回路２０は、例えば、１つの設定端子の電圧に基づき動作指定情報ＳＳ［１］及びＳＳ［２］を取得することができる。

切替制御情報ＳＳの第２設定方法では、電源ＩＣ２に不揮発性メモリ（不図示）を設けておき、不揮発性メモリに切替制御情報ＳＳを不揮発的に記憶させておく。この場合、動作切替回路２０は、電源ＩＣ２の起動時において電源ＩＣ２に内蔵された不揮発性メモリから切替制御情報ＳＳを読み出すことで切替制御情報ＳＳを取得する。電源ＩＣ２の製造又は出荷段階にて切替制御情報ＳＳを不揮発性メモリに記憶させておいて良い。切替制御情報ＳＳの書き換えが不要であるならば、記憶情報の書き換えが不能なタイプのメモリであって良い。但し、情報の書き換えが可能な不揮発性メモリを電源ＩＣ２に設けておいても良く、この場合、電源ＩＣ２に外部接続されたホスト装置（不図示）からのコマンドに基づき、不揮発性メモリに記憶される切替制御情報ＳＳを書き換え可能である。

切替制御情報ＳＳの第３設定方法では、電源ＩＣ２にＲＡＭ（Random access memory）に分類されるレジスタ（不図示）を設けておき、レジスタ内に切替制御情報ＳＳを記憶させる。電源ＩＣ２の起動直後に実行される初期動作において、電源ＩＣ２に外部接続されたホスト装置（不図示）からのコマンドにて切替制御情報ＳＳが指定され、指定された切替制御情報ＳＳが上記レジスタに保持される。その後、動作切替回路２０はレジスタから切替制御情報ＳＳを読み出す。

切替制御情報ＳＳの第４設定方法では、電源ＩＣ２の外部に不揮発性メモリ（不図示；例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory））を設けておく。この場合、動作切替回路２０は、電源ＩＣ２の起動時において電源ＩＣ２の外部に設けられた不揮発性メモリから切替制御情報ＳＳを読み出すことで切替制御情報ＳＳを取得する。

［第１参考例］
ここで、電源ＩＣを用いて複数のスイッチングレギュレータを構成する第１参考例を説明する。図１１に第１参考例に係る電源装置の構成を示す。図１１の電源装置は電源ＩＣ１００２を有する。電源ＩＣ１００２は、降圧用制御駆動回路及びハーフブリッジ回路を有する降圧用スイッチング回路１０１０［１］と、昇圧用制御駆動回路及びハーフブリッジ回路を有する昇圧用スイッチング回路１０１０［２］と、を備える。降圧用スイッチング回路１０１０［１］と必要なディスクリード部品にて降圧型スイッチングレギュレータが形成され、昇圧用スイッチング回路１０１０［２］と必要なディスクリード部品にて昇圧型スイッチングレギュレータが形成される。つまり、電源ＩＣ１００２を用いた電源装置では、常に、降圧型スイッチングレギュレータ及び昇圧型スイッチングレギュレータが１つずつ形成される。

このため、単体の電源ＩＣ１００２では、降圧型スイッチングレギュレータを２つ形成したい或いは昇圧型スイッチングレギュレータを２つ形成したいといった要望に応えることができない。降圧型スイッチングレギュレータを２つ形成するには電源ＩＣ１００２を２つ用意する必要があり、この際、昇圧型スイッチングレギュレータが不要であるならば、昇圧用スイッチング回路１０１０［２］が無駄となる。或いは例えば、３つの降圧型スイッチングレギュレータと１つの昇圧型スイッチングレギュレータを要するアプリケーションに電源ＩＣ１００２を適用する場合、電源ＩＣ１００２を３つ用意する必要があり、この際、２つの電源ＩＣ１００２における昇圧用スイッチング回路１０１０［２］が無駄となる。

これに対し、本開示に係る電源ＩＣ２では、様々なアプリケーションに柔軟に対応可能であると共に、無駄を極力排除することができる。即ち、様々なアプリケーションに効率良く適応できる。

以下、複数の実施例の中で、電源装置１に関わる幾つかの具体的な構成例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される（但し図１１に対応する第１参考例を除く）。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

［第１実施例］
本開示の第１実施例を説明する。

例えば、“ｎ＝２”である場合において、降圧型スイッチングレギュレータのみを２つ形成する第１アプリケーションでは、図１２に示す如く、スイッチングレギュレータ４［１］及び４［２］の夫々に降圧回路構成（図９参照）を持たせ、動作指定情報ＳＳ［１］及びＳＳ［１］に共に“０”の値を設定することで制御駆動回路１３［１］及び１３［２］に降圧用動作を行わせれば良い。尚、図１２では帰還電圧生成回路６_Ｄ［ｉ］（図９参照）が無いと仮定されているが、帰還電圧生成回路６_Ｄ［ｉ］の設置の有無は任意である。

逆に例えば、“ｎ＝２”である場合において、昇圧型スイッチングレギュレータのみを２つ形成する第２アプリケーションでは、図１３に示す如く、スイッチングレギュレータ４［１］及び４［２］の夫々に昇圧回路構成（図１０参照）を持たせ、動作指定情報ＳＳ［１］及びＳＳ［１］に共に“１”の値を設定することで制御駆動回路１３［１］及び１３［２］に昇圧用動作を行わせれば良い。尚、図１３では帰還電圧生成回路６_Ｕ［ｉ］（図１０参照）が無いと仮定されているが、帰還電圧生成回路６_Ｕ［ｉ］の設置の有無は任意である。

或いは例えば、“ｎ＝２”である場合において、降圧型スイッチングレギュレータと昇圧型スイッチングレギュレータを１つずつ形成する第３アプリケーションでは、図１４に示す如く、スイッチングレギュレータ４［１］に降圧回路構成（図９参照）を持たせる一方でスイッチングレギュレータ４［２］に昇圧回路構成（図１０参照）を持たせれば良い。その上で、動作指定情報ＳＳ［１］に“０”の値を設定することで制御駆動回路１３［１］に降圧用動作を行わせ、且つ、動作指定情報ＳＳ［２］に“１”の値を設定することで制御駆動回路１３［２］に昇圧用動作を行わせれば良い。尚、図１４では帰還電圧生成回路６_Ｄ［ｉ］及び６_Ｕ［ｉ］（図９及び図１０参照）が無いと仮定されているが、帰還電圧生成回路６_Ｄ［ｉ］及び６_Ｕ［ｉ］の設置の有無は任意である。第３アプリケーションにおいて、スイッチングレギュレータ４［１］に昇圧回路構成を持たせる一方でスイッチングレギュレータ４［２］に降圧回路構成を持たせても良く、この際には、“（ＳＳ［１］，ＳＳ［２］）＝（１，０）”とされる。

また例えば、“ｎ＝２”である場合において、３つの降圧型スイッチングレギュレータと１つの昇圧型スイッチングレギュレータが必要とされる第４アプリケーションでは、２つの電源ＩＣ２を用意し、一方の電源ＩＣ２を用いて図１２の回路を構成すると共に他方の電源ＩＣ２を用いて図１４の回路を構成すれば良い。

“ｎ≧３”である場合には更に多くの組み合わせを実現できる。例えば、“ｎ＝４”である場合において、上記第４アプリケーションでは、特に図示しないが、スイッチングレギュレータ４［１］～４［３］に降圧回路構成（図９参照）を持たせ且つスイッチングレギュレータ４［４］に昇圧回路構成（図１０参照）を持たせれば良い。その上で、動作指定情報ＳＳ［１］～ＳＳ［３］に“０”の値を設定することで制御駆動回路１３［１］～１３［３］に降圧用動作を行わせ、且つ、動作指定情報ＳＳ［４］に“１”の値を設定することで制御駆動回路１３［４］に昇圧用動作を行わせれば良い。

［第２実施例］
図１１の第１参考例に係る電源ＩＣ１００２に対し、図１５に示す如く、リニアレギュレータ１０３０が追加されることがある。リニアレギュレータ１０３０を有する電源ＩＣ１００２は第２参考例に係る電源ＩＣ１００２である。図１５の電源ＩＣ１００２では、リニアレギュレータ１０３０用に２つの外部端子が追加される。追加された２つの外部端子の内、一方の外部端子にリニアレギュレータ１０３０をおける入力電圧が供給され、他方の外部端子からリニアレギュレータ１０３０の出力電圧が出力される。

本開示に係る電源ＩＣ２にもリニアレギュレータが追加され得る。リニアレギュレータが追加された電源ＩＣ２の実施例を第２実施例として説明する。図１６に、第２実施例に係る電源ＩＣ２の一部内部構成を示す。電源ＩＣ２はリニアレギュレータ３０を備える。リニアレギュレータ３０はＬＤＯ (Low Drop Out)レギュレータに分類されるものであって良い。リニアレギュレータ３０は、出力トランジスタ３１及びリニア制御回路３２を備える。リニアレギュレータ３０に対して出力端子Ｔｅが接続される。出力端子Ｔｅはリニアレギュレータ３０の構成要素に含まれると解しても良い。出力端子Ｔｅは電源ＩＣ２の外部端子の１つである。出力トランジスタ３１はＰチャネル型のＭＯＳＦＥＴにより形成される。

図１６には、スイッチング回路１０［１］～１０［ｎ］の内の何れか１つであるスイッチング回路１０［ｊ］が示される。ｊは１以上且つｎ以下の何れかの整数値をとる。トランジスタ１１［１］～１１［ｎ］の内、何れか１つのトランジスタ１１のソースが電源ＩＣ２の内部において出力トランジスタ３１のソースに接続される。出力トランジスタ３１のソースに接続されたソースを有するトランジスタ１１がトランジスタ１１［ｊ］であり、トランジスタ１１［ｊ］を含んで構成されるスイッチング回路１０がスイッチング回路１０［ｊ］である。

出力トランジスタ３１及びトランジスタ１１［ｊ］のソース同士は互いに接続され、電源ＩＣ２の内部配線ＷＲｃを介して第１端子Ｔａ［ｊ］に接続される。第１端子Ｔａ［ｊ］における電圧がリニアレギュレータ３０への入力電圧Ｖ_ＩＮＬであり、出力トランジスタ３１は自身のソースにて入力電圧Ｖ_ＩＮＬを受ける。出力トランジスタ３１のドレインは出力端子Ｔｅに接続される。電源ＩＣ２の外部に出力コンデンサＣｏｐが設けられる。出力端子Ｔｅは外部配線を通じて出力ノードＮＤ_Ｌに接続される。出力ノードＮＤ_Ｌは電源ＩＣ２の外部におけるノードである。出力端子Ｔｅ及び出力ノードＮＤ_Ｌにリニアレギュレータ３０の出力電圧Ｖ_ＯＵＴＬが加わる。出力コンデンサＣｏｐの一端は出力ノードＮＤ_Ｌに接続され（従って出力端子Ｔｅに接続され）、出力コンデンサＣｏｐの他端はグランドに接続される。

リニア制御回路３２は出力トランジスタ３１のゲートに接続されると共に出力端子Ｔｅに接続される。リニア制御回路３２は出力端子Ｔｅの電圧（即ち出力電圧Ｖ_ＯＵＴＬ）に基づき、出力トランジスタ３１のゲート電位を制御することにより、第１端子Ｔａ［ｊ］から出力トランジスタ３１を介して出力端子Ｔｅに供給される電流の大きさを制御し、これによって出力電圧Ｖ_ＯＵＴＬを所定の目標電圧（リニアレギュレータ３０に対して設定された目標電圧）にて安定化させる。出力電圧Ｖ_ＯＵＴＬは入力電圧Ｖ_ＩＮＬよりも低い。即ち、リニアレギュレータ３０は、第１端子Ｔａ［ｊ］の電圧を入力電圧Ｖ_ＩＮＬとし、入力電圧Ｖ_ＩＮＬから入力電圧Ｖ_ＩＮＬよりも低い出力電圧Ｖ_ＯＵＴＬを生成して出力端子Ｔｅから出力する。

このように、スイッチング回路１０［ｊ］における第１端子Ｔａ［ｊ］（換言すればスイッチングレギュレータ４［ｊ］における第１端子Ｔａ［ｊ］）をリニアレギュレータ３０の入力端子として兼用することにより、図１５の第２参考例と比べて、電源ＩＣ２の外部端子数を削減することができる。外部端子数の削減はパッケージサイズの低減につながり、コスト削減に繋がる。

図１７に示す如く、スイッチング回路１０［ｊ］を備えるスイッチングレギュレータ４［ｊ］において降圧回路構成（図９参照）が採用されて良い。尚、図１７では帰還電圧生成回路６_Ｄ［ｉ］（図９参照）が無いと仮定されているが、帰還電圧生成回路６_Ｄ［ｉ］の設置の有無は任意である。或いは、図１８に示す如く、スイッチング回路１０［ｊ］を備えるスイッチングレギュレータ４［ｊ］において昇圧回路構成（図１０参照）が採用されて良い。尚、図１８では帰還電圧生成回路６_Ｕ［ｉ］（図１０参照）が無いと仮定されているが、帰還電圧生成回路６_Ｕ［ｉ］の設置の有無は任意である。

スイッチングレギュレータ４［ｊ］を降圧型スイッチングレギュレータとするか、昇圧型スイッチングレギュレータとするかで、多彩なアプリケーションを実現できる。入力電圧Ｖ_ＩＮ［ｊ］は安定した直流電圧であって良いが、入力電圧Ｖ_ＩＮ［ｊ］の値は時として変動しうる。或いは、入力電圧Ｖ_ＩＮ［ｊ］の値は一定の電圧範囲内の何れかの値に設定される。今、入力電圧Ｖ_ＩＮ［ｊ］が３．３Ｖから５．５Ｖまでの電圧範囲内の値を持つことを想定する。

この場合において、例えばリニアレギュレータ３０の出力電圧Ｖ_ＯＵＴＬに対する目標電圧が１．８Ｖであるならば、スイッチングレギュレータ４［ｊ］を降圧型スイッチングレギュレータとすれば良い（即ち第ｊチャネルのスイッチングレギュレータ４を降圧型スイッチングレギュレータとして用いれば良い）。これにより、スイッチングレギュレータ４［ｊ］を昇圧型スイッチングレギュレータとするよりも、高い効率が得られる（リニアレギュレータ３０での損失が小さくなる）。

或いは例えば、例えばリニアレギュレータ３０の出力電圧Ｖ_ＯＵＴＬに対する目標電圧が３．３Ｖであるならば、スイッチングレギュレータ４［ｊ］を昇圧型スイッチングレギュレータとすれば良い（即ち第ｊチャネルのスイッチングレギュレータ４を昇圧型スイッチングレギュレータとして用いれば良い）。これにより、３．３Ｖよりも高い電圧をリニアレギュレータ３０の入力電圧Ｖ_ＩＮＬとして確保することができるため、リニアレギュレータ３０の安定動作が担保される。

まとめると、入力電圧Ｖ_ＩＮ［ｊ］の変動範囲の最小値（例えば３．３Ｖ）と比べてリニアレギュレータ３０の出力電圧Ｖ_ＯＵＴＬに対する目標電圧（例えば１．８Ｖ）が低い場合には、第ｊチャネルのスイッチングレギュレータ４を降圧型スイッチングレギュレータとして用いれば良く、そうでない場合には、第ｊチャネルのスイッチングレギュレータ４を昇圧型スイッチングレギュレータとして用いれば良い。

また、トランジスタ１１［ｊ］のソース及び出力トランジスタ３１のソースを、共通の半導体領域を用いて形成すると良い。これによりチップ面積を低減することができる。これについて説明を加える。

図１９にトランジスタ１１［ｊ］及び出力トランジスタ３１の断面構造の例を示す。ｎ型の半導体基板３００上に互いに分離したｐ^＋型の半導体領域３０１、３０２及び３０３を形成することで、トランジスタ１１［ｊ］及び出力トランジスタ３１が構成される。
半導体領域３０１はトランジスタ１１［ｊ］のドレインとして機能し、半導体領域３０３は出力トランジスタ３１のドレインとして機能する。半導体領域３０２は、半導体領域３０１と半導体領域３０３との間に設けられ、トランジスタ１１［ｊ］及び出力トランジスタ３１の双方のソースとして機能する。即ち、トランジスタ１１［ｊ］のソース及び出力トランジスタ３１のソースが共通の半導体領域３０２を用いて形成される。半導体領域３０１及び３０２間に位置するｎ型の半導体領域３０４は、トランジスタ１１［ｊ］のゲートとして機能する。半導体領域３０２及び３０３間に位置するｎ型の半導体領域３０５は、出力トランジスタ３１のゲートとして機能する。

トランジスタ１１［ｊ］及び出力トランジスタ３１に、ＤＭＯＳＦＥＴ（double-diffused metal-oxide-semiconductor field-effect transistor）等の構造を持たせる場合においても、トランジスタ１１［ｊ］のソース及び出力トランジスタ３１のソースを共通の半導体領域を用いて形成するができる。

＜＜第３実施例＞＞
第３実施例を説明する。第３実施例では、上述の内容に対する補足事項又は変形技術を説明する。

各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。

従って例えば、各チャネルにおいてトランジスタ１１をＮチャネル型のＭＯＳＦＥＴにて形成しても良い。この場合、各チャネルにおいてトランジスタ１１のドレインが第１端子Ｔａに接続され、トランジスタ１１のソースが中間端子Ｔｃに接続される。

第２実施例において（図１６参照）、第ｊチャネルのトランジスタ１１［ｊ］がＮチャネル型のＭＯＳＦＥＴにて形成される場合、出力トランジスタ３１もＮチャネル型のＭＯＳＦＥＴにて形成されて良い。そして、この場合には、トランジスタ１１［ｊ］及び出力トランジスタ３１のドレイン同士が電源ＩＣ２内で互いに共通接続され、内部配線ＷＲｃを介して第１端子Ｔａ［ｊ］に接続される。トランジスタ１１［ｊ］及び出力トランジスタ３１がＮチャネル型のＭＯＳＦＥＴにて形成される場合、トランジスタ１１［ｊ］のドレインと出力トランジスタ３１のドレインとが、共通の半導体領域を用いて形成されると良い。

電源ＩＣ２内にリニアレギュレータ３０が複数設けられていても良い。この場合、リニアレギュレータ３０ごとに第２実施例に示す技術が適用されて良い。

図１の電源装置１を複数備えた電源システムを構成しても良い。例えば“ｎ＝４”である場合において、３つの電源ＩＣ２を有する電源システムを構成しても良い。この場合、電源システム内で最大１２個のスイッチングレギュレータを構成でき、スイッチングレギュレータごとに当該スイッチングレギュレータを降圧型スイッチングレギュレータ又は昇圧型スイッチングレギュレータとするかを任意に設定できる。

不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

本開示の一側面に係る電源用半導体装置は、第１端子（Ｔａ）、中間端子（Ｔｃ）、及び、前記第１端子よりも低電位が加わるよう構成された第２端子（Ｔｂ）を有する端子群と、前記第１端子及び前記中間端子間に設けられた第１トランジスタ（１１）と、前記第２端子及び前記中間端子間に設けられた第２トランジスタ（１２）と、前記第１トランジスタ及び前記第２トランジスタを制御及び駆動するよう構成された制御駆動回路（１３）と、を有するスイッチング回路（１０）を複数チャネル分備え、各チャネルにおいて、前記制御駆動回路は、前記第１トランジスタ及び前記第２トランジスタをスイッチングさせることで入力電圧（Ｖ_ＩＮ）から出力電圧（Ｖ_ＯＵＴ）を生成する電力変換を実行し、チャネルごとに、前記スイッチング回路を降圧型スイッチングレギュレータ用の回路又は昇圧型スイッチングレギュレータ用の回路として切り替え動作させることが可能に構成され、各チャネルにおいて、前記スイッチング回路が前記降圧型スイッチングレギュレータ用の回路として動作するときには前記入力電圧が降圧されることで前記出力電圧が生成され、前記スイッチング回路が前記昇圧型スイッチングレギュレータ用の回路として動作するときには前記入力電圧が昇圧されることで前記出力電圧が生成される構成（第１の構成）である。

これにより、様々なアプリケーションに効率良く適応できる。

上記第１の構成に係る電源用半導体装置において、切替制御情報（ＳＳ）に基づき、チャネルごとに前記スイッチング回路を前記降圧型スイッチングレギュレータ用の回路又は前記昇圧型スイッチングレギュレータ用の回路として切り替え動作させる動作切替回路（２０）を更に備える構成（第２の構成）であっても良い。

上記第１又は第２の構成に係る電源用半導体装置において、各チャネルにおける前記第１端子、前記中間端子及び前記第２端子は、当該電源用半導体装置の筐体から露出する外部端子である構成（第３の構成）であっても良い。

上記第１～第３の構成の何れかに係る電源用半導体装置において、第１電圧（Ｖ_ＩＮＬ）から前記第１電圧よりも低い第２電圧（Ｖ_ＯＵＴＬ）を生成して前記第２電圧を出力端子（Ｔｅ）から出力するよう構成されたリニアレギュレータ（３０）を更に備え、前記リニアレギュレータは、何れかのチャネル（第ｊチャネル）の前記第１端子に接続され、接続された前記第１端子から前記第１電圧を受ける構成（第４の構成）であっても良い。

これにより、リニアレギュレータ専用の入力端子（入力電圧（第１電圧）を受ける端子）を設ける必要が無くなる。

上記第４の構成に係る電源用半導体装置において、前記リニアレギュレータは、第１電極、第２電極及び制御電極を有する出力トランジスタ（３１）と、前記第２電圧に基づき前記制御電極の電位を制御するよう構成されたリニア制御回路（３２）と、を有し、前記出力トランジスタの前記第１電極は、何れかのチャネルの前記第１端子に接続されて当該第１端子における電圧を前記第１電圧として受け、前記出力トランジスタの前記第２電極は、前記出力端子に接続される構成（第５の構成）であっても良い。

上記第５の構成に係る電源用半導体装置において、前記複数チャネルは第１～第ｎチャネルを有し、ｎは２以上の整数を表し、前記出力トランジスタの前記第１電極は、当該電源用半導体装置の内部配線（ＷＲｃ）を介して第ｊチャネルの前記第１端子（Ｔａ［ｊ］）に接続され、ｊはｎ以下の自然数を表し、前記第ｊチャネルにおいて前記第１トランジスタは前記第１端子に接続される電極を有し、前記第ｊチャネルにおける前記第１トランジスタの前記電極と、前記出力トランジスタの前記第１電極とは、共通の半導体領域（３０２；図１９）を用いて形成される構成（第６の構成）であっても良い。

これにより、チップ面積の低減が期待される。

上記第４～第６の構成の何れかに係る電源用半導体装置において、各チャネルにおける前記第１端子、前記中間端子及び前記第２端子、並びに、前記出力端子は、当該電源用半導体装置の筐体から露出する外部端子である構成（第７の構成）であっても良い。

上記第１～第７の構成の何れかに係る電源用半導体装置において、各チャネルにおいて、前記端子群は、前記出力電圧又は前記出力電圧に応じた電圧を帰還電圧（Ｖ_ＦＢ）として受けるよう構成された帰還端子（Ｔｄ）を更に有し、各チャネルにおいて、前記制御駆動回路は、前記帰還電圧に基づき前記第１トランジスタ及び前記第２トランジスタを制御する構成（第８の構成）であっても良い。

上記第８の構成に係る電源用半導体装置において、前記複数チャネルの何れかである対象チャネル（第ｉチャネル）において、前記電力変換により、前記対象チャネルでの前記入力電圧である対象入力電圧（Ｖ_ＩＮ［ｉ］）から前記対象チャネルでの前記出力電圧である対象出力電圧（Ｖ_ＯＵＴ［ｉ］）が生成され、前記対象チャネルにおいて前記スイッチング回路が前記降圧型スイッチングレギュレータ用の回路として動作するとき（図９参照）、前記対象チャネルにおいて、前記第１端子に前記対象入力電圧が加わり、前記中間端子に対して出力インダクタ（Ｌｏ［ｉ］）の第１端が接続され、前記対象チャネルでの前記帰還電圧に基づく前記電力変換により、前記出力インダクタの第２端に前記対象入力電圧を降圧した電圧が前記対象出力電圧として生じ、前記対象チャネルにおいて前記スイッチング回路が前記昇圧型スイッチングレギュレータ用の回路として動作するとき（図１０参照）、前記対象チャネルにおいて、前記対象入力電圧を受ける第１端を有する入力インダクタ（Ｌｉ［ｉ］）の第２端が前記中間端子に接続され、前記対象チャネルでの前記帰還電圧に基づく前記電力変換により、前記第１端子に前記対象入力電圧を昇圧した電圧が前記対象出力電圧として生じる構成（第９の構成）であっても良い。

上記第１～第９の構成の何れかに係る電源用半導体装置において、各チャネルにおいて、前記第１トランジスタが前記第１端子及び前記中間端子に接続され且つ前記第２トランジスタが前記第２端子及び前記中間端子に接続されることで、前記第１トランジスタ及び前記第２トランジスタが互いに直列接続される構成（第１０の構成）であっても良い。

１ 電源装置
２ 電源ＩＣ
３ ディスクリート部品群
４、４［１］～４［ｎ］ スイッチングレギュレータ
１０、１０［１］～１０［ｎ］ スイッチング回路
１１、１１［１］～１１［ｎ］ トランジスタ（第１トランジスタ）
１２、１２［１］～１２［ｎ］ トランジスタ（第２トランジスタ）
１３、１３［１］～１３［ｎ］ 制御駆動回路
１３ａ 制御回路
１３ｂ 駆動回路
Ｔａ、Ｔａ［１］～Ｔａ［ｎ］ 第１端子
Ｔｂ、Ｔｂ［１］～Ｔｂ［ｎ］ 第２端子
Ｔｃ、Ｔｃ［１］～Ｔｃ［ｎ］ 中間端子
Ｔｄ、Ｔｄ［１］～Ｔｄ［ｎ］ 帰還端子
２０ 動作切替回路
Ｖ_ＩＮ、Ｖ_ＩＮ［１］～Ｖ_ＩＮ［ｎ］ 入力電圧
Ｖ_ＯＵＴ、Ｖ_ＯＵＴ［１］～Ｖ_ＯＵＴ［ｎ］ 出力電圧
Ｖ_ＦＢ、Ｖ_ＦＢ［１］～Ｖ_ＦＢ［ｎ］ 帰還電圧
ＳＳ 切替制御情報
ＳＳ［１］～ＳＳ［ｎ］ 動作指定情報
Ｌｏ［ｉ］、Ｌｏ［１］、Ｌｏ［２］ 出力インダクタ
Ｃｏ［ｉ］、Ｃｏ［１］、Ｃｏ［２］ 出力コンデンサ
Ｌｉ［ｉ］、Ｌｉ［１］、Ｌｉ［２］ 入力インダクタ
６_Ｄ［ｉ］、６_Ｕ［ｉ］ 帰還電圧生成回路
ＮＤ_Ｄ［ｉ］、ＮＤ_Ｕ［ｉ］ 出力ノード
ＬＤ［ｉ］ 負荷
３０ リニアレギュレータ
３１ 出力コンデンサ
３２ リニア制御回路
Ｖ_ＩＮＬ 入力電圧
Ｖ_ＯＵＴＬ 出力電圧
ＮＤ_Ｌ 出力ノード
Ｔｅ 出力端子
ＷＲｃ 内部配線
Ｃｏｐ 出力コンデンサ
３００ 半導体基板
３０１～３０５ 半導体領域

Claims (10)

1. 第１端子、中間端子、及び、前記第１端子よりも低電位が加わるよう構成された第２端子を有する端子群と、
   前記第１端子及び前記中間端子間に設けられた第１トランジスタと、
   前記第２端子及び前記中間端子間に設けられた第２トランジスタと、
   前記第１トランジスタ及び前記第２トランジスタを制御及び駆動するよう構成された制御駆動回路と、を有するスイッチング回路を複数チャネル分備え、
   各チャネルにおいて、前記制御駆動回路は、前記第１トランジスタ及び前記第２トランジスタをスイッチングさせることで入力電圧から出力電圧を生成する電力変換を実行し、
   チャネルごとに、前記スイッチング回路を降圧型スイッチングレギュレータ用の回路又は昇圧型スイッチングレギュレータ用の回路として切り替え動作させることが可能に構成され、
   各チャネルにおいて、前記スイッチング回路が前記降圧型スイッチングレギュレータ用の回路として動作するときには前記入力電圧が降圧されることで前記出力電圧が生成され、前記スイッチング回路が前記昇圧型スイッチングレギュレータ用の回路として動作するときには前記入力電圧が昇圧されることで前記出力電圧が生成される
   、電源用半導体装置。
2. 切替制御情報に基づき、チャネルごとに前記スイッチング回路を前記降圧型スイッチングレギュレータ用の回路又は前記昇圧型スイッチングレギュレータ用の回路として切り替え動作させる動作切替回路を更に備える
   、請求項１に記載の電源用半導体装置。
3. 各チャネルにおける前記第１端子、前記中間端子及び前記第２端子は、当該電源用半導体装置の筐体から露出する外部端子である
   、請求項１に記載の電源用半導体装置。
4. 第１電圧から前記第１電圧よりも低い第２電圧を生成して前記第２電圧を出力端子から出力するよう構成されたリニアレギュレータを更に備え、
   前記リニアレギュレータは、何れかのチャネルの前記第１端子に接続され、接続された前記第１端子から前記第１電圧を受ける
   、請求項１に記載の電源用半導体装置。
5. 前記リニアレギュレータは、第１電極、第２電極及び制御電極を有する出力トランジスタと、前記第２電圧に基づき前記制御電極の電位を制御するよう構成されたリニア制御回路と、を有し、
   前記出力トランジスタの前記第１電極は、何れかのチャネルの前記第１端子に接続されて当該第１端子における電圧を前記第１電圧として受け、
   前記出力トランジスタの前記第２電極は、前記出力端子に接続される
   、請求項４に記載の電源用半導体装置。
6. 前記複数チャネルは第１～第ｎチャネルを有し、ｎは２以上の整数を表し、
   前記出力トランジスタの前記第１電極は、当該電源用半導体装置の内部配線を介して第ｊチャネルの前記第１端子に接続され、ｊはｎ以下の自然数を表し、
   前記第ｊチャネルにおいて前記第１トランジスタは前記第１端子に接続される電極を有し、
   前記第ｊチャネルにおける前記第１トランジスタの前記電極と、前記出力トランジスタの前記第１電極とは、共通の半導体領域を用いて形成される
   、請求項５に記載の電源用半導体装置。
7. 各チャネルにおける前記第１端子、前記中間端子及び前記第２端子、並びに、前記出力端子は、当該電源用半導体装置の筐体から露出する外部端子である
   、請求項４に記載の電源用半導体装置。
8. 各チャネルにおいて、前記端子群は、前記出力電圧又は前記出力電圧に応じた電圧を帰還電圧として受けるよう構成された帰還端子を更に有し、
   各チャネルにおいて、前記制御駆動回路は、前記帰還電圧に基づき前記第１トランジスタ及び前記第２トランジスタを制御する
   、請求項１～７の何れかに記載の電源用半導体装置。
9. 前記複数チャネルの何れかである対象チャネルにおいて、前記電力変換により、前記対象チャネルでの前記入力電圧である対象入力電圧から前記対象チャネルでの前記出力電圧である対象出力電圧が生成され、
   前記対象チャネルにおいて前記スイッチング回路が前記降圧型スイッチングレギュレータ用の回路として動作するとき、前記対象チャネルにおいて、前記第１端子に前記対象入力電圧が加わり、前記中間端子に対して出力インダクタの第１端が接続され、前記対象チャネルでの前記帰還電圧に基づく前記電力変換により、前記出力インダクタの第２端に前記対象入力電圧を降圧した電圧が前記対象出力電圧として生じ、
   前記対象チャネルにおいて前記スイッチング回路が前記昇圧型スイッチングレギュレータ用の回路として動作するとき、前記対象チャネルにおいて、前記対象入力電圧を受ける第１端を有する入力インダクタの第２端が前記中間端子に接続され、前記対象チャネルでの前記帰還電圧に基づく前記電力変換により、前記第１端子に前記対象入力電圧を昇圧した電圧が前記対象出力電圧として生じる
   、請求項８に記載の電源用半導体装置。
10. 各チャネルにおいて、前記第１トランジスタが前記第１端子及び前記中間端子に接続され且つ前記第２トランジスタが前記第２端子及び前記中間端子に接続されることで、前記第１トランジスタ及び前記第２トランジスタが互いに直列接続される
    、請求項１～７の何れかに記載の電源用半導体装置。

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