JP3354829B2 - 微分回路およびこれを用いたクロック生成回路 - Google Patents
微分回路およびこれを用いたクロック生成回路Info
- Publication number
- JP3354829B2 JP3354829B2 JP03682097A JP3682097A JP3354829B2 JP 3354829 B2 JP3354829 B2 JP 3354829B2 JP 03682097 A JP03682097 A JP 03682097A JP 3682097 A JP3682097 A JP 3682097A JP 3354829 B2 JP3354829 B2 JP 3354829B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inverted
- circuit
- nrz data
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＲＺ（Non Retu
rn to Zero）データ信号の微分信号を生成する微分回
路、および前記微分信号からクロック信号を生成するク
ロック生成回路に関する。
rn to Zero）データ信号の微分信号を生成する微分回
路、および前記微分信号からクロック信号を生成するク
ロック生成回路に関する。
【０００２】
【従来の技術】図８は従来のクロック生成回路の一例で
ある。また、図９は図８のクロック生成回路の各部の信
号波形図である。図８に示すクロック生成回路は、従来
の微分回路１０と、整流回路２と、共振回路３とを有す
る。微分回路１０は、ＮＲＺデータ信号Ｓ１が差動入力
される差動型入カバッファ１１と、設計遅延時間がＮＲ
Ｚ信号のデータ保持期間長の１／２である遅延回路１２
と、バッファ１３とを備えている。整流回路２は、微分
回路１０で生成された微分信号を全波整流する非線形回
路２１と、バッファ２２とを備えている。また共振回路
３は、ＮＲＺ信号のデータ保持期間長を周期とする周波
数を共振周波数とする共振器３１と出力バッファ３２と
を備えている。微分回路１０において、遅延回路１２以
外は、図示しない１つの半導体基板上に配置されてお
り、遅延回路１２のみが外付けされている。遅延回路１
２はストリップラインを用いて形成される。また共振器
３１は誘電体フィルタであり、そのＱ値はおよそ１００
０である。
ある。また、図９は図８のクロック生成回路の各部の信
号波形図である。図８に示すクロック生成回路は、従来
の微分回路１０と、整流回路２と、共振回路３とを有す
る。微分回路１０は、ＮＲＺデータ信号Ｓ１が差動入力
される差動型入カバッファ１１と、設計遅延時間がＮＲ
Ｚ信号のデータ保持期間長の１／２である遅延回路１２
と、バッファ１３とを備えている。整流回路２は、微分
回路１０で生成された微分信号を全波整流する非線形回
路２１と、バッファ２２とを備えている。また共振回路
３は、ＮＲＺ信号のデータ保持期間長を周期とする周波
数を共振周波数とする共振器３１と出力バッファ３２と
を備えている。微分回路１０において、遅延回路１２以
外は、図示しない１つの半導体基板上に配置されてお
り、遅延回路１２のみが外付けされている。遅延回路１
２はストリップラインを用いて形成される。また共振器
３１は誘電体フィルタであり、そのＱ値はおよそ１００
０である。
【０００３】差動型入力バッファ１１で生成された非反
転ＮＺＲデータ信号Ｓ２ａおよび反転ＮＲＺデータ信号
Ｓ２ｂは、それぞれ遅延回路１２で遅延され、この遅延
信号はそれぞれ相手側の信号に加算され、これにより微
分信号が生成される。すなわち、反転ＮＺＲデータ信号
Ｓ２ｂの遅延信号Ｓ２ａｂは、非反転ＮＺＲデータ信号
Ｓ２ａに加算され、これにより微分信号Ｓ３ａが生成さ
れる（反転微分信号Ｓ３ｂも同様である）。この微分信
号Ｓ３ａは非線形回路２１で全波整流され、これにより
クロック周波数成分を含んだ整流信号Ｓ７ａが生成され
る。この整流信号Ｓ７ａで共振器３１をたたくことによ
り、クロック信号Ｓ９ａを生成する。
転ＮＺＲデータ信号Ｓ２ａおよび反転ＮＲＺデータ信号
Ｓ２ｂは、それぞれ遅延回路１２で遅延され、この遅延
信号はそれぞれ相手側の信号に加算され、これにより微
分信号が生成される。すなわち、反転ＮＺＲデータ信号
Ｓ２ｂの遅延信号Ｓ２ａｂは、非反転ＮＺＲデータ信号
Ｓ２ａに加算され、これにより微分信号Ｓ３ａが生成さ
れる（反転微分信号Ｓ３ｂも同様である）。この微分信
号Ｓ３ａは非線形回路２１で全波整流され、これにより
クロック周波数成分を含んだ整流信号Ｓ７ａが生成され
る。この整流信号Ｓ７ａで共振器３１をたたくことによ
り、クロック信号Ｓ９ａを生成する。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の微分回路において、遅延回路１２の特性インピーダン
スと差動型入力バッファ１１の出力インピーダンスとが
整合（マッチング）するように製造することは非常に難
しい。また遅延回路１２の遅延時間τ1 が設計値（具体
的にはＮＲＺデータ信号のデータ期間長Ｔ0 の１／２で
あり、この設計値は生成されるクロック信号の周期に等
しい）通りとなるように製造することも非常に難しい。
このため、上記のインピーダンスの不整合により両者の
境界で反射が起こり、遅延回路１２において、反射を繰
り返し、ある周波数で共振を生じる。この共振における
基底共振周波数ｆ1 ［０］は、上記の遅延時間τ1 の製
造誤差により、クロック信号Ｓ９ａ、Ｓ９ｂのクロック
周波数、すなわち共振器３１の共振周波数ｆCLK と異な
り、かつｆCLK に接近したものとなる。
の微分回路において、遅延回路１２の特性インピーダン
スと差動型入力バッファ１１の出力インピーダンスとが
整合（マッチング）するように製造することは非常に難
しい。また遅延回路１２の遅延時間τ1 が設計値（具体
的にはＮＲＺデータ信号のデータ期間長Ｔ0 の１／２で
あり、この設計値は生成されるクロック信号の周期に等
しい）通りとなるように製造することも非常に難しい。
このため、上記のインピーダンスの不整合により両者の
境界で反射が起こり、遅延回路１２において、反射を繰
り返し、ある周波数で共振を生じる。この共振における
基底共振周波数ｆ1 ［０］は、上記の遅延時間τ1 の製
造誤差により、クロック信号Ｓ９ａ、Ｓ９ｂのクロック
周波数、すなわち共振器３１の共振周波数ｆCLK と異な
り、かつｆCLK に接近したものとなる。
【０００５】上記の遅延回路１２の共振成分は微分信号
に混入し、その何割かは非線形回路２１をそのまま通過
し、共振器３１に入力される。上述したように遅延回路
１２の共振成分の周波数ｆ1 ［０］と共振器３１の共振
周波数ｆCLK とは接近しているため、遅延回路１２の共
振成分はＱ値の高い共振器３１においても除去されず、
クロック信号に混入し、クロック信号の純度を低下させ
るという問題があった。
に混入し、その何割かは非線形回路２１をそのまま通過
し、共振器３１に入力される。上述したように遅延回路
１２の共振成分の周波数ｆ1 ［０］と共振器３１の共振
周波数ｆCLK とは接近しているため、遅延回路１２の共
振成分はＱ値の高い共振器３１においても除去されず、
クロック信号に混入し、クロック信号の純度を低下させ
るという問題があった。
【０００６】本発明はこのような従来の問題を解決する
ものであり、内部発生した不要周波数成分（遅延回路の
共振成分）を微分信号に混入させない微分回路、および
高純度のクロック信号生成できるクロック生成回路を提
供することを目的とする。
ものであり、内部発生した不要周波数成分（遅延回路の
共振成分）を微分信号に混入させない微分回路、および
高純度のクロック信号生成できるクロック生成回路を提
供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の請求項１記載の微分回路は、外部入力され
たＮＲＺデータ信号から非反転ＮＲＺデータ信号と反転
ＮＲＺデータ信号を生成する入力手段と、前記反転ＮＲ
Ｚデータ信号を遅延させ、この遅延信号を前記非反転Ｎ
ＲＺデータ信号に加算して微分信号を生成する微分信号
生成手段とを有する微分回路において、前記ＮＲＺデー
タのデータ保持期間長の２倍の期間を周期とする周波数
よりも高い周波数成分を前記微分信号から除去する高域
遮断手段を設けたことを特徴とする。
めに本発明の請求項１記載の微分回路は、外部入力され
たＮＲＺデータ信号から非反転ＮＲＺデータ信号と反転
ＮＲＺデータ信号を生成する入力手段と、前記反転ＮＲ
Ｚデータ信号を遅延させ、この遅延信号を前記非反転Ｎ
ＲＺデータ信号に加算して微分信号を生成する微分信号
生成手段とを有する微分回路において、前記ＮＲＺデー
タのデータ保持期間長の２倍の期間を周期とする周波数
よりも高い周波数成分を前記微分信号から除去する高域
遮断手段を設けたことを特徴とする。
【０００８】請求項２記載の微分回路は、請求項１にお
いて、前記高域遮断手段が、前記ＮＲＺデータのデータ
保持期間長の２倍の期間を周期とする周波数までを通過
帯域とする低域通過フィルタを有することを特徴とす
る。
いて、前記高域遮断手段が、前記ＮＲＺデータのデータ
保持期間長の２倍の期間を周期とする周波数までを通過
帯域とする低域通過フィルタを有することを特徴とす
る。
【０００９】また、本発明の請求項３記載の微分回路
は、入力されたＮＲＺデータ信号から非反転ＮＲＺデー
タ信号と反転ＮＲＺデータ信号を生成する入力手段と、
前記反転ＮＲＺデータ信号を遅延させ、この遅延信号を
前記非反転ＮＲＺデータ信号に加算して微分信号を生成
する微分信号生成手段とを有する微分回路において、前
記微分信号生成手段は、前記ＮＲＺデータのデータ保持
期間長の１／２の期間よりも短い期間を遅延時間として
前記反転ＮＲＺデータ信号を遅延させることを特徴とす
る。
は、入力されたＮＲＺデータ信号から非反転ＮＲＺデー
タ信号と反転ＮＲＺデータ信号を生成する入力手段と、
前記反転ＮＲＺデータ信号を遅延させ、この遅延信号を
前記非反転ＮＲＺデータ信号に加算して微分信号を生成
する微分信号生成手段とを有する微分回路において、前
記微分信号生成手段は、前記ＮＲＺデータのデータ保持
期間長の１／２の期間よりも短い期間を遅延時間として
前記反転ＮＲＺデータ信号を遅延させることを特徴とす
る。
【００１０】請求項４記載の微分回路は、請求項３にお
いて、前記入力手段が、非反転ＮＲＺデータ信号を出力
する非反転出力端子と、反転ＮＲＺデータ信号を出力す
る反転出力端子とを有し、前記微分信号生成手段が、第
１の主端子が前記反転出力端子に接続され、第２の主端
子が前記非反転出力端子に接続され、第１の主端子から
入力された信号を前記時間遅延だけ遅延して第２の主端
子から出力する遅延回路を有することを特徴とする。
いて、前記入力手段が、非反転ＮＲＺデータ信号を出力
する非反転出力端子と、反転ＮＲＺデータ信号を出力す
る反転出力端子とを有し、前記微分信号生成手段が、第
１の主端子が前記反転出力端子に接続され、第２の主端
子が前記非反転出力端子に接続され、第１の主端子から
入力された信号を前記時間遅延だけ遅延して第２の主端
子から出力する遅延回路を有することを特徴とする。
【００１１】次に、本発明の請求項５記載のクロック生
成回路は、請求項１ないし４のいずれかに記載の微分回
路と、前記微分回路で生成された前記微分信号を全波整
流して整流信号を生成する整流回路と、前記ＮＲＺデー
タのデータ保持期間長を周期とする周波数を共振周波数
とする共振器を有し、この共振器を前記整流信号でたた
いてクロック信号を生成する共振回路とを備えたことを
特徴とする。
成回路は、請求項１ないし４のいずれかに記載の微分回
路と、前記微分回路で生成された前記微分信号を全波整
流して整流信号を生成する整流回路と、前記ＮＲＺデー
タのデータ保持期間長を周期とする周波数を共振周波数
とする共振器を有し、この共振器を前記整流信号でたた
いてクロック信号を生成する共振回路とを備えたことを
特徴とする。
【００１２】
第１の実施形態 図１は本発明の第１の実施形態のクロック生成回路であ
る。また図２は本発明の第１の実施形態のクロック生成
回路の各部における信号波形図である。図１に示すクロ
ック生成回路は、本発明の微分回路１と、整流回路２
と、共振回路３とを有し、外部から入力されたＮＲＺ
（Non Return to Zero）データ信号からクロック信号を
生成する。ＮＲＺデータ信号は、データ期間ごとに”
Ｌ”レベルまたは”Ｈ”レベルとなる信号（”０”また
は”１”となるデータ信号）である。ＮＲＺデータ信号
のデータ保持期間長をＴ0 とすると、図１に示すクロッ
ク生成回路は、周波数ｆCLK ＝１／Ｔ0 のクロック信号
を生成するものである。またデータ保持期間長Ｔ0 のＮ
ＲＺデータ信号には、周波数ｆ0 ＝１／（２×Ｔ0 ）の
成分が含まれている。このｆ0 （＝ｆCLK ／２）を１／
２クロック周波数と称する。
る。また図２は本発明の第１の実施形態のクロック生成
回路の各部における信号波形図である。図１に示すクロ
ック生成回路は、本発明の微分回路１と、整流回路２
と、共振回路３とを有し、外部から入力されたＮＲＺ
（Non Return to Zero）データ信号からクロック信号を
生成する。ＮＲＺデータ信号は、データ期間ごとに”
Ｌ”レベルまたは”Ｈ”レベルとなる信号（”０”また
は”１”となるデータ信号）である。ＮＲＺデータ信号
のデータ保持期間長をＴ0 とすると、図１に示すクロッ
ク生成回路は、周波数ｆCLK ＝１／Ｔ0 のクロック信号
を生成するものである。またデータ保持期間長Ｔ0 のＮ
ＲＺデータ信号には、周波数ｆ0 ＝１／（２×Ｔ0 ）の
成分が含まれている。このｆ0 （＝ｆCLK ／２）を１／
２クロック周波数と称する。
【００１３】微分回路１は、差動型入カバッファ１１
と、遅延回路１２と、バッファ１３および１５と、高域
遮断低域通過フィルタ（ＬＰＦ）１４とを備えており、
ＮＲＺデータ信号を微分して微分信号を生成する。差動
型入カバッファ１１と、バッファ１３および１５とは、
図示しない１つの半導体基板上に配置されており（この
半導体装置を、以下、単にＩＣと称する）、遅延回路１
２はＩＣに対して外付けされている。
と、遅延回路１２と、バッファ１３および１５と、高域
遮断低域通過フィルタ（ＬＰＦ）１４とを備えており、
ＮＲＺデータ信号を微分して微分信号を生成する。差動
型入カバッファ１１と、バッファ１３および１５とは、
図示しない１つの半導体基板上に配置されており（この
半導体装置を、以下、単にＩＣと称する）、遅延回路１
２はＩＣに対して外付けされている。
【００１４】差動型入カバッファ１１は、ＮＲＺデータ
信号Ｓ１が外部から差動入力される２つの差動入力端子
と、非反転出力端子と、反転出力端子とを有し、非反転
ＮＲＺデータ信号Ｓ２ａを非反転出力端子から出力し、
またＮＲＺデータ信号Ｓ１を反転させた反転ＮＲＺデー
タ信号Ｓ２ｂを生成して反転出力端子から出力する。こ
の差動型入カバッファ１１は、遅延回路１２とのインピ
ーダンス整合をとるためのものでもある（実際には、遅
延回路１２の製造誤差等により、完全にインピーダンス
整合をとることは難しい）。尚、この差動型入カバッフ
ァ１１は入力手段に相当する。
信号Ｓ１が外部から差動入力される２つの差動入力端子
と、非反転出力端子と、反転出力端子とを有し、非反転
ＮＲＺデータ信号Ｓ２ａを非反転出力端子から出力し、
またＮＲＺデータ信号Ｓ１を反転させた反転ＮＲＺデー
タ信号Ｓ２ｂを生成して反転出力端子から出力する。こ
の差動型入カバッファ１１は、遅延回路１２とのインピ
ーダンス整合をとるためのものでもある（実際には、遅
延回路１２の製造誤差等により、完全にインピーダンス
整合をとることは難しい）。尚、この差動型入カバッフ
ァ１１は入力手段に相当する。
【００１５】遅延回路１２は、差動型入カバッファ１１
の反転出力端子に接続された第１の主端子と、差動型入
カバッファ１１の非反転出力端子に接続された第２の主
端子とを有する双方向の遅延回路であり、第１の主端子
に入力された反転ＮＲＺデータ信号Ｓ２ｂを時間τ1 だ
け遅延し、この遅延信号Ｓ２ａｂを第２主端子から出力
し、また第２の主端子に入力された非反転ＮＲＺデータ
信号Ｓ２ａを時間τ1だけ遅延し、この遅延信号Ｓ２ｂ
ａを第１主端子から出力する（差動型入カバッファ１１
の非反転出力端子との接続点をノードＮａとし、非反転
出力端子との接続点をノードＮｂとする）。遅延時間τ
1 は、Ｔ0 ／２（Ｔ0 はＮＲＺ信号のデータ保持期間
長）に設定される（実際には、遅延回路１２の製造誤差
等により、完全にτ1 ＝Ｔ0 ／２とすることは難し
い）。この遅延回路１２としては、例えば、誘電体上に
ストリップラインを形成し、このストリップラインの一
方の端部を第１のボンディングワイヤで差動型入カバッ
ファ１１の反転出力端子に接続し、また上記ストリップ
ラインの他方の端部を第２のボンディングワイヤで差動
型入カバッファ１１の非反転出力端子に接続し、第１の
ボンディングワイヤのＩＣ側の端部を第１の主端子と
し、第２のボンディングワイヤのＩＣ側の端部を第２の
主端子とするものを用いる。
の反転出力端子に接続された第１の主端子と、差動型入
カバッファ１１の非反転出力端子に接続された第２の主
端子とを有する双方向の遅延回路であり、第１の主端子
に入力された反転ＮＲＺデータ信号Ｓ２ｂを時間τ1 だ
け遅延し、この遅延信号Ｓ２ａｂを第２主端子から出力
し、また第２の主端子に入力された非反転ＮＲＺデータ
信号Ｓ２ａを時間τ1だけ遅延し、この遅延信号Ｓ２ｂ
ａを第１主端子から出力する（差動型入カバッファ１１
の非反転出力端子との接続点をノードＮａとし、非反転
出力端子との接続点をノードＮｂとする）。遅延時間τ
1 は、Ｔ0 ／２（Ｔ0 はＮＲＺ信号のデータ保持期間
長）に設定される（実際には、遅延回路１２の製造誤差
等により、完全にτ1 ＝Ｔ0 ／２とすることは難し
い）。この遅延回路１２としては、例えば、誘電体上に
ストリップラインを形成し、このストリップラインの一
方の端部を第１のボンディングワイヤで差動型入カバッ
ファ１１の反転出力端子に接続し、また上記ストリップ
ラインの他方の端部を第２のボンディングワイヤで差動
型入カバッファ１１の非反転出力端子に接続し、第１の
ボンディングワイヤのＩＣ側の端部を第１の主端子と
し、第２のボンディングワイヤのＩＣ側の端部を第２の
主端子とするものを用いる。
【００１６】ノードＮｂにおいては、差動信号Ｓ２ｂと
遅延信号Ｓ２ｂａとが加算されて反転微分信号Ｓ３ｂが
生成され、またノードＮａにおいては、差動信号Ｓ２ａ
と遅延信号Ｓ２ａｂとが加算されて微分信号Ｓ３ａが生
成される。微分信号Ｓ３ａおよび反転微分信号Ｓ３ｂ
は、”Ｈ”、”Ｍ”、”Ｌ”のいずれかのレベルをとる
３値信号となる。
遅延信号Ｓ２ｂａとが加算されて反転微分信号Ｓ３ｂが
生成され、またノードＮａにおいては、差動信号Ｓ２ａ
と遅延信号Ｓ２ａｂとが加算されて微分信号Ｓ３ａが生
成される。微分信号Ｓ３ａおよび反転微分信号Ｓ３ｂ
は、”Ｈ”、”Ｍ”、”Ｌ”のいずれかのレベルをとる
３値信号となる。
【００１７】ここで、遅延回路１２において発生する共
振について説明する。差動型入力バッファ１１の非反転
出力端子および反転出力端子の出力インピーダンスと、
遅延回路１２の特性インピーダンスとは、それぞれ製造
誤差を持つため、上記の非反転出力端子と遅延回路１２
の間、および上記の反転出力端子と遅延回路１２の間に
おいては、それぞれインピーダンスの整合が完全にとれ
ておらず、このためノードＮａにおける境界Ａ、ノード
Ｎｂにおける境界Ｂはともに不整合点となり、これらの
境界で信号の反射が起こる。ストリップラインによる遅
延回路１２の特性インピーダンスの値は、誘電体の厚さ
やストリップラインのライン幅等に依存して決まるが、
これらには製造ばらつきがあるため、上記特性インピー
ダンスは設計値に対して誤差を持つ。また差動型入力バ
ッファ１１の出力インピーダンスの値は、負荷抵抗の抵
抗値、ＦＥＴのドレインコンダクタンス、ピーキング用
インダクタのインダクタンス、寄生容量等に依存して決
まるが、これらには製造ばらつきがあり、加えて設計時
に見積もりきれない要素もあるため、上記出力インピー
ダンスは設計値に対して誤差を持つ。さらに上記のよう
に信号伝送路（遅延回路１２）の両境界（境界Ａ、Ｂ）
が不整合点となる場合には、両境界で反射を繰り返し、
ある周波数で共振を生じる。
振について説明する。差動型入力バッファ１１の非反転
出力端子および反転出力端子の出力インピーダンスと、
遅延回路１２の特性インピーダンスとは、それぞれ製造
誤差を持つため、上記の非反転出力端子と遅延回路１２
の間、および上記の反転出力端子と遅延回路１２の間に
おいては、それぞれインピーダンスの整合が完全にとれ
ておらず、このためノードＮａにおける境界Ａ、ノード
Ｎｂにおける境界Ｂはともに不整合点となり、これらの
境界で信号の反射が起こる。ストリップラインによる遅
延回路１２の特性インピーダンスの値は、誘電体の厚さ
やストリップラインのライン幅等に依存して決まるが、
これらには製造ばらつきがあるため、上記特性インピー
ダンスは設計値に対して誤差を持つ。また差動型入力バ
ッファ１１の出力インピーダンスの値は、負荷抵抗の抵
抗値、ＦＥＴのドレインコンダクタンス、ピーキング用
インダクタのインダクタンス、寄生容量等に依存して決
まるが、これらには製造ばらつきがあり、加えて設計時
に見積もりきれない要素もあるため、上記出力インピー
ダンスは設計値に対して誤差を持つ。さらに上記のよう
に信号伝送路（遅延回路１２）の両境界（境界Ａ、Ｂ）
が不整合点となる場合には、両境界で反射を繰り返し、
ある周波数で共振を生じる。
【００１８】また、遅延回路２の信号遅延時間τ1 は、
ストリップラインのライン長、ボンディングワイヤの長
さ、伝送経路の比誘電率等に依存して決まるが、これら
には製造ばらつきがあるため（例えば、実際に一定長の
ワイヤを張るのは非常に難しい）、上記の信号遅延時間
τ1 は、設計値Ｔ0 ／２（Ｔ0 はＮＲＺデータ信号のデ
ータ保持期間長）に対して誤差を持つ。
ストリップラインのライン長、ボンディングワイヤの長
さ、伝送経路の比誘電率等に依存して決まるが、これら
には製造ばらつきがあるため（例えば、実際に一定長の
ワイヤを張るのは非常に難しい）、上記の信号遅延時間
τ1 は、設計値Ｔ0 ／２（Ｔ0 はＮＲＺデータ信号のデ
ータ保持期間長）に対して誤差を持つ。
【００１９】図３は遅延回路１２における上記の反射お
よび共振を説明する図である。図３において、不整合点
である境界ＡおよびＢに達した信号は、反射係数に応じ
てその一部が反射される。遅延回路１２においては、境
界ＡおよびＢで反射され折り返した信号により、ある周
波数で共振を生じる。インピーダンス不整合の度合いが
大きいほど上記の反射係数も大きくなり、透過信号に対
する反射信号の強度も大きくなる。差動型入力バッファ
１１の非反転出力端子および反転出力端子の出力インピ
ーダンスをともにＺ１、遅延回路２の特性インピーダン
スをＺ２とすると、境界Ａの反射係数Г１、境界Ｂの反
射係数Г２は、 Г１＝Г２＝（Ｚ２−Ｚ１）／（Ｚ２＋Ｚ１） （１） である。
よび共振を説明する図である。図３において、不整合点
である境界ＡおよびＢに達した信号は、反射係数に応じ
てその一部が反射される。遅延回路１２においては、境
界ＡおよびＢで反射され折り返した信号により、ある周
波数で共振を生じる。インピーダンス不整合の度合いが
大きいほど上記の反射係数も大きくなり、透過信号に対
する反射信号の強度も大きくなる。差動型入力バッファ
１１の非反転出力端子および反転出力端子の出力インピ
ーダンスをともにＺ１、遅延回路２の特性インピーダン
スをＺ２とすると、境界Ａの反射係数Г１、境界Ｂの反
射係数Г２は、 Г１＝Г２＝（Ｚ２−Ｚ１）／（Ｚ２＋Ｚ１） （１） である。
【００２０】また、境界ＡおよびＢが不整合点であると
きに、遅延回路２で共振を発生させる信号の周波数（共
振周波数）をｆ1 ［Ｎ］（Ｎ＝０、１、２…）とする
と、このｆ1 ［Ｎ］は遅延回路１２の信号遅延時間τ1
を用いて次式で表される。 ｆ1 ［Ｎ］＝（１／（２×τ1 ））×（１＋Ｎ） （２） ここで、もしもτ1 が設計値Ｔ0 ／２に等しければ、Ｎ
＝０の基底共振周波数ｆ1 ［０］は、 ｆ1 ［０］＝１／Ｔ0 ＝ｆCLK （３） となり、クロック周波数ｆCLK に等しくなる。しかし遅
延時間τ1 は、前述したように設計値に対し誤差を持っ
ており、誤差を示す定数１／ｋ（誤差０のときｋ＝１）
と、ＮＲＺデータ信号のデータ保持期間長Ｔ0 あるいは
クロック周波数ｆCLK とを用いて、 τ1 ＝（１／ｋ）×（Ｔ0 ／２） （４） ＝（１／ｋ）×（１／（２×ｆCLK ）） （５） と表せる。このとき、Ｎ＝０の共振周波数ｆ1 ［０］
は、 ｆ1 ［０］＝ｋ×ｆCLK （６） となる。誤差定数ｋが１でなく、かつ１に近い値である
ときは、基底共振周波数ｆ1 ［０］はクロック周波数ｆ
CLK と異なり、かつｆCLK に接近したものとなる。この
共振成分は、微分信号Ｓ３ａおよび反転微分信号Ｓ３ｂ
に混入する。
きに、遅延回路２で共振を発生させる信号の周波数（共
振周波数）をｆ1 ［Ｎ］（Ｎ＝０、１、２…）とする
と、このｆ1 ［Ｎ］は遅延回路１２の信号遅延時間τ1
を用いて次式で表される。 ｆ1 ［Ｎ］＝（１／（２×τ1 ））×（１＋Ｎ） （２） ここで、もしもτ1 が設計値Ｔ0 ／２に等しければ、Ｎ
＝０の基底共振周波数ｆ1 ［０］は、 ｆ1 ［０］＝１／Ｔ0 ＝ｆCLK （３） となり、クロック周波数ｆCLK に等しくなる。しかし遅
延時間τ1 は、前述したように設計値に対し誤差を持っ
ており、誤差を示す定数１／ｋ（誤差０のときｋ＝１）
と、ＮＲＺデータ信号のデータ保持期間長Ｔ0 あるいは
クロック周波数ｆCLK とを用いて、 τ1 ＝（１／ｋ）×（Ｔ0 ／２） （４） ＝（１／ｋ）×（１／（２×ｆCLK ）） （５） と表せる。このとき、Ｎ＝０の共振周波数ｆ1 ［０］
は、 ｆ1 ［０］＝ｋ×ｆCLK （６） となる。誤差定数ｋが１でなく、かつ１に近い値である
ときは、基底共振周波数ｆ1 ［０］はクロック周波数ｆ
CLK と異なり、かつｆCLK に接近したものとなる。この
共振成分は、微分信号Ｓ３ａおよび反転微分信号Ｓ３ｂ
に混入する。
【００２１】図１に戻り、バッファ１３は、後段のＬＰ
Ｆ１４とのインピーダンス整合を図るために挿入された
ものであり、微分信号Ｓ３ａが入力される第１の入力端
子と、反転微分信号Ｓ３ｂが入力される第２の入力端子
と、第１および第２の出力端子とを有し、第１の入力端
子と第１の出力端子、第２の入力端子と第２の出力端子
でそれぞれ２組のインピーダンス変換バッファを構成し
ている。尚、遅延回路１２とバッファ１３とは、微分信
号生成手段を構成しており、非反転ＮＲＺデータ信号Ｓ
２ａに、反転ＮＲＺデータ信号Ｓ２ｂの遅延信号Ｓ２ａ
ｂを加算することにより、ＮＲＺデータ信号Ｓ１の微分
信号Ｓ３ａを生成する。
Ｆ１４とのインピーダンス整合を図るために挿入された
ものであり、微分信号Ｓ３ａが入力される第１の入力端
子と、反転微分信号Ｓ３ｂが入力される第２の入力端子
と、第１および第２の出力端子とを有し、第１の入力端
子と第１の出力端子、第２の入力端子と第２の出力端子
でそれぞれ２組のインピーダンス変換バッファを構成し
ている。尚、遅延回路１２とバッファ１３とは、微分信
号生成手段を構成しており、非反転ＮＲＺデータ信号Ｓ
２ａに、反転ＮＲＺデータ信号Ｓ２ｂの遅延信号Ｓ２ａ
ｂを加算することにより、ＮＲＺデータ信号Ｓ１の微分
信号Ｓ３ａを生成する。
【００２２】ＬＰＦ１４は、それぞれ１／２クロック周
波数ｆ0 までを通過帯域とする第１のＬＰＦ１４ａおよ
び第２のＬＰＦ１４ｂを有する。第１のＬＰＦ１４ａ
は、バッファ１３からの微分信号Ｓ４ａに含まれる遅延
回路１２の共振成分を除去して微分信号Ｓ５ａを出力
し、また第２のＬＰＦ１４ｂは、バッファ１３からの反
転微分信号Ｓ４ｂに含まれる遅延回路１２の共振成分を
除去して反転微分信号Ｓ５ｂを出力する。第１のＬＰＦ
１４ａおよび第２のＬＰＦ１４ｂとしては、例えば、抵
抗と容量により構成されたＬＰＦを用いる。
波数ｆ0 までを通過帯域とする第１のＬＰＦ１４ａおよ
び第２のＬＰＦ１４ｂを有する。第１のＬＰＦ１４ａ
は、バッファ１３からの微分信号Ｓ４ａに含まれる遅延
回路１２の共振成分を除去して微分信号Ｓ５ａを出力
し、また第２のＬＰＦ１４ｂは、バッファ１３からの反
転微分信号Ｓ４ｂに含まれる遅延回路１２の共振成分を
除去して反転微分信号Ｓ５ｂを出力する。第１のＬＰＦ
１４ａおよび第２のＬＰＦ１４ｂとしては、例えば、抵
抗と容量により構成されたＬＰＦを用いる。
【００２３】バッファ１５は、後段の整流回路２とのイ
ンピーダンス整合を図るために挿入されたものであり、
ＬＰＦ１４ａからの微分信号Ｓ５ａが入力される第１の
入力端子と、ＬＰＦ１４ｂからの反転微分信号Ｓ５ｂが
入力される第２の入力端子と、第１および第２の出力端
子とを有し、第１の入力端子と第１の出力端子、第２の
入力端子と第２の出力端子でそれぞれ２組のインピーダ
ンス変換バッファを構成している。尚、ＬＰＦ１４ａと
バッファ１５とは、高域遮断手段を構成しており、微分
信号Ｓ５ａから、１／２クロック周波数ｆ0 よりも高い
周波数成分、すなわち遅延回路１２の共振成分を含む不
要高周波成分を除去する。
ンピーダンス整合を図るために挿入されたものであり、
ＬＰＦ１４ａからの微分信号Ｓ５ａが入力される第１の
入力端子と、ＬＰＦ１４ｂからの反転微分信号Ｓ５ｂが
入力される第２の入力端子と、第１および第２の出力端
子とを有し、第１の入力端子と第１の出力端子、第２の
入力端子と第２の出力端子でそれぞれ２組のインピーダ
ンス変換バッファを構成している。尚、ＬＰＦ１４ａと
バッファ１５とは、高域遮断手段を構成しており、微分
信号Ｓ５ａから、１／２クロック周波数ｆ0 よりも高い
周波数成分、すなわち遅延回路１２の共振成分を含む不
要高周波成分を除去する。
【００２４】次に整流回路２は、非線形回路２１と、バ
ッファ２２とを有し、微分回路１で生成された微分信号
を全波整流し、クロック周波数ｆCLK の成分を含む整流
信号を生成する。非線形回路２１は、バッファ１５から
の微分信号６ａが入力される第１の入力端子と、バッフ
ァ１５からの反転微分信号６ａが入力される第２の入力
端子と、非反転出力端子と、反転出力端子とを有し、”
Ｌ”レベル部分を”Ｈ”レベルとすることにより微分信
号６ｂを全波整流して整流信号Ｓ７ａを生成し、これを
非反転出力端子から出力し、また”Ｈ”レベル部分を”
Ｌ”レベルとすることにより反転微分信号６ｂを全波整
流して整流信号Ｓ７ａの反転信号である反転整流信号Ｓ
７ｂを生成し、これを反転出力端子から出力する。
ッファ２２とを有し、微分回路１で生成された微分信号
を全波整流し、クロック周波数ｆCLK の成分を含む整流
信号を生成する。非線形回路２１は、バッファ１５から
の微分信号６ａが入力される第１の入力端子と、バッフ
ァ１５からの反転微分信号６ａが入力される第２の入力
端子と、非反転出力端子と、反転出力端子とを有し、”
Ｌ”レベル部分を”Ｈ”レベルとすることにより微分信
号６ｂを全波整流して整流信号Ｓ７ａを生成し、これを
非反転出力端子から出力し、また”Ｈ”レベル部分を”
Ｌ”レベルとすることにより反転微分信号６ｂを全波整
流して整流信号Ｓ７ａの反転信号である反転整流信号Ｓ
７ｂを生成し、これを反転出力端子から出力する。
【００２５】バッファ２２は、後段の共振回路３とのイ
ンピーダンス整合を図るために挿入されたものであり、
整流信号Ｓ７ａが入力される第１の入力端子と、反転整
流信号Ｓ７ｂが入力される第２の入力端子と、第１およ
び第２の出力端子とを有し、第１の入力端子と第１の出
力端子、第２の入力端子と第２の出力端子でそれぞれ２
組のインピーダンス変換バッファを構成している。
ンピーダンス整合を図るために挿入されたものであり、
整流信号Ｓ７ａが入力される第１の入力端子と、反転整
流信号Ｓ７ｂが入力される第２の入力端子と、第１およ
び第２の出力端子とを有し、第１の入力端子と第１の出
力端子、第２の入力端子と第２の出力端子でそれぞれ２
組のインピーダンス変換バッファを構成している。
【００２６】次に共振回路３は、共振器３１と、出力バ
ッファ３２とを備え、整流回路２で生成された整流信号
からクロック周波数成分を抽出してクロック信号を生成
する。共振器３１は、それぞれクロック周波数ｆCLK を
共振周波数とする第１の共振器３１ａおよび第２の共振
器３１ｂを有する。第１の共振器３１ａは、バッファ２
２からの整流信号Ｓ８ａによってたたかれることにより
（整流信号Ｓ８ａのクロック周波数ｆCLK の成分により
共振し）、クロック周波数ｆCLK のクロック信号Ｓ９ａ
を生成する。また、第２の共振器３１ｂは、バッファ２
２からの反転整流信号Ｓ８ｂによってたたかれることに
より（反転整流信号Ｓ８ｂのクロック周波数ｆCLK の成
分により共振し）、クロック信号Ｓ９ａの反転信号であ
る反転クロック信号Ｓ９ｂを生成する。第１の共振器３
１ａおよび第２の共振器３１ｂとしては、ジッタ成分を
抑制して高純度のクロック信号を得るために、できるだ
け高いＱ値を有する共振器を用いる。例えば、Ｑ値がお
よそ１０００の誘電体フィルタを用いる。
ッファ３２とを備え、整流回路２で生成された整流信号
からクロック周波数成分を抽出してクロック信号を生成
する。共振器３１は、それぞれクロック周波数ｆCLK を
共振周波数とする第１の共振器３１ａおよび第２の共振
器３１ｂを有する。第１の共振器３１ａは、バッファ２
２からの整流信号Ｓ８ａによってたたかれることにより
（整流信号Ｓ８ａのクロック周波数ｆCLK の成分により
共振し）、クロック周波数ｆCLK のクロック信号Ｓ９ａ
を生成する。また、第２の共振器３１ｂは、バッファ２
２からの反転整流信号Ｓ８ｂによってたたかれることに
より（反転整流信号Ｓ８ｂのクロック周波数ｆCLK の成
分により共振し）、クロック信号Ｓ９ａの反転信号であ
る反転クロック信号Ｓ９ｂを生成する。第１の共振器３
１ａおよび第２の共振器３１ｂとしては、ジッタ成分を
抑制して高純度のクロック信号を得るために、できるだ
け高いＱ値を有する共振器を用いる。例えば、Ｑ値がお
よそ１０００の誘電体フィルタを用いる。
【００２７】出力バッファ３２は、クロック信号Ｓ９ａ
が入力される第１の入力端子と、反転クロック信号Ｓ９
ｂが入力される第２の入力端子と、第１および第２の出
力端子とを有し、第１の入力端子と第１の出力端子、第
２の入力端子と第２の出力端子でそれぞれ２組のインピ
ーダンス変換バッファを構成しており、第１の出力端子
からクロック信号Ｓ１０ａを外部回路（図示せず）に供
給し、また第２の出力端子から反転クロック信号Ｓ１０
ｂを外部回路に供給する。
が入力される第１の入力端子と、反転クロック信号Ｓ９
ｂが入力される第２の入力端子と、第１および第２の出
力端子とを有し、第１の入力端子と第１の出力端子、第
２の入力端子と第２の出力端子でそれぞれ２組のインピ
ーダンス変換バッファを構成しており、第１の出力端子
からクロック信号Ｓ１０ａを外部回路（図示せず）に供
給し、また第２の出力端子から反転クロック信号Ｓ１０
ｂを外部回路に供給する。
【００２８】次に、上記の構成を有する図１のクロック
生成回路の動作を説明する。ＮＲＺデータ信号Ｓ１が入
力されると、差動型入カバッファ１１において、非反転
ＮＲＺデータ信号Ｓ２ａおよび反転ＮＲＺデータ信号Ｓ
２ｂが生成される。ノードＮｂから遅延回路１２に入力
した反転ＮＲＺデータ信号Ｓ２ｂは、ここで時間τ
1（式（４）、（５）参照）だけ遅延される。この遅延
信号Ｓ２ａｂは、ノードＮａ側に伝搬して非反転ＮＲＺ
データ信号Ｓ２ａに加算され、これにより微分信号Ｓ３
ａが生成される。また同様に、ノードＮａから遅延回路
１２に入力した非反転ＮＲＺデータ信号Ｓ２ａは、ここ
で時間τ1 だけ遅延される。この遅延信号Ｓ２ｂａは、
ノードＮｂ側に伝搬して反転ＮＲＺデータ信号Ｓ２ｂに
加算され、これにより反転微分信号Ｓ３ｂが生成され
る。
生成回路の動作を説明する。ＮＲＺデータ信号Ｓ１が入
力されると、差動型入カバッファ１１において、非反転
ＮＲＺデータ信号Ｓ２ａおよび反転ＮＲＺデータ信号Ｓ
２ｂが生成される。ノードＮｂから遅延回路１２に入力
した反転ＮＲＺデータ信号Ｓ２ｂは、ここで時間τ
1（式（４）、（５）参照）だけ遅延される。この遅延
信号Ｓ２ａｂは、ノードＮａ側に伝搬して非反転ＮＲＺ
データ信号Ｓ２ａに加算され、これにより微分信号Ｓ３
ａが生成される。また同様に、ノードＮａから遅延回路
１２に入力した非反転ＮＲＺデータ信号Ｓ２ａは、ここ
で時間τ1 だけ遅延される。この遅延信号Ｓ２ｂａは、
ノードＮｂ側に伝搬して反転ＮＲＺデータ信号Ｓ２ｂに
加算され、これにより反転微分信号Ｓ３ｂが生成され
る。
【００２９】ここで、上記の微分信号Ｓ３ａおよび反転
微分信号Ｓ３ｂは、”Ｈ”、”Ｍ”、”Ｌ”のいずれか
のレベルをとる３値信号となる。すなわち、微分信号Ｓ
３ａは、ＮＲＺデータ信号Ｓ１が”Ｌ”レベルから”
Ｈ”レベルに変化すると、τ1の期間、”Ｈ”レベルと
なり、ＮＲＺデータ信号Ｓ１が”Ｈ”レベルから”Ｌ”
レベルに変化すると、τ1 の期間、”Ｌ”レベルとな
り、これ以外の期間で”Ｍ”レベルとなる信号である。
反転微分信号Ｓ３ｂは、ＮＲＺデータ信号Ｓ１が”Ｌ”
レベルから”Ｈ”レベルに変化すると、”Ｌ”レベルと
なり、反転ＮＲＺデータ信号Ｓ１ｂが”Ｈ”レベルか
ら”Ｌ”レベルに変化すると、”Ｈ”レベルとなり、こ
れ以外の期間で”Ｍ”レベルとなる信号である。また、
微分信号Ｓ３ａおよび反転微分信号Ｓ３ｂの信号成分
は、図２に示した波形から判るように、１／２クロック
周波数ｆ0 以下の成分であるが、遅延回路１２におい
て、遅延回路１２の特性インピーダンスと、差動型入力
バッファ１１の出力インピーダンスおよびバッファ１３
の入力インピーダンスとの不整合に起因して共振が起こ
り、基底共振周波数ｆ1 ［０］（＝ｋ×ｆCLK 、式
（６）参照）の共振成分が微分信号Ｓ３ａおよび反転微
分信号Ｓ３ｂに混入している。
微分信号Ｓ３ｂは、”Ｈ”、”Ｍ”、”Ｌ”のいずれか
のレベルをとる３値信号となる。すなわち、微分信号Ｓ
３ａは、ＮＲＺデータ信号Ｓ１が”Ｌ”レベルから”
Ｈ”レベルに変化すると、τ1の期間、”Ｈ”レベルと
なり、ＮＲＺデータ信号Ｓ１が”Ｈ”レベルから”Ｌ”
レベルに変化すると、τ1 の期間、”Ｌ”レベルとな
り、これ以外の期間で”Ｍ”レベルとなる信号である。
反転微分信号Ｓ３ｂは、ＮＲＺデータ信号Ｓ１が”Ｌ”
レベルから”Ｈ”レベルに変化すると、”Ｌ”レベルと
なり、反転ＮＲＺデータ信号Ｓ１ｂが”Ｈ”レベルか
ら”Ｌ”レベルに変化すると、”Ｈ”レベルとなり、こ
れ以外の期間で”Ｍ”レベルとなる信号である。また、
微分信号Ｓ３ａおよび反転微分信号Ｓ３ｂの信号成分
は、図２に示した波形から判るように、１／２クロック
周波数ｆ0 以下の成分であるが、遅延回路１２におい
て、遅延回路１２の特性インピーダンスと、差動型入力
バッファ１１の出力インピーダンスおよびバッファ１３
の入力インピーダンスとの不整合に起因して共振が起こ
り、基底共振周波数ｆ1 ［０］（＝ｋ×ｆCLK 、式
（６）参照）の共振成分が微分信号Ｓ３ａおよび反転微
分信号Ｓ３ｂに混入している。
【００３０】次に、上記の微分信号Ｓ３ａおよび反転微
分信号Ｓ３ｂは、バッファ１３を介し、微分信号Ｓ４ａ
および反転微分信号Ｓ４ｂとしてＬＰＦ１４に入力さ
れ、ＬＰＦ１４において、遅延回路１２の共振成分が除
去される。図４は微分信号Ｓ３ａおよび反転微分信号Ｓ
３ｂの周波数スペクトルとＬＰＦ１４のフィルタ特性を
示す図である。図４において、Ｃは微分信号の主信号成
分を示し、Ｄは微分信号に含まれている遅延回路１２の
共振成分を示す。またＥはＬＰＦ１４のフィルタ特性を
示す。フィルタ特性Ｅの遮断周波数を１／２クロック周
波数ｆ0 とクロック周波数のｆCLK の間に設定すること
により、微分信号から容易に遅延回路１２の共振成分を
除去することができる。
分信号Ｓ３ｂは、バッファ１３を介し、微分信号Ｓ４ａ
および反転微分信号Ｓ４ｂとしてＬＰＦ１４に入力さ
れ、ＬＰＦ１４において、遅延回路１２の共振成分が除
去される。図４は微分信号Ｓ３ａおよび反転微分信号Ｓ
３ｂの周波数スペクトルとＬＰＦ１４のフィルタ特性を
示す図である。図４において、Ｃは微分信号の主信号成
分を示し、Ｄは微分信号に含まれている遅延回路１２の
共振成分を示す。またＥはＬＰＦ１４のフィルタ特性を
示す。フィルタ特性Ｅの遮断周波数を１／２クロック周
波数ｆ0 とクロック周波数のｆCLK の間に設定すること
により、微分信号から容易に遅延回路１２の共振成分を
除去することができる。
【００３１】図１および図２に戻り、ＬＰＦ１４で共振
成分が除去された微分信号Ｓ５ａおよび反転微分信号Ｓ
５ｂは、バッファ１５を介し、微分信号Ｓ６ａおよび反
転微分信号Ｓ６ｂとして非線形回路２１に入力される。
非線形回路２１において、微分信号Ｓ６ａの”Ｌ”レベ
ル部分を”Ｈ”レベルにする全波整流を施すことによ
り、整流信号Ｓ７ａが生成される。また反転微分信号Ｓ
６ｂの”Ｈ”レベル部分を”Ｌ”レベルにする全波整流
を施することにより、反転整流信号Ｓ７ｂが生成され
る。この整流信号Ｓ７ａおよび反転整流信号Ｓ７ｂに
は、図２に示した波形から判るように、クロック周波数
ｆCLK の成分が含まれており、また遅延回路１２で発生
した共振成分はＬＰＦ１４で既に除去されているので、
含まれていない。
成分が除去された微分信号Ｓ５ａおよび反転微分信号Ｓ
５ｂは、バッファ１５を介し、微分信号Ｓ６ａおよび反
転微分信号Ｓ６ｂとして非線形回路２１に入力される。
非線形回路２１において、微分信号Ｓ６ａの”Ｌ”レベ
ル部分を”Ｈ”レベルにする全波整流を施すことによ
り、整流信号Ｓ７ａが生成される。また反転微分信号Ｓ
６ｂの”Ｈ”レベル部分を”Ｌ”レベルにする全波整流
を施することにより、反転整流信号Ｓ７ｂが生成され
る。この整流信号Ｓ７ａおよび反転整流信号Ｓ７ｂに
は、図２に示した波形から判るように、クロック周波数
ｆCLK の成分が含まれており、また遅延回路１２で発生
した共振成分はＬＰＦ１４で既に除去されているので、
含まれていない。
【００３２】次に、上記の整流信号Ｓ７ａおよび反転整
流信号Ｓ７ｂは、バッファ２２を介し、整流信号Ｓ８ａ
および反転整流信号Ｓ８ｂとして、共振器３１に入力さ
れる。整流信号Ｓ８ａおよび反転整流信号Ｓ８ｂが第１
の共振器３１ａおよび第２の共振器３１ｂをそれぞれた
たき、これによりクロック周波数ｆCLK のクロック信号
Ｓ９ａおよび反転クロック信号Ｓ９ｂが生成される。こ
のクロック信号Ｓ９ａおよび反転クロック信号Ｓ９ｂ
は、出力バッファ３２から外部回路に出力される。この
クロック信号Ｓ９ａおよび反転クロック信号Ｓ９ｂは、
遅延回路１２で発生した共振成分を含まない高純度なク
ロック信号である。
流信号Ｓ７ｂは、バッファ２２を介し、整流信号Ｓ８ａ
および反転整流信号Ｓ８ｂとして、共振器３１に入力さ
れる。整流信号Ｓ８ａおよび反転整流信号Ｓ８ｂが第１
の共振器３１ａおよび第２の共振器３１ｂをそれぞれた
たき、これによりクロック周波数ｆCLK のクロック信号
Ｓ９ａおよび反転クロック信号Ｓ９ｂが生成される。こ
のクロック信号Ｓ９ａおよび反転クロック信号Ｓ９ｂ
は、出力バッファ３２から外部回路に出力される。この
クロック信号Ｓ９ａおよび反転クロック信号Ｓ９ｂは、
遅延回路１２で発生した共振成分を含まない高純度なク
ロック信号である。
【００３３】このように上記第１の実施形態の微分回路
１によれば、遅延回路１２において発生した共振成分が
微分信号に混入しても、ＬＰＦ１４で除去することがで
きるので、クロック周波数近傍の不要高周波成分を含ま
ない微分信号を生成することができる。また微分回路１
を用いたクロック生成回路によれば、不要周波数成分を
含まない高純度のクロック信号を生成することができ
る。
１によれば、遅延回路１２において発生した共振成分が
微分信号に混入しても、ＬＰＦ１４で除去することがで
きるので、クロック周波数近傍の不要高周波成分を含ま
ない微分信号を生成することができる。また微分回路１
を用いたクロック生成回路によれば、不要周波数成分を
含まない高純度のクロック信号を生成することができ
る。
【００３４】第２の実施形態 図５は本発明の第２の実施形態のクロック生成回路であ
る。また、図６は本発明の第２の実施形態のクロック生
成回路の各部における信号波形図である。図５に示すク
ロック生成回路は、微分回路４と、整流回路２と、共振
回路３とを有する。尚、整流回路２および共振回路３
は、図１に示すものと同じである。微分回路４は、差動
型入力バッファ１１と、遅延回路４１と、バッファ４２
とを備え、ＮＲＺデータ信号を微分して微分信号を生成
する。差動型入カバッファ１１およびバッファ４２は、
整流回路２とともに、図示しない１つのＩＣ上に形成さ
れており、遅延回路４１のみがＩＣに対して外付けされ
ている。尚、差動型入力バッファ１１は、図１に示すも
のと同じである。
る。また、図６は本発明の第２の実施形態のクロック生
成回路の各部における信号波形図である。図５に示すク
ロック生成回路は、微分回路４と、整流回路２と、共振
回路３とを有する。尚、整流回路２および共振回路３
は、図１に示すものと同じである。微分回路４は、差動
型入力バッファ１１と、遅延回路４１と、バッファ４２
とを備え、ＮＲＺデータ信号を微分して微分信号を生成
する。差動型入カバッファ１１およびバッファ４２は、
整流回路２とともに、図示しない１つのＩＣ上に形成さ
れており、遅延回路４１のみがＩＣに対して外付けされ
ている。尚、差動型入力バッファ１１は、図１に示すも
のと同じである。
【００３５】遅延回路４１は、差動型入カバッファ１１
の反転出力端子に接続された第１の主端子と、差動型入
カバッファ１１の反転出力端子に接続された第２の主端
子とを有する双方向の遅延回路であり、第１の主端子に
入力された差動信号Ｓ２ａを時間τ2 だけ遅延し、この
遅延信号Ｓ２ｂａを第２主端子から出力し、また第２の
主端子に入力された反転差動信号Ｓ２ｂを時間τ2 だけ
遅延し、この遅延信号Ｓ２ａｂを第１主端子から出力す
る。遅延時間τ2 は、Ｔ0 ／２（≒τ1 ）より小さい
値、例えば τ2 ＝（１／ｋ）×（３／８）×Ｔ0 （７） ＝（１／ｋ）×（３／８）×ｆCLK （８） である（ただし、ｋは誤差定数である）。この遅延回路
４１としては、例えば、ストリップラインとボンデイン
グワイヤによる遅延回路（図１の遅延回路１２として用
いた遅延回路）を用いる。このとき、遅延回路４１にお
いて発生する共振の基底共振周波数ｆ2 ［０］は、 ｆ2 ［０］＝ｋ×（３／８）×ｆCLK （９） となる。このように遅延回路の遅延時間をＴ0 ／２より
小さくすると、遅延回路の基底共振周波数は大きくな
る。従って、ｆ2 ［０］が共振器３１の共振帯域を外れ
るように遅延時間τ2 を設定することにより、共振器３
１において遅延回路の共振成分を除去することができ
る。
の反転出力端子に接続された第１の主端子と、差動型入
カバッファ１１の反転出力端子に接続された第２の主端
子とを有する双方向の遅延回路であり、第１の主端子に
入力された差動信号Ｓ２ａを時間τ2 だけ遅延し、この
遅延信号Ｓ２ｂａを第２主端子から出力し、また第２の
主端子に入力された反転差動信号Ｓ２ｂを時間τ2 だけ
遅延し、この遅延信号Ｓ２ａｂを第１主端子から出力す
る。遅延時間τ2 は、Ｔ0 ／２（≒τ1 ）より小さい
値、例えば τ2 ＝（１／ｋ）×（３／８）×Ｔ0 （７） ＝（１／ｋ）×（３／８）×ｆCLK （８） である（ただし、ｋは誤差定数である）。この遅延回路
４１としては、例えば、ストリップラインとボンデイン
グワイヤによる遅延回路（図１の遅延回路１２として用
いた遅延回路）を用いる。このとき、遅延回路４１にお
いて発生する共振の基底共振周波数ｆ2 ［０］は、 ｆ2 ［０］＝ｋ×（３／８）×ｆCLK （９） となる。このように遅延回路の遅延時間をＴ0 ／２より
小さくすると、遅延回路の基底共振周波数は大きくな
る。従って、ｆ2 ［０］が共振器３１の共振帯域を外れ
るように遅延時間τ2 を設定することにより、共振器３
１において遅延回路の共振成分を除去することができ
る。
【００３６】バッファ４２は、遅延回路４１とのインピ
ーダンス整合をとるとともに（実際には完全にインピー
ダンス整合をとることは非常に難しい）、整流回路２と
のインピーダンス整合をとるために挿入されたものであ
り、微分信号Ｓ３ａが入力される第１の入力端子と、反
転微分信号Ｓ３ｂが入力される第２の入力端子と、第１
および第２の出力端子とを有し、第１の入力端子と第１
の出力端子、第２の入力端子と第２の出力端子でそれぞ
れ２組のインピーダンス変換バッファを構成している。
ーダンス整合をとるとともに（実際には完全にインピー
ダンス整合をとることは非常に難しい）、整流回路２と
のインピーダンス整合をとるために挿入されたものであ
り、微分信号Ｓ３ａが入力される第１の入力端子と、反
転微分信号Ｓ３ｂが入力される第２の入力端子と、第１
および第２の出力端子とを有し、第１の入力端子と第１
の出力端子、第２の入力端子と第２の出力端子でそれぞ
れ２組のインピーダンス変換バッファを構成している。
【００３７】次に、上記の構成を有する図５のクロック
生成回路の動作を説明する。ノードＮｂから遅延回路４
１に入力した反転ＮＲＺデータ信号Ｓ２ｂは、ここで時
間τ2 （式（７）、（８）参照）だけ遅延され、遅延信
号Ｓ２ａｂとしてノードＮａ側に伝搬して非反転ＮＲＺ
データ信号Ｓ２ａに加算され、これにより微分信号Ｓ３
ａが生成される。また同様に、ノードＮａから遅延回路
４１に入力した非反転ＮＲＺデータ信号Ｓ２ａは、ここ
で時間τ2 だけ遅延され、遅延信号Ｓ２ｂａとしてノー
ドＮｂ側に伝搬して反転ＮＲＺデータ信号Ｓ２ｂに加算
され、これにより反転微分信号Ｓ３ｂが生成される。
生成回路の動作を説明する。ノードＮｂから遅延回路４
１に入力した反転ＮＲＺデータ信号Ｓ２ｂは、ここで時
間τ2 （式（７）、（８）参照）だけ遅延され、遅延信
号Ｓ２ａｂとしてノードＮａ側に伝搬して非反転ＮＲＺ
データ信号Ｓ２ａに加算され、これにより微分信号Ｓ３
ａが生成される。また同様に、ノードＮａから遅延回路
４１に入力した非反転ＮＲＺデータ信号Ｓ２ａは、ここ
で時間τ2 だけ遅延され、遅延信号Ｓ２ｂａとしてノー
ドＮｂ側に伝搬して反転ＮＲＺデータ信号Ｓ２ｂに加算
され、これにより反転微分信号Ｓ３ｂが生成される。
【００３８】このとき図６に示すように、上記の微分信
号Ｓ３ａおよび反転微分信号Ｓ３ｂは、図２の微分信号
Ｓ３ａおよび反転微分信号Ｓ３ｂに比べて”Ｈ”レベル
および”Ｌ”レベルのデューティが小さいものとなる。
また、上記の微分信号Ｓ３ａおよび反転微分信号Ｓ３ｂ
の信号成分には、基底共振周波数ｆ2 ［０］（＝ｋ×
（３／８）×ｆCLK 、式（９）参照）の共振成分が混入
している。
号Ｓ３ａおよび反転微分信号Ｓ３ｂは、図２の微分信号
Ｓ３ａおよび反転微分信号Ｓ３ｂに比べて”Ｈ”レベル
および”Ｌ”レベルのデューティが小さいものとなる。
また、上記の微分信号Ｓ３ａおよび反転微分信号Ｓ３ｂ
の信号成分には、基底共振周波数ｆ2 ［０］（＝ｋ×
（３／８）×ｆCLK 、式（９）参照）の共振成分が混入
している。
【００３９】次に、上記の微分信号Ｓ３ａおよび反転微
分信号Ｓ３ｂは、バッファ４２を介し、微分信号Ｓ４ａ
および反転微分信号Ｓ４ｂとして非線形回路２１に入力
され、ここで全波整流され、整流信号Ｓ７ａおよび反転
整流信号Ｓ７ｂが生成される。この整流信号Ｓ７ａおよ
び反転整流信号Ｓ７ｂには、図６に示した波形から判る
ように、クロック周波数ｆCLK の成分が含まれており、
また遅延回路４１で発生した共振成分も含まれている。
また、図６に示す整流信号Ｓ７ａおよび反転整流信号Ｓ
７ｂは、図２に示す整流信号Ｓ７ａおよび反転整流信号
Ｓ７ｂに比べて、整流信号Ｓ７ａについては”Ｈ”レベ
ルのデューティが、また反転整流信号Ｓ７ｂについて
は”Ｌ”レベルのデューティがそれぞれ小さくなってい
るが、共振回路３におけるクロック信号の生成に支障を
きたすものではない。
分信号Ｓ３ｂは、バッファ４２を介し、微分信号Ｓ４ａ
および反転微分信号Ｓ４ｂとして非線形回路２１に入力
され、ここで全波整流され、整流信号Ｓ７ａおよび反転
整流信号Ｓ７ｂが生成される。この整流信号Ｓ７ａおよ
び反転整流信号Ｓ７ｂには、図６に示した波形から判る
ように、クロック周波数ｆCLK の成分が含まれており、
また遅延回路４１で発生した共振成分も含まれている。
また、図６に示す整流信号Ｓ７ａおよび反転整流信号Ｓ
７ｂは、図２に示す整流信号Ｓ７ａおよび反転整流信号
Ｓ７ｂに比べて、整流信号Ｓ７ａについては”Ｈ”レベ
ルのデューティが、また反転整流信号Ｓ７ｂについて
は”Ｌ”レベルのデューティがそれぞれ小さくなってい
るが、共振回路３におけるクロック信号の生成に支障を
きたすものではない。
【００４０】次に、上記の整流信号Ｓ７ａおよび反転整
流信号Ｓ７ｂは、バッファ２２を介し、整流信号Ｓ８ａ
および反転整流信号Ｓ８ｂとして、共振器３１に入力さ
れる。整流信号Ｓ８ａおよび反転整流信号Ｓ８ｂが第１
の共振器３１ａおよび第２の共振器３１ｂをそれぞれた
たき、これによりクロック周波数ｆCLK のクロック信号
Ｓ９ａおよび反転クロック信号Ｓ９ｂが生成される。
流信号Ｓ７ｂは、バッファ２２を介し、整流信号Ｓ８ａ
および反転整流信号Ｓ８ｂとして、共振器３１に入力さ
れる。整流信号Ｓ８ａおよび反転整流信号Ｓ８ｂが第１
の共振器３１ａおよび第２の共振器３１ｂをそれぞれた
たき、これによりクロック周波数ｆCLK のクロック信号
Ｓ９ａおよび反転クロック信号Ｓ９ｂが生成される。
【００４１】このとき、整流信号Ｓ８ａおよび反転整流
信号Ｓ８ｂに含まれる共振成分は、共振器３１の共振帯
域外にあるため、共振回路３１を通過することができ
ず、除去される。従って上記のクロック信号Ｓ９ａおよ
び反転クロック信号Ｓ９ｂは、遅延回路１２で発生した
共振成分を含まない高純度なクロック信号である。この
クロック信号Ｓ９ａおよび反転クロック信号Ｓ９ｂは、
出力バッファ３３から外部回路に出力される。
信号Ｓ８ｂに含まれる共振成分は、共振器３１の共振帯
域外にあるため、共振回路３１を通過することができ
ず、除去される。従って上記のクロック信号Ｓ９ａおよ
び反転クロック信号Ｓ９ｂは、遅延回路１２で発生した
共振成分を含まない高純度なクロック信号である。この
クロック信号Ｓ９ａおよび反転クロック信号Ｓ９ｂは、
出力バッファ３３から外部回路に出力される。
【００４２】図７は上記の整流信号Ｓ８ａおよび反転整
流信号Ｓ８ｂの周波数スペクトルと、共振器３１の共振
特性を示す図である。図７において、Ｆは整流信号の主
信号成分を示し、Ｇは整流信号に含まれている遅延回路
４１の共振成分を示す。またＨは共振器３１の共振特性
を示す。共振器３１の共振帯域Ｈから遅延回路４１の共
振成分Ｇが外れるように遅延回路４１の遅延時間を設定
しておけば、共振器３１において共振成分Ｇを除去する
ことができる。
流信号Ｓ８ｂの周波数スペクトルと、共振器３１の共振
特性を示す図である。図７において、Ｆは整流信号の主
信号成分を示し、Ｇは整流信号に含まれている遅延回路
４１の共振成分を示す。またＨは共振器３１の共振特性
を示す。共振器３１の共振帯域Ｈから遅延回路４１の共
振成分Ｇが外れるように遅延回路４１の遅延時間を設定
しておけば、共振器３１において共振成分Ｇを除去する
ことができる。
【００４３】このように上記第２の実施形態の微分回路
４によれば、遅延回路４１の遅延時間をＮＲＺデータ信
号のデータ保持期間の１／２よりも小さく設定し、遅延
回路４１の共振成分の周波数をクロック周波数よりも大
きくすることにより、クロック周波数近傍の不要高周波
成分を含まない微分信号を生成することができる。さら
に、第１の実施形態に比べてバッファとＬＰＦを削減で
きるので、アナログ高速ＩＣ化を実現しやすくなる。ま
た微分回路４を用いたクロック生成回路によれば、上記
の共振成分は共振器３１で除去されるので、不要周波数
成分を含まない高純度のクロック信号を生成することが
できる。
４によれば、遅延回路４１の遅延時間をＮＲＺデータ信
号のデータ保持期間の１／２よりも小さく設定し、遅延
回路４１の共振成分の周波数をクロック周波数よりも大
きくすることにより、クロック周波数近傍の不要高周波
成分を含まない微分信号を生成することができる。さら
に、第１の実施形態に比べてバッファとＬＰＦを削減で
きるので、アナログ高速ＩＣ化を実現しやすくなる。ま
た微分回路４を用いたクロック生成回路によれば、上記
の共振成分は共振器３１で除去されるので、不要周波数
成分を含まない高純度のクロック信号を生成することが
できる。
【００４４】尚、上記第１のおよび第２の実施形態の微
分回路は、クロック生成回路だけでなく、周波数逓倍回
路等にも適用可能である。
分回路は、クロック生成回路だけでなく、周波数逓倍回
路等にも適用可能である。
【００４５】
【発明の効果】以上説明したように本発明の請求項１ま
たは２に記載の微分回路によれば、内部で発生した不要
高周波成分を高域遮断手段により除去することができる
ので、所定の周波数近傍に不要成分を含まない微分信号
を生成することができるという効果がある。
たは２に記載の微分回路によれば、内部で発生した不要
高周波成分を高域遮断手段により除去することができる
ので、所定の周波数近傍に不要成分を含まない微分信号
を生成することができるという効果がある。
【００４６】本発明の請求項３または４に記載の微分回
路によれば、微分信号生成手段の信号遅延時間をＮＲＺ
データ信号のデータ保持期間の１／２よりも小さく設定
し、内部で発生する共振成分の周波数を所定の周波数よ
りも大きくすることにより、前記所定の周波数近傍に不
要成分を含まない微分信号を生成することができるとい
う効果がある。さらに、上記請求項１または２に記載の
微分回路に比べてアナログ高速ＩＣ化を実現しやすいと
いう効果がある。
路によれば、微分信号生成手段の信号遅延時間をＮＲＺ
データ信号のデータ保持期間の１／２よりも小さく設定
し、内部で発生する共振成分の周波数を所定の周波数よ
りも大きくすることにより、前記所定の周波数近傍に不
要成分を含まない微分信号を生成することができるとい
う効果がある。さらに、上記請求項１または２に記載の
微分回路に比べてアナログ高速ＩＣ化を実現しやすいと
いう効果がある。
【００４７】また、本発明のクロック生成回路によれ
ば、上記本発明の微分回路を用いることにより、不要周
波数成分を含まない高純度のクロック信号を生成するこ
とができるという効果がある。
ば、上記本発明の微分回路を用いることにより、不要周
波数成分を含まない高純度のクロック信号を生成するこ
とができるという効果がある。
【図１】本発明の第１の実施形態のクロック生成回路で
ある。
ある。
【図２】本発明の第１の実施形態のクロック生成回路の
各部における信号波形図である。
各部における信号波形図である。
【図３】本発明の第１の実施形態のクロック生成回路に
おける遅延回路で発生する反射および共振を説明する図
である。
おける遅延回路で発生する反射および共振を説明する図
である。
【図４】本発明の第１の実施形態のクロック生成回路に
おいて生成された微分信号の周波数スペクトルと、本発
明の第１の実施形態の微分回路におけるＬＰＦのフィル
タ特性を示す図である。
おいて生成された微分信号の周波数スペクトルと、本発
明の第１の実施形態の微分回路におけるＬＰＦのフィル
タ特性を示す図である。
【図５】本発明の第２の実施形態のクロック生成回路で
ある。
ある。
【図６】本発明の第２の実施形態を用いたクロック生成
回路の各部における信号波形図である。
回路の各部における信号波形図である。
【図７】本発明の第２の実施形態のクロック生成回路に
おいて生成された整流信号の周波数スペクトルと、共振
器の共振特性を示す図である。
おいて生成された整流信号の周波数スペクトルと、共振
器の共振特性を示す図である。
【図８】従来のクロック生成回路である。
【図９】従来のクロック生成回路の各部における信号波
形図である。
形図である。
１，４ 微分回路 、２ 整流回路 、３ 共振回路
、１１ 差動型入カバッファ 、１２，４１ 遅延回
路 、１３，１５，２２，４２ バッファ 、１４ 高
域遮断低域通過フィルタ（ＬＰＦ） 、１４ａ 第１の
ＬＰＦ 、１４ｂ第２のＬＰＦ 、２１ 非線形回路
、３１ 共振器 、３２ 出力バッファ
、１１ 差動型入カバッファ 、１２，４１ 遅延回
路 、１３，１５，２２，４２ バッファ 、１４ 高
域遮断低域通過フィルタ（ＬＰＦ） 、１４ａ 第１の
ＬＰＦ 、１４ｂ第２のＬＰＦ 、２１ 非線形回路
、３１ 共振器 、３２ 出力バッファ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 5/06 H03K 5/1532
Claims (5)
- 【請求項１】 外部入力されたＮＲＺデータ信号から非
反転ＮＲＺデータ信号と反転ＮＲＺデータ信号を生成す
る入力手段と、 前記反転ＮＲＺデータ信号を遅延させ、この遅延信号を
前記非反転ＮＲＺデータ信号に加算して微分信号を生成
する微分信号生成手段とを有する微分回路において、 前記ＮＲＺデータのデータ保持期間長の２倍の期間を周
期とする周波数よりも高い周波数成分を前記微分信号か
ら除去する高域遮断手段を設けたことを特徴とする微分
回路。 - 【請求項２】 前記高域遮断手段は、 前記ＮＲＺデータのデータ保持期間長の２倍の期間を周
期とする周波数までを通過帯域とする低域通過フィルタ
を有することを特徴とする請求項１記載の微分回路。 - 【請求項３】 入力されたＮＲＺデータ信号から非反転
ＮＲＺデータ信号と反転ＮＲＺデータ信号を生成する入
力手段と、 前記反転ＮＲＺデータ信号を遅延させ、この遅延信号を
前記非反転ＮＲＺデータ信号に加算して微分信号を生成
する微分信号生成手段とを有する微分回路において、 前記微分信号生成手段は、 前記ＮＲＺデータのデータ保持期間長の１／２の期間よ
りも短い期間を遅延時間として前記反転ＮＲＺデータ信
号を遅延させることを特徴とする微分回路。 - 【請求項４】 前記入力手段は、 非反転ＮＲＺデータ信号を出力する非反転出力端子と、
反転ＮＲＺデータ信号を出力する反転出力端子とを有
し、 前記微分信号生成手段は、 第１の主端子が前記反転出力端子に接続され、第２の主
端子が前記非反転出力端子に接続され、第１の主端子か
ら入力された信号を前記遅延時間だけ遅延して第２の主
端子から出力する遅延回路を有することを特徴とする請
求項３記載の微分回路。 - 【請求項５】 請求項１ないし４のいずれかに記載の微
分回路と、 前記微分回路で生成された前記微分信号を全波整流して
整流信号を生成する整流回路と、 前記ＮＲＺデータのデータ保持期間長を周期とする周波
数を共振周波数とする共振器を有し、この共振器を前記
整流信号でたたいてクロック信号を生成する共振回路と
を備えたことを特徴とするクロック生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03682097A JP3354829B2 (ja) | 1997-02-21 | 1997-02-21 | 微分回路およびこれを用いたクロック生成回路 |
| US09/026,159 US6115430A (en) | 1997-02-21 | 1998-02-19 | Differentiating circuit and clock generator circuit using the differentiating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03682097A JP3354829B2 (ja) | 1997-02-21 | 1997-02-21 | 微分回路およびこれを用いたクロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233688A JPH10233688A (ja) | 1998-09-02 |
| JP3354829B2 true JP3354829B2 (ja) | 2002-12-09 |
Family
ID=12480402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03682097A Expired - Fee Related JP3354829B2 (ja) | 1997-02-21 | 1997-02-21 | 微分回路およびこれを用いたクロック生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6115430A (ja) |
| JP (1) | JP3354829B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977529B2 (en) * | 2002-03-01 | 2005-12-20 | Ics Technologies, Inc. | Differential clock signal detection circuit |
| WO2009058789A1 (en) * | 2007-10-30 | 2009-05-07 | Rambus Inc. | Signaling with superimposed clock and data signals |
| US8279976B2 (en) * | 2007-10-30 | 2012-10-02 | Rambus Inc. | Signaling with superimposed differential-mode and common-mode signals |
| US8044711B1 (en) * | 2010-02-11 | 2011-10-25 | Pericom Semiconductor Corporation | Clock signal noise shaping |
| WO2011126619A1 (en) | 2010-04-05 | 2011-10-13 | Rambus Inc. | Methods and apparatus for transmission of data |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3747067A (en) * | 1971-08-30 | 1973-07-17 | American Multiplex Syst Inc | Method and apparatus for data transmission |
| WO1991019290A1 (en) * | 1990-05-25 | 1991-12-12 | Hitachi, Ltd. | Optical information recording/reproducing device using pit edge recording system |
| US5399995A (en) * | 1994-04-08 | 1995-03-21 | Raytheon Company | CMOS circuit providing 90 degree phase delay |
| US5896417A (en) * | 1996-10-25 | 1999-04-20 | National Semiconductor Corporation | Apparatus utilizing current-to-voltage conversion for transmitting data at different data transfer rates especially in applications such as dual-rate ethernet local-area networks |
-
1997
- 1997-02-21 JP JP03682097A patent/JP3354829B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-19 US US09/026,159 patent/US6115430A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6115430A (en) | 2000-09-05 |
| JPH10233688A (ja) | 1998-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Roza | Analog-to-digital conversion via duty-cycle modulation | |
| EP0726646B1 (en) | Frequency converter capable of reducing noise components in local oscillation signals | |
| JP5032483B2 (ja) | バンドパスフィルタ | |
| US7586366B2 (en) | Complex filter circuit | |
| US20040155720A1 (en) | Receiver | |
| JP3354829B2 (ja) | 微分回路およびこれを用いたクロック生成回路 | |
| JP3504179B2 (ja) | 周波数変換回路 | |
| US4297660A (en) | Electric circuit using surface acoustic wave device | |
| US20050093652A1 (en) | Size scaling of film bulk acoustic resonator (FBAR) filters using impedance transformer (IT) or balun | |
| KR20050013180A (ko) | 디지털 필터의 설계 방법, 디지털 필터 설계용 프로그램,디지털 필터 | |
| KR101449484B1 (ko) | 직접 변환 수신기 | |
| JPS6096902A (ja) | 周波数逓倍回路 | |
| JPS637709B2 (ja) | ||
| JP2808927B2 (ja) | 周波数ディスクリミネータ | |
| JP2723534B2 (ja) | 増幅回路 | |
| JPS61154207A (ja) | Ｆｍ復調回路 | |
| JP2003224487A (ja) | 高周波信号伝達装置とこれを用いた電子チューナ | |
| US8351496B2 (en) | Apparatus for filtering signals | |
| JPH0766657A (ja) | 遅延等価回路 | |
| KR19980082276A (ko) | 디지탈 비디오 디스크 플레이어(dvdp)의 이퀄라이저 | |
| Andrews et al. | A 300Mb/s clock recovery and data retiming system | |
| JPH02213206A (ja) | Ｕｈｆ帯トランジスタミキサ回路 | |
| JP2962936B2 (ja) | 共振回路 | |
| JPH10243306A (ja) | ビデオ信号再生回路 | |
| JP2998742B1 (ja) | バイアホールインダクタンスの測定方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020917 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070927 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080927 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080927 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090927 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090927 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100927 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110927 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110927 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120927 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120927 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130927 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |