JP3333128B2 - アレイ方法による高速インクリメンタ - Google Patents

アレイ方法による高速インクリメンタ

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JP3333128B2 JP00148598A JP148598A JP3333128B2 JP 3333128 B2 JP3333128 B2 JP 3333128B2 JP 00148598 A JP00148598 A JP 00148598A JP 148598 A JP148598 A JP 148598A JP 3333128 B2 JP3333128 B2 JP 3333128B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は論理回路に関し、特
に入力値を１つ増分するインクリメンタ回路に関する。
【０００２】
【従来の技術】最近、ほとんどのマイクロプロセッサに
性能向上が求められている。従って、各マイクロプロセ
ッサ機能の性能向上が求められる。マイクロプロセッサ
の最も基本的な機能として、簡単な加算を含めてさまざ
まな算術演算がある。従って、マイクロプロセッサで重
要な回路は、２つ以上のデータ値を加えて結果を出す加
算器である。
【０００３】加算器は、２つの変数の値を加えるほか
に、メモリ・アドレスの計算にも用いられる。例えばマ
イクロプロセッサによる順次メモリ・アドレスのアクセ
スを考える。最初のメモリ・アドレスをアクセスしたあ
と、次のメモリ・アドレスにアクセスするには、加算器
が最初のメモリ・アドレスの値を第２の値に加えて次の
メモリ・アドレスを得る必要がある。アドレスが順次な
ので、この例で第１アドレスに加算される第２の値は１
である。加算器がメモリ・アドレスを高速に増分して次
のアドレスを生成できれば、それだけマイクロプロセッ
サはメモリを高速にアクセスでき、これは全体的性能の
向上になる。しかし従来の加算器では、性能を高めるた
めに大きい領域が必要である。回路の領域を大きくすれ
ばチップ・サイズが大きくなることは避けられず、これ
はマイクロプロセッサの現在の要件、つまり高性能と小
領域の組み合わせに反することになる。
【０００４】
【発明が解決しようとする課題】従って、ここで求めら
れるのは、大きい領域を必要とせずに高性能を実現する
マイクロプロセッサの増分算術機能である。本発明はこ
の必要に応える。
【０００５】
【課題を解決するための手段】本発明は、データ入力値
を２進１だけ増分する高速インクリメンタ・アレイを実
現する方法及び装置である。データ入力値は複数の入力
ビット値を含む。インクリメンタ・アレイは複数のワー
ド・ライン、ビット・ライン・ペア、及びセンス・アン
プを含む。入力ビット値は、複数の補入力信号及び複数
の真入力信号として受信される。補入力信号は、アレイ
の行を形成する複数のワード・ラインを通して転送され
る。複数のビット・ライン・ペアのそれぞれは、アレイ
の各列に位置し、アレイの行のワード・ラインの特定の
ラインと接続される。複数のセンス・アンプは、それぞ
れ対応するビット・ライン・ペアに接続され、ビット・
ライン・ペア間の電圧差を検出する。これによりビット
・ライン・ペア及びセンス・アンプが補入力信号の論理
ＮＯＲを実行してＮＯＲ出力を生成する。複数の排他的
ＯＲゲートはそれぞれ対応するＮＯＲ出力及び真入力信
号の特定の１つに接続され、増分された出力信号を生成
する。
【０００６】インクリメンタ・アレイは、ここに開示す
る方法及び装置に従って、より小さい領域しか必要とせ
ずに、データ値を従来の加算器よりも高速に増分する。
【０００７】
【発明の実施の形態】実施例は算術回路の改良に関す
る。ここでの説明は、当業者が実施例を考案し利用でき
るように、また特許出願及びその要件の文脈で提示して
いる。実施例のさまざまな変形例は当業者には明らかで
あろうし、ここに示した基本原理は他の実施例にも応用
できる。従って、実施例は、ここに示す例に限定される
ものではなく、ここに述べる原理や特徴をふまえた最大
の範囲内で認容されるべきものである。
【０００８】本発明は、マイクロプロセッサの増分算術
機能を実現する。増分は、加算器が２つの可変入力値を
加えるという加算とは異なり、インクリメンタは１つの
可変入力値を一定の値１に加える。つまり、入力値がＡ
のとき、インクリメンタは次の関数を実行する。
【数１】Ｂ＝Ａ＋１
【０００９】図１は、所望のインクリメンタ機能を実行
する論理回路の実施例を示すブロック図である。論理回
路１０は６４ビットの入力値１２（Ａ６３、Ａ６
２、．．．、Ａ０）を受信し、入力値１２を２進１だけ
増分して６４ビットの出力値１４（Ｂ６３、Ｂ６
２、．．．、Ｂ０）を生成する。入力値の最下位ビット
（Ａ６３）はインバータ１５に入力される。インバータ
１５はビットの値を反転させ、従ってその値を増分す
る。入力値１２の残りのビットは、ＡＮＤゲート１６
（両方の入力がＨＩＧＨのとき出力もＨＩＧＨ）を使用
して下位のビットすべてと論理ＡＮＤが取られる。各Ａ
ＮＤゲート１６の出力は次に、排他的ＯＲゲート１８
（１つの入力または他方がＨＩＧＨだが両方ではないと
き出力はＨＩＧＨ）を使用して、次に上位の入力ビット
と排他的ＯＲが取られる。一連の排他的ＯＲゲート１８
の出力は、それぞれの出力値１４のビット（Ｂ６３、Ｂ
６２、．．．Ｂ０）を生成する。
【００１０】しかしながらこの設計は、論理回路１０に
はクリティカル・パスに沿ってＮスタックのＡＮＤゲー
トの使用が必要なので厄介である。Ｎウエイ論理積を取
るとき、Ｎが大きい回路では高性能を実現することはで
きない。例えば、出力のビットＢ６３を生成するために
は、入力値１２の６３ビットの論理積を１つのＡＮＤゲ
ート１６を通して取らなければならない。これほど多く
のビットの論理積を取る操作は遅く、従って論理回路１
０にボトルネックが生じる。従って、ＡＮＤゲート１６
の組み合わせを含む論理回路１０を使用して入力値１２
を増分することは、現在のマイクロプロセッサでは実用
的ではない。
【００１１】本発明は、図２に関して述べているよう
に、小さい領域しか必要とせずに、高速増分機能を実行
するインクリメンタ・アレイ回路を提供する。
【００１２】図２は、本発明に従った６４ビットの高速
インクリメンタ・アレイ５０を示すブロック図である。
本発明のインクリメンタ・アレイ５０は、６４ビット・
アレイの形で説明するが、インクリメンタ・アレイは任
意個数のビットのアレイとして実現できることは、当業
者には理解されよう。
【００１３】インクリメンタ・アレイ５０は、入力値を
複数の真入力信号６０（Ａ０、Ａ１、．．．、Ａ６３）
として受信する。ここで入力信号はそれぞれ入力値のビ
ット、及び複数の対応する補入力信号６２に対応する。
図示のとおり、補入力信号６２はそれぞれ、アレイ５０
の行を形成する複数のワード・ライン（ＷＬ）６４を通
して転送される。
【００１４】アレイの各列は、ビット・ライン・ペア６
２（ビット・ラインの真６２ａとビット・ラインの補６
２ｂ）を含む。０以上のセル６６がビット・ライン・ペ
アとワード・ライン６４の間に接続され、基準セル６８
がビット・ライン・ペア６２と基準ワード・ライン（Ｒ
ＷＬ）７０の間に接続され、センス・アンプ（ＳＡ）７
２がビット・ライン・ペア６２に接続され、さらに排他
的ＯＲゲート７４がセンス・アンプ７２と真入力信号６
０の１つに接続される。
【００１５】アレイ５０の列の排他的ＯＲゲート７４は
それぞれ、出力信号（Ｂ０、Ｂ１、．．．、Ｂ６３）を
生成する。出力信号は、各出力信号がアレイ５０の特定
の列を画成するように配置される。真入力信号６０はそ
れぞれ、対応する出力信号の列に位置する排他的ＯＲゲ
ート７４に入力される（例えば入力信号Ａ６３は列Ｂ６
３に位置する排他的ＯＲゲートに入力される）。
【００１６】インクリメンタ・アレイ５０は、次のよう
に全体的な増分機能を実行する。入力信号６０及び６２
によって表される入力値を増分し、出力信号によって表
される増分された出力値を生成するが、増分機能は違う
形で実現される。
【００１７】本発明に従って、増分機能を高速化するた
めに、負論理が用いられる。セル６６のビット・ライン
・ペア６２、及びアレイ５０の各列のセンス・アンプ７
２は、その列の補入力信号６２のＮＯＲを取ることによ
って図１のＡＮＤゲート１６に代わる。補入力信号６２
に対してＮＯＲ関数を実行することは、次式に示すよう
に、真入力信号６０の論理積を取ることに等しい。
【数２】
【００１８】本発明に従って、インクリメンタ・アレイ
が高度に構造化される。ＮＯＲ関数を実行するために、
セル６６はアレイの上対角線パターンで配置される。Ｎ
個の列を有するアレイの場合、ある列に位置するセル６
６の数は次式によって与えられる。
【数３】列（ｉ）のセル数＝（Ｎ−１）−Ｎi
【００１９】ここでｉは０．．Ｎである。例えば６４ビ
ットの入力値の場合、アレイは６４個の列を含む。従っ
て、列０では６３個のセル６６（６３−０）が、列１で
は６２個のセル６６（６３−１）、．．．、列６２では
１つのセル（６３−６２）があり、列６３ではセル６６
がない（６３−６３）。
【００２０】インクリメンタ・アレイ５０の動作につい
て、１つの例として出力信号Ｂ６３、Ｂ６２、及びＢ６
１の生成に関して説明する。出力信号Ｂ６３を参照す
る。入力信号Ａ６３は最下位ビットを表すので、列Ｂ６
３はインバータ機能を実行しなければならない（図１参
照）。列Ｂ６３にはセル６６がないので、センス・アン
プ７２の出力は常に１である。この１出力は、次に入力
信号Ａ６３と排他的ＯＲが取られる。入力信号Ａ６３が
２進１の場合、出力信号Ｂ６３の値は２進０であり、で
なければ逆である。
【００２１】出力信号Ｂ６２を参照する。列Ｂ６２は１
つのセルを含み、このセルは、Ａ６３補に対応するワー
ド・ライン６４に接続され、センス・アンプ７２の出力
は６３補の補、そしてこれは６３真である。この出力は
次に入力信号Ａ６２と排他的ＯＲが取られ、Ｂ６２が生
成される。
【００２２】出力信号Ｂ６１を参照する。列Ｂ６１は２
つのセル６６を含み、２つのセル６６はそれぞれＡ６３
補及びＡ６２補に対応するワード・ラインに接続され
る。センス・アンプ７２の出力は、Ａ６３補及びＡ６２
補とＮＯＲが取られる。この出力は、次に入力信号Ａ６
１と排他的ＯＲが取られ、Ｂ６１が生成される。
【００２３】図３は、インクリメンタ・アレイの列の詳
細ブロック図である。各セル６６は、２つのトランジス
タ、１次トランジスタ（実デバイス）７６ａとダミー・
トランジスタ（ダミー・デバイス）７６ｂを含む。１次
トランジスタ７６ａは、セル６６の行位置に対応するワ
ード・ライン６４と、セル６６の列のビット・ライン真
６２ａの間に接続される。ダミー・トランジスタ７６ｂ
は、対応するビット・ライン補６２ｂ及びＶＧ（仮想グ
ラウンド）信号７８に接続され、１次トランジスタ７６
ａのバランスが取られる。
【００２４】インクリメンタ・アレイの各列の最後の行
は、基準ワード・ライン（ＲＷＬ）７０と分離信号（Ｉ
ＳＯ）８０、対になった基準トランジスタ（基準ダミー
・トランジスタ８２ａ及び基準トランジスタ８２ｂ）、
並びに対になったバイアス・トランジスタ（ダミー・バ
イアス・トランジスタ８４ａ及びバイアス・トランジス
タ８４ｂ）を含む。ＲＷＬ７０は、ビット・ライン補６
２ｂそれぞれに基準トランジスタ８２ｂを通して接続さ
れる。
【００２５】ダミー・バイアス・トランジスタ８４ａは
グラウンドと列のすべてのダミー・トランジスタ７６の
間にＶＧ信号７８を介して接続され、ビット・ライン真
６２ａの降下速度が制御される。ＶＧ信号７８は、ビッ
ト・ライン真６２ａの電圧降下を避けるため、ワード・
ライン６４を同時にスイッチングする。これによりプリ
チャージ動作及びサイクル時間が改良される（後述）。
【００２６】従来の設計のセンス・アンプ７２は、ビッ
ト・ライン・ペア６２とセット信号８６の間に接続され
る。センス・アンプ７２は、２つの出力インバータ８８
及び９０を含み、それぞれ真出力信号９２ａ及び補出力
信号９２ｂを生成する。真出力信号９２ａ及び補出力信
号９２ｂは、両方ともその列の排他的ＯＲゲート７４に
入力される。従って排他的ＯＲゲート７４への入力に
は、次のように、真入力信号６０及び補入力信号６２の
両方とも含まれていなければならない。
【数４】
【００２７】ここでＳＡはセンス・アンプ出力信号であ
る。
【００２８】動作時、各列のビット・ライン真６２ａ及
びビット・ライン補６２ｂは、プリチャージ信号（Ｐ
Ｃ）９６を介してプリチャージされる。その後、補入力
信号６２をワード・ライン６４を介して受信すること
で、１次トランジスタ７６ａが付勢され、ＲＷＬ７０に
よりビット・ライン６４の各ペアの間に電圧差が生じ
る。基準トランジスタ８２ｂの目的は、ビット・ライン
真６２ａとビット・ライン補６２ｂの間に、センス・ア
ンプ７２が検出するため、必要な電圧差を生成すること
である。基準トランジスタ８２ｂ及びバイアス・トラン
ジスタ８４ｂのサイズは、ビット・ライン真６２ａ及び
ビット・ライン補６２ｂの降下速度を調整するように決
定される。
【００２９】ビット・ライン真６２ａに接続される基準
ダミー・トランジスタ８２ａは、常にオフにされる。基
準ダミー・トランジスタ８２ａ及びダミー・バイアス・
トランジスタ８４ａの目的は、ビット・ライン真６２ａ
とビット・ライン補６２ｂの間のノード・キャパシタン
スのバランスを取ることである。ワード・ライン６４か
らビット・ライン真６２ａに引き渡される補入力信号が
論理１の場合、ビット・ライン真６２ａとビット・ライ
ン補６２ｂの間の電圧差は正になる。ビット・ライン真
６２ａに引き渡された補入力信号が論理０の場合、ビッ
ト・ライン真６２ａとビット・ライン補６２ｂの間の電
圧差は負になる。
【００３０】ビット・ライン真６２ａとビット・ライン
補６２ｂの間の電圧差が検出可能なレベルに達すると、
分離信号８０及びセット信号８６は両方とも付勢され
る。セット信号８６はセンス・アンプ７２を付勢し、分
離信号８０はセンス・アンプ７２からビット・ライン・
ペア６２を分離するので、センス・アンプ７２は素早く
反応することができ、ビット・ライン・ペア６２を駆動
する必要がない。
【００３１】このようにしてセンス・アンプ７２は、ビ
ット・ライン真６２ａとビット・ライン補６２ｂの間の
電圧差を検出し、出力９２を正しい極性で生成できる。
ビット・ライン補６２ｂは、補入力信号６２が論理０
で、ビット・ライン真６２ａの半分の速度で降下するの
で、センス・アンプ７２の性能は充分にバランスが取れ
て両方の場合を検出する。センス・アンプが分離された
あと、ビット・ライン真６２ａ及びビット・ライン補６
２ｂは、先に述べたように再びプリチャージされる。
【００３２】得られるインクリメンタ・アレイ５０の構
造は高度に構造化され、従って、従来の加算器にくらべ
てかなり小型に作製できる。センス・アンプ７２及び補
ビット・ライン６２ｂには別にスペースが必要である
が、それでもインクリメンタ・アレイ５０により、有効
面積が大きくなり、全体の性能が向上する。
【００３３】本発明のもう１つの利点は、設計時間が短
縮される可能性である。本発明のアレイ方式は、いくつ
かの回路ブロックを大きく変更せずに共有できる他の機
能ユニットに応用しやすい。例えばアレイ方式により、
先行ゼロ・カウント（Count-Leading Zeros）や比較の
関数、及び図４に示すようなダイナミック・プログラマ
ブル・ロジック・アレイ等の算術機能を実現することが
できる。
【００３４】図４は、ダイナミック・プログラマブル・
ロジック・アレイ（ＰＬＡ）に拡張された図２のインク
リメンタ・アレイを示すブロック図である。ここで類似
の要素は類似の参照符号で示している。ＰＬＡ１００は
ＡＮＤ面１０２及びＯＲ面１０４を含む。ＡＮＤ面１０
２はインクリメンタ・アレイ５０と似ているが、真入力
信号６０はワード・ラインを介してアレイにも入力され
る。ＡＮＤ面１０２の機能は、補入力信号のＮＯＲを取
ることである。ＡＮＤ面１０２の出力は、ＯＲ面１０４
へのワード・ライン入力１０６として用いられ、ＯＲ面
１０４の機能は真入力信号６０のＮＯＲを取ることであ
る。
【００３５】アレイ構造を有する高速インクリメンタ回
路が開示された。システム及び方法が、示した実施例に
したがって述べられてきたが、しかしながら、当業者に
は、上述したシステム及び方法の趣旨及び範囲内で、さ
まざまな変更がこれらの実施例に成されることが容易に
理解されよう。
【００３６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３７】（１）複数のビットを含むデータ入力値を
増分するインクリメンタ・アレイであって、アレイの行
を形成し、補入力信号を転送する複数のワード・ライン
と、アレイの行のワード・ラインの特定のラインに接続
され、それぞれ上記アレイの対応する列に位置する複数
のビット・ライン・ペアと、それぞれ対応するビット・
ライン・ペアに接続され、上記ビット・ライン・ペア間
の電圧差を検出し、補入力信号のＮＯＲ出力を生成す
る、複数のセンス・アンプと、それぞれ対応するＮＯＲ
出力及び真入力信号を受け取り、増分された出力信号を
生成する複数の排他的ＯＲゲートと、を含む、インクリ
メンタ・アレイ。 （２）上対角線パターンに配置され、対応するワード・
ラインとビット・ライン・ペアに接続された複数のセル
を含む、上記（１）記載のインクリメンタ・アレイ。 （３）上記インクリメンタ・アレイは、Ｎ個の列を含
み、各列はセル数が異なり、列（ｉ）のセル数は（Ｎ−
１）−Ｎiであり、ここでｉは０乃至Ｎである、上記
（２）記載のインクリメンタ・アレイ。 （４）上記ビット・ライン・ペアに接続され、ビット・
ラインの各ペアの対応するビット・ライン間に電圧差を
生成する基準ワード・ラインを含む、上記（３）記載の
インクリメンタ・アレイ。 （５）各ビット・ライン・ペアは、ビット・ライン真及
びビット・ライン補を含む、上記（４）記載のインクリ
メンタ・アレイ。 （６）各セルは、各ビット・ライン・ペアの上記ビット
・ライン真とビット・ライン補の間に接続された１次ト
ランジスタ及びダミー・トランジスタを含む、上記
（５）記載のインクリメンタ・アレイ。 （７）各セルの１次トランジスタは、セルの行位置のワ
ード・ラインと、セルの列に位置するビット・ライン真
の間に接続された、上記（６）記載のインクリメンタ・
アレイ。 （８）各列に、グラウンドと、列に位置するダミー・ト
ランジスタの間に接続された仮想グラウンド信号を含
む、上記（７）記載のインクリメンタ・アレイ。 （９）複数のビットを含むデータ入力値を増分する高速
インクリメンタ・アレイを実現する方法であって、 ａ）入力データのビットを、複数の真入力信号及び複数
の補入力信号として提示するステップと、 ｂ）複数の真入力信号を、上記アレイの列を画成する複
数の排他的ＯＲゲートに入力するステップと、 ｃ）複数の補入力信号を、上記インクリメンタ・アレイ
の行を画成する複数のワード・ラインに入力するステッ
プと、 ｄ）上記インクリメンタ・アレイの行と列の所定の交点
に、１次トランジスタを提供するステップと、 ｅ）上記インクリメンタ・アレイの各列に、それぞれ
が、対応する列の上記１次トランジスタそれぞれに接続
されたビット・ラインのペアを提供するステップと、
ｆ）上記アレイの各列に、対応する列のビット・ライン
の上記ペアに接続され、入力された補入力信号のＮＯＲ
出力信号を与える、センス・アンプを提供するステップ
と、 ｇ）上記ＮＯＲ出力信号を、上記センス・アンプから対
応する列の排他的ＯＲゲートに入力し、当該ＮＯＲ出力
信号と上記真入力信号との排他的ＯＲを取り、増分され
た出力信号を与えるステップと、を含む、方法。 （１０）上記ステップｄ）はさらに、 ｄ１）行と列の各交点の上記１次トランジスタを、対応
する行のワード・ラインに接続するステップを含む、上
記（９）記載の方法。 （１１）上記ステップｄ）はさらに、 ｄ２）上記１次トランジスタのそれぞれと対応するビッ
ト・ラインのペアの間に、ダミー・トランジスタを接続
するステップと、 ｄ３）グラウンドと、上記インクリメンタ・アレイの対
応する列それぞれのダミー・トランジスタそれぞれとの
間に、仮想グラウンド信号を接続するステップと、を含
む、上記（１０）記載の方法。 （１２）上記インクリメンタ・アレイは上対角線及び下
対角線を含み、上記ステップｄ）はさらに、 ｄ４）上記１次トランジスタ及びダミー・トランジスタ
を、上記上対角線及び下対角線の１つを形成する、行と
列の交点に与えるステップと、を含む、上記（１１）記
載の方法。 （１３）上記ステップｅ）はさらに、 ｅ１）基準ワード・ラインを上記ビット・ラインのペア
それぞれに接続し、ビット・ラインの各ペアの対応する
ビット・ラインの間に電圧差を生成するステップと、を
含む、上記（１２）記載の方法。
【図面の簡単な説明】
【図１】インクリメンタの機能を実行する論理回路の１
つの実施例を示す図である。
【図２】本発明に従った６４ビット高速インクリメンタ
・アレイ５０のブロック図である。
【図３】インクリメンタ・アレイの列の詳細ブロック図
である。
【図４】ダイナミックＰＬＡ（プログラマブル・ロジッ
ク・アレイ）に拡張した図２のインクリメンタ・アレイ
を示すブロック図である。
【符号の説明】
１０ 論理回路 １２ 入力値 １４ 出力値 １５ インバータ １６ ＡＮＤゲート １８、７４ 排他的ＯＲゲート ５０ インクリメンタ・アレイ ６０ 真入力信号 ６２ 補入力信号 ６２ａ ビット・ライン真 ６２ｂ ビット・ライン補 ６４ ワード・ライン ６６ セル ６８ 基準セル ７０ 基準ワード・ライン ７２ センス・アンプ ７６ａ １次トランジスタ ７６ｂ ダミー・トランジスタ ７８ 仮想グラウンド信号 ８０ 分離信号 ８２ａ 基準ダミー・トランジスタ ８２ｂ 基準トランジスタ ８４ａ ダミー・バイアス・トランジスタ ８４ｂ バイアス・トランジスタ ８６ セット信号 ８８、９０ 出力インバータ ９２ａ 真出力信号 ９２ｂ 補出力信号 ９６ プリチャージ信号 １００ プログラマブル・ロジック・アレイ １０２ ＡＮＤ面 １０４ ＯＲ面 １０６ ワード・ライン入力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オサム・タカハシ アメリカ合衆国78681、テキサス州ラウ ンド・ロック、フィールド・ラーク・ド ライブ 2506 (72)発明者 ジョエル・アブラハム・シルバーマン アメリカ合衆国78731、テキサス州オー スティン、パークビュー・サークル 7601 (72)発明者 サン・フー・ドン アメリカ合衆国78733、テキサス州オー スティン、コレオプシス・ドライブ 10617 審査官 田中 友章 (56)参考文献 特開 平２−47923（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/38 G06F 7/50 G06F 7/00

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のビットを含むデータ入力値を増分す
    るインクリメンタ・アレイであって、 アレイの行を形成し、補入力信号を転送する複数のワー
    ド・ラインと、 アレイの行のワード・ラインの特定のラインに接続さ
    れ、それぞれ上記アレイの対応する列に位置する複数の
    ビット・ライン・ペアと、 それぞれ対応するビット・ライン・ペアに接続され、上
    記ビット・ライン・ペア間の電圧差を検出し、補入力信
    号のＮＯＲ出力を生成する、複数のセンス・アンプと、 それぞれ対応するＮＯＲ出力及び真入力信号を受け取
    り、増分された出力信号を生成する複数の排他的ＯＲゲ
    ートと、 を含む、インクリメンタ・アレイ。
  2. 【請求項２】上対角線パターンに配置され、対応するワ
    ード・ラインとビット・ライン・ペアに接続された複数
    のセルを含む、請求項１記載のインクリメンタ・アレ
    イ。
  3. 【請求項３】上記インクリメンタ・アレイは、Ｎ個の列
    を含み、各列はセル数が異なり、列（ｉ）のセル数は
    （Ｎ−１）−Ｎiであり、ここでｉは０乃至Ｎである、
    請求項２記載のインクリメンタ・アレイ。
  4. 【請求項４】上記ビット・ライン・ペアに接続され、ビ
    ット・ラインの各ペアの対応するビット・ライン間に電
    圧差を生成する基準ワード・ラインを含む、請求項３記
    載のインクリメンタ・アレイ。
  5. 【請求項５】各ビット・ライン・ペアは、ビット・ライ
    ン真及びビット・ライン補を含む、請求項４記載のイン
    クリメンタ・アレイ。
  6. 【請求項６】各セルは、各ビット・ライン・ペアの上記
    ビット・ライン真とビット・ライン補の間に接続された
    １次トランジスタ及びダミー・トランジスタを含む、請
    求項５記載のインクリメンタ・アレイ。
  7. 【請求項７】各セルの１次トランジスタは、セルの行位
    置のワード・ラインと、セルの列に位置するビット・ラ
    イン真の間に接続された、請求項６記載のインクリメン
    タ・アレイ。
  8. 【請求項８】各列に、グラウンドと、列に位置するダミ
    ー・トランジスタの間に接続された仮想グラウンド信号
    を含む、請求項７記載のインクリメンタ・アレイ。
  9. 【請求項９】複数のビットを含むデータ入力値を増分す
    る高速インクリメンタ・アレイを実現する方法であっ
    て、 ａ）入力データのビットを、複数の真入力信号及び複数
    の補入力信号として提示するステップと、 ｂ）複数の真入力信号を、上記アレイの列を画成する複
    数の排他的ＯＲゲートに入力するステップと、 ｃ）複数の補入力信号を、上記インクリメンタ・アレイ
    の行を画成する複数のワード・ラインに入力するステッ
    プと、 ｄ）上記インクリメンタ・アレイの行と列の所定の交点
    に、１次トランジスタを提供するステップと、 ｅ）上記インクリメンタ・アレイの各列に、それぞれ
    が、対応する列の上記１次トランジスタそれぞれに接続
    されたビット・ラインのペアを提供するステップと、 ｆ）上記アレイの各列に、対応する列のビット・ライン
    の上記ペアに接続され、入力された補入力信号のＮＯＲ
    出力信号を与える、センス・アンプを提供するステップ
    と、 ｇ）上記ＮＯＲ出力信号を、上記センス・アンプから対
    応する列の排他的ＯＲゲートに入力し、当該ＮＯＲ出力
    信号と上記真入力信号との排他的ＯＲを取り、増分され
    た出力信号を与えるステップと、を含む、方法。
  10. 【請求項１０】上記ステップｄ）はさらに、 ｄ１）行と列の各交点の上記１次トランジスタを、対応
    する行のワード・ラインに接続するステップを含む、 請求項９記載の方法。
  11. 【請求項１１】上記ステップｄ）はさらに、 ｄ２）上記１次トランジスタのそれぞれと対応するビッ
    ト・ラインのペアの間に、ダミー・トランジスタを接続
    するステップと、 ｄ３）グラウンドと、上記インクリメンタ・アレイの対
    応する列それぞれのダミー・トランジスタそれぞれとの
    間に、仮想グラウンド信号を接続するステップと、 を含む、請求項１０記載の方法。
  12. 【請求項１２】上記インクリメンタ・アレイは上対角線
    及び下対角線を含み、上記ステップｄ）はさらに、 ｄ４）上記１次トランジスタ及びダミー・トランジスタ
    を、上記上対角線及び下対角線の１つを形成する、行と
    列の交点に与えるステップと、 を含む、請求項１１記載の方法。
  13. 【請求項１３】上記ステップｅ）はさらに、 ｅ１）基準ワード・ラインを上記ビット・ラインのペア
    それぞれに接続し、ビット・ラインの各ペアの対応する
    ビット・ラインの間に電圧差を生成するステップと、 を含む、請求項１２記載の方法。
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