JP3330063B2

JP3330063B2 - 遊技機

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Publication number: JP3330063B2
Application number: JP22756697A
Authority: JP
Inventors: 詔八鵜川
Original assignee: Sankyo Co Ltd
Current assignee: Sankyo Co Ltd
Priority date: 1997-08-08
Filing date: 1997-08-08
Publication date: 2002-09-30
Anticipated expiration: 2017-08-08
Also published as: JPH1147399A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ等の制御手段によって遊技の進行が制御されるパチン
コ遊技機等の遊技機に関する。

【０００２】

【従来の技術】パチンコ遊技機では、遊技者が発射した
打玉が遊技盤の遊技領域に設けられた所定の入賞口また
は入賞球装置に入賞すると所定個数の景品玉またはそれ
に相当する価値を遊技者に払い出すようにして遊技が進
行されていく。また、特定の条件が成立すると、可変入
賞球装置の状態が打玉が入賞しやすい遊技者にとって有
利な状態になったり、遊技者にとって有利な状態となる
ための権利が発生したりして、遊技の趣向を向上させる
ように構成されている。さらに、遊技効果を高めるため
に、所定の効果音を発する音発生装置、および所定の点
滅を行うランプやＬＥＤ等が設けられている。

【０００３】遊技機における遊技の進行は、マイクロプ
ロセッサ（以下、ＣＰＵという。）等の制御手段によっ
て制御される。制御手段がＣＰＵで実現される場合に
は、上述した音発生装置、ランプおよびＬＥＤ等に対す
る制御信号は、ＣＰＵのバスに接続されたＩ／Ｏポート
を介してそれらに出力される。また、遊技機にＬＣＤや
ＣＲＴ等による表示装置が設けられている場合には、そ
れらに対する信号もＩ／Ｏポートを介して出力される。
さらに、入賞球装置が開閉可能に構成されている場合に
は、入賞球装置を開閉するためのソレノイド等に与えら
れる信号もＩ／Ｏポートを介して出力される。上記した
もの以外のものについても、ＣＰＵからの制御信号はＩ
／Ｏポートを介して出力される。例えば、ＣＰＵが搭載
されている基板以外の基板に搭載されている回路や、ホ
ールコンピュータ等の遊技機外部の装置に対する信号も
Ｉ／Ｏポートを介して出力される。また、遊技機には打
玉が入賞口等に到達したことを検出するためのセンサが
設けられ、それらのセンサの出力は、Ｉ／Ｏポートを介
してＣＰＵに伝えられる。

【０００４】

【発明が解決しようとする課題】ＣＰＵおよびＩ／Ｏポ
ートとして、消費電流低減等の要請にもとづいて一般に
Ｃ−ＭＯＳＩＣが用いられる。Ｃ−ＭＯＳＩＣの入力部
には入力容量が発生する。すなわち、等価的に、入力部
分にコンデンサが付加された状態になっている。従っ
て、ＣＰＵと各Ｉ／Ｏポートとの間のデータバス上の信
号極性が変化するときに、各Ｉ／Ｏポートの入力容量を
充放電するための電流が流れる。そして、その充放電電
流のためにデータバス上の信号に伝搬遅延が生ずる。Ｃ
ＰＵのデータバスに多数のＩ／Ｏポートが接続される
と、信号伝搬遅延の量は大きくなる。一般に、Ｉ／Ｏポ
ートはデータバス上の信号をアドレスバス上の信号を用
いて取り込むようになっているので、データバス上の信
号伝搬遅延の量が大きくなると、正しい信号がＩ／Ｏポ
ートに取り込まれなくなる可能性がある。逆に、Ｉ／Ｏ
ポートが取り込んだ外部からの信号が、正確にＣＰＵに
伝わらない可能性がある。

【０００５】図１２（Ａ）は、ＣＰＵが出力したデータ
バス上の信号（ＣＰＵライトデータ）とＩ／Ｏポートが
信号を取り込むための信号（ラッチ信号）との関係を示
すタイミング図である。データバス上の信号は、ラッチ
信号の立ち上がり時点（タイミングＴの時点）でＩ／Ｏ
ポートに取り込まれるとする。図１２（Ｂ）に示すよう
に、データバス上の信号伝搬遅延の量が大きすぎると、
ラッチ信号の立ち上がり時点でデータバス上の信号がま
だ確定していないおそれがある。このような場合には、
Ｉ／Ｏポートに正しい信号が取り込まれない。すると、
Ｉ／Ｏポートから信号を受け取る回路や装置において誤
動作が生ずることになる。

【０００６】遊技機において遊技の趣向をさらに向上さ
せるために、音発生装置、ランプおよびＬＥＤに対する
制御信号の数がさらに増えることが考えられる。また、
遊技店における遊技機管理を容易化したりさらにきめ細
かく管理を行うために、遊技機から外部の装置に至る信
号の数も増大する可能性がある。また、外部回路等から
ＣＰＵ側に伝えられる信号数も増大する可能性がある。
すると、Ｉ／Ｏポートの数が増大するので、遂には、上
述したようなＩ／Ｏポートに正しい信号が取り込まれな
くなる状況に至り、Ｉ／Ｏポートから正しい信号が出力
されなくなる状況になってしまうことが予想される。ま
た、ＣＰＵが外部からの信号を正しく認識できなくなる
状況になってしまうことが予想される。

【０００７】本発明は、そのような問題を回避するため
になされたものであって、制御手段に対して信号を入出
力するためのインタフェース回路がさらに増えても、正
しい信号をインタフェース回路を介して他の回路や装置
に出力することができるとともに、インタフェース回路
を介して制御手段に正しく外部からの信号を伝えること
ができる遊技機を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明による遊技機は、
遊技球が入賞可能な始動入賞口などの特定の入賞口と特
定の入賞口に遊技球が入賞した場合に所定の特別遊技を
行う可変表示装置などの特別遊技装置とが遊技盤に設け
られ、特別遊技の結果にもとづいて遊技者に遊技価値を
付与可能な遊技機であって、遊技の進行を制御する制御
手段と、制御手段からの制御信号を取り込んで出力する
複数のインタフェース手段と、制御手段からのアドレス
バス上のアドレス信号にもとづいて、複数のインタフェ
ース手段のうちのいずれかを選択するためのそれぞれの
選択信号を作成する選択信号作成回路と、制御手段と複
数のインタフェース手段との間に設けられたバッファ手
段とを備え、バッファ手段が、制御手段から複数のイン
タフェース手段へのデータバス上の制御信号を取り込ん
で出力し、選択信号が、バッファ手段を介さずにインタ
フェース手段に入力される構成のものである。また、遊
技の進行を制御する制御手段と、外部からの信号を取り
込んで制御手段に出力する複数のインタフェース手段
と、制御手段からのアドレスバス上のアドレス信号にも
とづいて、複数のインタフェース手段のうちのいずれか
を選択するためのそれぞれの選択信号を作成する選択信
号作成回路と、制御手段と複数のインタフェース手段と
の間に設けられたバッファ手段とを備え、バッファ手段
が、インタフェース手段から出力された外部からの信号
を取り込んで制御手段へのデータバスに出力し、選択信
号が、バッファ手段を介さずにインタフェース手段に入
力される構成のものである。なお、遊技価値とは、遊技
機の遊技領域に設けられた特別遊技装置における図柄変
動等の特別遊技の結果にもとづいて可変入賞球装置の状
態が打玉が入賞しやすい遊技者にとって有利な状態にな
ることや、遊技者にとって有利な状態となるための権利
を発生させたりすることである。また、外部からの信号
とは、制御手段以外の部分から制御手段に入力されるべ
き信号であり、例えば、遊技機が有するセンサの出力な
どである。そして、例えば、制御手段はＣＰＵであり、
インタフェース手段はＩ／Ｏポートであり、バッファ手
段はＣＰＵのデータバスに接続されるものである。ま
た、例えば、Ｉ／ＯポートはラッチＩＣで構成される。

【０００９】

【発明の実施の形態】以下、本発明の一実施形態を図面
を参照して説明する。まず、遊技機の一例であるパチン
コ遊技機の全体の構成について説明する。図１はパチン
コ遊技機１を正面からみた正面図、図２はパチンコ遊技
機１の内部構造を示す全体背面図、図３はパチンコ遊技
機１の遊技盤を背面からみた背面図である。なお、ここ
では、遊技機の一例としてパチンコ遊技機を示すが、本
発明はパチンコ遊技機に限られず、例えばコイン遊技機
やスロットマシン等であってもよい。

【００１０】図１に示すように、パチンコ遊技機１は、
額縁状に形成されたガラス扉枠２を有する。ガラス扉枠
２の下部表面には打球供給皿３がある。打球供給皿３の
下部には、打球供給皿３からあふれた景品玉を貯留する
余剰玉受皿４と打球を発射する打球操作ハンドル５が設
けられている。ガラス扉枠２の後方には、遊技盤６が着
脱可能に取り付けられている。また、遊技盤６の前面に
は遊技領域７が設けられている。

【００１１】遊技領域７の中央付近には、複数種類の図
柄を可変表示するための画像表示部９と７セグメントＬ
ＥＤによる可変表示器１０とを含む可変表示装置８が設
けられている。画像表示部９には、「左」、「中」、
「右」の３つの図柄表示エリア９ａ，９ｂ，９ｃがあ
り、これらの図柄表示エリア９ａ，９ｂ，９ｃは各可変
表示部を構成する。可変表示装置８の側部には、打球を
導く通過ゲート１１が設けられている。通過ゲート１１
を通過した打球は、玉出口１３を経て始動入賞口１４の
方に導かれる。通過ゲート１１と玉出口１３との間の通
路には、通過ゲート１１を通過した打球を検出するゲー
トセンサ１２がある。また、始動入賞口１４に入った入
賞球は、遊技盤６の背面に導かれ、始動口センサ１７に
よって検出される。また、始動入賞口１４の下部には開
閉動作を行う可変入賞球装置１５が設けられている。可
変入賞球装置１５は、ソレノイド１６によって開状態と
される。可変入賞球装置１５の下部には、特定遊技状態
（大当たり状態）においてソレノイド２１によって開状
態とされる開閉板２０が設けられている。開閉板２０か
ら遊技盤６の背面に導かれた入賞球のうち一方（Ｖゾー
ン）に入った入賞球はＶカウントセンサ２２で検出さ
れ、他方に入った入賞球はカウントセンサ２３で検出さ
れる。可変表示装置８の下部には、始動入賞口１４に入
った入賞球数を表示する４個の表示部を有する始動入賞
記憶表示器１８が設けられている。この例では、４個を
上限として、始動入賞がある毎に、始動入賞記憶表示器
１８は点灯している表示部を１つずつ増やす。そして、
画像表示部９の可変表示が開始される毎に、点灯してい
る表示部を１つ減らす。

【００１２】遊技盤６には、複数の入賞口１９，２４が
設けられている。遊技領域７の左右周辺には、遊技中に
点滅表示される装飾ランプ２５が設けられ、下部には、
入賞しなかった打球を吸収するアウト口２６がある。ま
た、遊技領域７の外側の左右上部には、効果音を発する
２つのスピーカ２７が設けられている。遊技領域７の外
周には、遊技効果ランプ・ＬＥＤ２８が設けられてい
る。そして、この例では、一方のスピーカ２７の近傍
に、景品玉払出時に点灯する賞球ランプ５１が設けら
れ、他方のスピーカ２７の近傍に、補給玉が切れたとき
に点灯する玉切れランプ５２が設けられている。さら
に、図１には、パチンコ遊技台１に隣接して設置され、
プリペイドカードが挿入されることによって玉貸しを可
能にするカードユニット５０も示されている。

【００１３】打球発射装置から発射された打球は、打球
レールを通って遊技領域７に入り、その後、遊技領域７
を下りてくる。打球が通過ゲート１１を通ってゲートセ
ンサ１２で検出されると、可変表示器１０の表示数字が
連続的に変化する状態になる。また、打球が始動入賞口
１４に入り始動口センサ１７で検出されると、画像表示
部９内の図柄が回転を始める。画像表示部９内の画像の
回転は、一定時間が経過したときに停止する。停止時の
画像の組み合わせが大当たり図柄の組み合わせである
と、大当たり遊技状態に移行する。すなわち、開閉板２
０が、一定時間経過するまで、または、所定個数（例え
ば１０個）の打球が入賞するまで開放する。そして、開
閉板２０の開放中に打球が特定入賞領域に入賞しＶカウ
ントセンサ２２で検出されると、継続権が発生し開閉板
２０の開放が再度行われる。この継続権の発生は、所定
回数（例えば１６回）許容される。

【００１４】停止時の画像表示部９内の画像の組み合わ
せが確率変動を伴う大当たり図柄の組み合わせであっ
て、可変表示器１０の示す図柄が所定の図柄である場合
には、その後、可変入賞球装置１５が高い頻度で開状態
となるとともに、次に大当たりとなる確率が高くなる。
すなわち、遊技者にとってさらに有利な状態となる。

【００１５】次に、パチンコ遊技機１の裏面の構造につ
いて図２を参照して説明する。可変表示装置８の背面で
は、図２に示すように、機構板３６の上部に景品玉タン
ク３８が設けられ、パチンコ遊技機１が遊技機設置島に
設置された状態でその上方から景品玉が景品玉タンク３
８に供給される。景品玉タンク３８内の景品玉は、誘導
樋３９を通って玉払出装置に至る。

【００１６】機構板３６には、中継基板３０を介して画
像表示装置９を制御する可変表示制御ユニット２９、基
板ケース３２に覆われ遊技制御用マイクロコンピュータ
等が搭載された遊技制御基板３１、可変表示制御ユニッ
ト２９と遊技制御基板３１との間の信号を中継するため
の中継基板３３、および景品玉の払出制御を行う払出制
御用マイクロコンピュータ等が搭載された賞球基板３７
が設置されている。さらに、機構板３６には、モータの
回転力を利用して打球を遊技領域７に発射する打球発射
装置３４と、スピーカ２７および遊技効果ランプ・ＬＥ
Ｄ２８に信号を送るための電飾基板３５が設置されてい
る。

【００１７】また、遊技盤６の裏面には、図３に示すよ
うに、各入賞口および入賞球装置に入賞した入賞玉を所
定の入賞経路に沿って導く入賞玉集合カバー４０が設け
られている。入賞玉集合カバー４０に導かれる入賞玉の
うち、開閉板２０を経て入賞したものは、玉払出装置９
７が相対的に多い景品玉数（例えば１５個）を払い出す
ように制御される。始動入賞口１４を経て入賞したもの
は、玉払出装置（図３において図示せず）が相対的に少
ない景品玉数（例えば６個）を払い出すように制御され
る。そして、その他の入賞口２４および入賞球装置を経
て入賞したものは、玉払出装置が相対的に中程度の景品
玉数（例えば１０個）を払い出すように制御される。こ
のような制御を行うために、始動口センサ１７、Ｖカウ
ントセンサ２２およびカウントセンサ２３からの信号
が、遊技制御基板３１に送られる。遊技制御基板３１に
各センサからの信号が送られると、遊技制御基板３１か
ら賞球基板３７に後述する賞球個数信号が送られる。

【００１８】図４は、遊技制御基板（メイン基板）３１
における回路構成の一例を示すブロック図である。な
お、図４には、賞球基板３７、電飾基板３５および表示
制御基板８０も示されている。メイン基板３１には、プ
ログラムに従ってパチンコ遊技機１を制御する基本回路
５３と、ゲートセンサ１２、始動口センサ１７、Ｖカウ
ントセンサ２２およびカウントセンサ２３からの信号を
基本回路５３に与えるスイッチ回路５８と、可変入賞球
装置１５を開閉するソレノイド１６および開閉板２０を
開閉するソレノイド２１を基本回路５３からの指令に従
って駆動するソレノイド回路５９と、７セグメントＬＥ
Ｄによる可変表示器１０を駆動するとともに装飾ランプ
２５を点滅させるランプ・ＬＥＤ回路６０と、賞球基板
３７に基本回路５３からのコマンドを送信するとともに
賞球基板３７からの入賞データ信号を基本回路５３に入
力する賞球基板入出力回路６１とが設けられている。基
本回路５３は、賞球基板３７からの入賞データ信号に応
じて、賞球基板３７に賞球個数信号を与える。例えば、
基本回路５３は、始動口センサ１７のオンに対応した入
賞データ信号の入力があると、賞球個数信号に「６」を
出力し、カウントセンサ２３またはＶカウントセンサ２
２のオンに対応した入賞データ信号の入力があると、賞
球個数信号に「１５」を出力する。そして、それらのセ
ンサがオンしない場合に入賞データ信号の入力がある
と、賞球個数信号に「１０」を出力する。また、メイン
基板３１には、電飾基板３５に基本回路５３からのコマ
ンドを送信する電飾基板コマンド出力回路６２と、ＣＲ
Ｔによる画像表示部９に基本回路５３からのコマンドや
ストローブ信号を与えるＣＲＴ回路６３と、基本回路５
３から与えられるデータに従って、大当たりの発生を示
す大当たり情報、画像表示部９の画像表示開始に利用さ
れた始動入賞球の個数を示す有効始動情報、確率変動が
生じたことを示す確変情報等をホール管理コンピュータ
等のホストコンピュータに対して出力する情報出力回路
６４と、基本回路５３からの制御信号に応じて効果音等
の音声信号を出力する音声合成回路７１と、音声合成回
路７１からの音声信号を増幅して図１に示されているス
ピーカ２７に与える音量増幅回路７２とが設けられてい
る。

【００１９】基本回路５３は、ゲーム制御用のプログラ
ム等を記憶するＲＯＭ５４、ワークメモリとして使用さ
れるＲＡＭ５５、制御用のプログラムに従って制御動作
を行うＣＰＵ５６およびＩ／Ｏポート部５７を含む。

【００２０】さらに、メイン基板３１には、電源投入時
に基本回路５３をリセットするための初期リセット回路
６５と、定期的（例えば、２ｍｓ毎）に基本回路５３に
リセットパルスを与えてゲーム制御用のプログラムを先
頭から再度実行させるための定期リセット回路６６と、
基本回路５３から与えられるアドレス信号をデコードし
てＩ／Ｏポート部５７のうちのいずれかのＩ／Ｏポート
を選択するための信号を出力するアドレスデコード回路
６７とが設けられている。

【００２１】図５は、図４に示されたメイン基板３１に
おけるアドレスデコード回路６７の一構成例を示す回路
図である。この例では、アドレスデコード回路６７は、
３つのデコーダ６７１，６７２，６７３で構成される。
各デコーダ６７１，６７２，６７３は、チップセレクト
端子ＣＳ１，ＣＳ２，ＣＳ３に入力される信号のレベル
に応じて、入力端子Ａ０，Ａ１，Ａ２に入力される信号
をデコードし、デコード結果を出力端子Ｙ０〜Ｙ７に出
力する。なお、この例では、デコーダ６７１，６７３と
して、型番７４ＨＣ１３８で示されるＣ−ＭＯＳＩＣが
用いられ、デコーダ６７２として、型番７４ＡＣ１３８
で示されるＣ−ＭＯＳＩＣが用いられる。７４ＡＣ１３
８は７４ＨＣ１３８よりも高速のものであって、出力ポ
ート選択のための選択信号Ｙ０１〜Ｙ０７をより速く出
力するために用いられている。

【００２２】図６は、図４に示されたメイン基板３１に
おけるＩ／Ｏポート部５７の４つの出力ポート５７１〜
５７４を示す回路図である。また、図６には、ＣＰＵ５
６のデータバスと各出力ポート５７１〜５７４との間に
設けられたバッファ回路５７０も示されている。この例
では、出力ポート５７１〜５７４として型番７４ＡＣ２
７３で示されるＤフリップフロップ（Ｄラッチ回路）の
Ｃ−ＭＯＳＩＣが用いられている。また、バッファ回路
５７０として、型番７４ＡＣ２４４で示されるバスバッ
ファのＣ−ＭＯＳＩＣが用いられている。

【００２３】出力ポート５７１は、図４に示されたラン
プ・ＬＥＤ回路６０の一部およびソレノイド回路５９に
ＣＰＵ５６からの制御信号を出力する。出力ポート５７
２は、図４に示されたランプ・ＬＥＤ回路６０の一部お
よび電飾基板コマンド出力回路６２にＣＰＵ５６からの
制御信号を出力する。出力ポート５７３は、図４に示さ
れた情報出力回路６４および賞球基板入出力回路６１に
ＣＰＵ５６からの信号を出力する。そして、出力ポート
５７４は、図４に示されたＣＲＴ回路６３に表示制御用
のコマンドデータを出力する。

【００２４】図７は、図４に示されたメイン基板３１に
おけるＩ／Ｏポート部５７の他の３つの出力ポート５７
５〜５７７を示す回路図である。図７に示されたバッフ
ァ回路５７０は、図６に示されたものと同一のものであ
る。出力ポート５７５，５７６は、それぞれ、図４に示
されたランプ・ＬＥＤ回路６０の一部にＣＰＵ５６から
の制御信号を出力する。また、出力ポート５７７は、図
４に示された音声合成回路７１にＣＰＵ５６からの制御
信号を出力する。

【００２５】図８は、図４に示されたメイン基板３１に
おけるＩ／Ｏポート部５７の入力ポート５７８を示す回
路図である。この例では、入力ポート５７８として、型
番７４ＨＣ２４０で示されるバスバッファのＣ−ＭＯＳ
ＩＣが用いられている。入力ポート５７８は、スイッチ
回路５８からの各センサ入力信号を入力するとともに、
賞球基板入出力回路６１からの入賞データ信号を入力す
る。

【００２６】次に動作について説明する。図９は、メイ
ン基板３１における基本回路５３の動作を示すフローチ
ャートである。上述したように、この処理は、定期リセ
ット回路６６が発するリセットパルスによって、例えば
２ｍｓ毎に起動される。基本回路５３が起動されると、
ＣＰＵ５６は、まず、スタックポインタの指定アドレス
をセットするためのスタックセット処理を行う（ステッ
プＳ１）。次いで、初期化処理を行う（ステップＳ
２）。初期化処理では、ＣＰＵ５６は、ＲＡＭ５５にエ
ラーが含まれているか判定し、エラーが含まれている場
合には、ＲＡＭ５５を初期化するなどの処理を行う。そ
して、画像表示部９に送出されるコマンドコードをＲＡ
Ｍ５５の所定の領域に設定する処理を行った後に（ステ
ップＳ３）、出力ポート５７４を介してコマンドコード
を出力する処理を行う（ステップＳ４）。

【００２７】次いで、出力ポート５７２および電飾基板
コマンド出力回路６２を介して、電飾基板３５にＬＥＤ
点灯制御用の所定のコマンドを送信するための処理を行
うとともに、出力ポート５７３および情報出力回路６４
を介して、ホール管理用コンピュータに大当たり情報、
始動情報、確率変動情報などのデータを送信するための
処理を行う（データ出力処理：ステップＳ５）。また、
パチンコ遊技機１の内部に備えられている自己診断機能
によって種々の異常診断処理が行われ、その結果に応じ
て必要ならば警報が発せられる（エラー処理：ステップ
Ｓ６）。

【００２８】次に、各判定用乱数を示す各カウンタを更
新する処理を行う（ステップＳ７）。ステップＳ７で
は、ＣＰＵ５６は、大当たりとするか否か決定するため
の大当たり判定用乱数および大当たり時の図柄の組合せ
を決定するための特定図柄判定用乱数のカウントアップ
（１加算）を行う。すなわち、それらが判定用乱数であ
る。

【００２９】次に、ＣＰＵ５６は、特別図柄プロセス処
理を行う（ステップＳ８）。特別図柄プロセス制御で
は、遊技状態に応じてパチンコ遊技機１を所定の順序で
制御するための特別図柄プロセスフラグに従って該当す
る処理が選び出されて実行される。そして、特別図柄プ
ロセスフラグの値は、遊技状態に応じて各処理中に更新
される。なお、特別図柄プロセス処理において、ＣＰＵ
５６は、出力ポート５７１およびソレノイド回路５９を
介してソレノイド１６，２１に所定のタイミングで制御
信号を出力し、出力ポート５７７を介して音声合成回路
７１に制御信号を与える。

【００３０】また、ＣＰＵ５６は、普通図柄プロセス処
理を行う（ステップＳ９）。普通図柄プロセス処理で
は、７セグメントＬＥＤによる可変表示器１０を所定の
順序で制御するための普通図柄プロセスフラグに従って
該当する処理が選び出されて実行される。そして、普通
図柄プロセスフラグの値は、遊技状態に応じて各処理中
に更新される。さらに、ＣＰＵ５６は、スイッチ回路５
８および入力ポート５７８を介して、ゲートセンサ１
２、始動口センサ１７、カウントセンサ２３、Ｖカウン
トセンサ２２の状態を入力し、各入賞口や入賞球装置に
対する入賞があったか否か判定する（ステップＳ１
０）。

【００３１】ＣＰＵ５６は、さらに、表示用乱数を更新
する処理を行う（ステップＳ１１）。すなわち、はずれ
図柄決定用の乱数やリーチとするか否か決定するための
リーチ判定用の乱数等のカウントアップ（１加算）を行
う。

【００３２】また、基本回路５３は、賞球基板３７との
間の信号処理を行う（ステップＳ１２）。入賞があった
ことは入賞玉検出器１２２で検出されるが、その場合
に、賞球基板３７は、入賞データ信号を出力する。ＣＰ
Ｕ５６は、入力ポート５７８を介して入賞データ信号を
入力すると、ステップＳ１０で確認した各センサのＯＮ
／ＯＦＦ状態に応じた賞球個数を決定し、決定結果を賞
球個数信号として、出力ポート５７３および賞球基板入
出力回路６１を介して賞球基板３７に出力する。賞球基
板３７に搭載されている払出制御用マイクロコンピュー
タは、賞球個数信号に応じて玉払出装置９７を駆動す
る。

【００３３】その後、基本回路５３は、次に定期リセッ
ト回路６６からリセットパルスが与えられるまで、ステ
ップＳ１３の表示用乱数更新処理を繰り返す。すなわ
ち、各乱数の値の１加算を行う。

【００３４】次に、図５〜図８の回路図および図１０の
タイミング図を参照して、Ｉ／Ｏポート部５７の制御に
ついて説明する。図５に示すデコーダ６７１は、ＣＰＵ
５６からのアドレス信号Ａ７，Ａ６，Ａ５をチップセレ
クト端子ＣＳ１，ＣＳ２，ＣＳ３に導入する。チップセ
レクト端子ＣＳ１に入力される信号のみがハイレベルで
あるときにデコーダ６７１はアクティブになるので、Ｃ
ＰＵ５７からのアドレス信号が（ｘｘｘｘｘ１００ｘｘ
ｘｘｘ）であるときにデコーダ６７１はアクティブにな
る。なお、（ｘｘｘｘｘ１００ｘｘｘｘｘ）のうちの最
左がアドレス信号Ａ１２に対応し、最右がアドレス信号
Ａ０に対応する。また、「ｘ」は「０（ローレベル）」
でも「１（ハイレベル）」でもよいことを示す。デコー
ダ６７１がアクティブになると、入力端子Ａ０，Ａ１，
Ａ２に入力されるＣＰＵ５６からのリードライト信号Ｒ
／Ｗ￣、アドレス信号Ａ３，Ａ４のデコード結果を出力
端子Ｙ０〜Ｙ７に出力する。リードライト信号Ｒ／Ｗ￣
は、ＣＰＵ５６がデータを出力するときにローレベルに
なる信号である。出力端子Ｙ０には、入力端子Ａ０，Ａ
１，Ａ２に入力される信号が全て０（ローレベル）のと
きに有意なレベルであるローレベルが出力されるので、
結局、ＣＰＵ５７からのアドレス信号が（ｘｘｘｘｘ１
００００ｘｘｘ）であって、リードライト信号Ｒ／Ｗ￣
がローレベルであるときに、出力端子Ｙ０にローレベル
が現れる。

【００３５】また、ＣＰＵ５７からのアドレス信号が
（ｘｘｘｘｘ１００００ｘｘｘ）であって、リードライ
ト信号Ｒ／Ｗ￣がハイレベルであるときに出力端子Ｙ１
にローレベルが現れる。なお、ＣＰＵ５６は、データを
入力するときに、リードライト信号Ｒ／Ｗ￣をハイレベ
ルにする。

【００３６】デコーダ６７２は、出力ポート５７１〜５
７７を選択する選択信号Ｙ０１〜Ｙ０７を生成するもの
である。デコーダ６７２において、チップセレクト端子
ＣＳ１，ＣＳ２，ＣＳ３には、それぞれ、ＣＰＵ５６か
ら出力されるＥクロック、デコーダ６７１のＹ０出力、
ＣＰＵ５６から出力されるＩＯセレクト信号ＣＳＩＯ０
￣が入力されている。そして、チップセレクト端子ＣＳ
１に入力される信号がハイレベルであって、チップセレ
クト端子ＣＳ２，ＣＳ３に入力される信号がローレベル
であるとデコーダ６７２はアクティブになり、入力端子
Ａ０，Ａ１，Ａ２に入力されるアドレス信号Ａ０，Ａ
１，Ａ２をデコードし、デコード結果を出力端子Ｙ０〜
Ｙ７に出力する。すなわち、Ｅクロックがハイレベルで
あって（図１０（Ａ）参照）、デコーダ６７１のＹ０出
力およびＩＯセレクト信号ＣＳＩＯ０￣がローレベルで
あるときに（図１０（Ｂ），（Ｃ）参照）、Ｙ０〜Ｙ７
出力のいずれかが有意なレベルであるローレベルになる
（図１０（Ｆ）参照）。

【００３７】なお、便宜上、入力端子Ａ０，Ａ１，Ａ２
およびアドレス信号Ａ０，Ａ１，Ａ２のように同一符号
を用いるが、入力端子Ａ０，Ａ１，Ａ２とアドレス信号
Ａ０，Ａ１，Ａ２とは、異なる概念のものである。ま
た、Ｅクロックとは、ＣＰＵ５６が周辺回路との同期を
とるために出力するクロックであり、ＩＯセレクト信号
ＣＳＩＯ０￣は、ＣＰＵ５６が１６進の２０ｘｘ番地
（２進で００１０００００ｘｘｘｘｘｘｘｘ）を指定す
るとローレベルになる信号である。

【００３８】デコーダ６７２がアクティブになっている
ときには、デコーダ６７１のＹ０出力がローレベルにな
っている。デコーダ６７１のＹ０出力がローレベルにな
るのは、ＣＰＵ５７からのアドレス信号が（ｘｘｘｘｘ
１００００ｘｘｘ）のときである。また、デコーダ６７
２がアクティブになっているときにはＩＯセレクト信号
ＣＳＩＯ０￣がローレベルになっている。ＩＯセレクト
信号ＣＳＩＯ０￣がローレベルになっているときには、
ＣＰＵ５６は（００１０００００ｘｘｘｘｘｘｘｘ）を
指定している。従って、ＣＰＵ５６が（００１００００
０１００００ｘｘｘ）すなわち１６進で２０８０番地台
を指定するＩ／Ｏ出力命令を実行すると、デコーダ６７
２のＹ０〜Ｙ７出力のいずれかがローレベルになる。

【００３９】Ｙ０〜Ｙ７出力のいずれをローレベルにす
るのかは、デコーダ６７２の入力端子Ａ０，Ａ１，Ａ２
に入力されているアドレス信号Ａ０，Ａ１，Ａ２のレベ
ルで決まる。例えば、アドレス信号Ａ０，Ａ１，Ａ２＝
０，０，０（全てローレベル）のときにＹ０出力がロー
レベルになり、アドレス信号Ａ０，Ａ１，Ａ２＝１，
０，０のときにＹ１出力がローレベルになる。

【００４０】選択信号Ｙ０１〜Ｙ０７は、それぞれ、デ
コーダ６７２のＹ１〜Ｙ７出力であるから、結局、ＣＰ
Ｕ５６が指定するアドレスと選択信号Ｙ０１〜Ｙ０７が
ローレベルになるタイミングとは、以下のような関係に
なる。Ｙ０１・・・２０８１（Ｈ）Ｙ０２・・・２０８２（Ｈ）Ｙ０３・・・２０８３（Ｈ）Ｙ０４・・・２０８４（Ｈ）Ｙ０５・・・２０８５（Ｈ）Ｙ０６・・・２０８６（Ｈ）Ｙ０７・・・２０８７（Ｈ）なお、（Ｈ）は１６進を意味する。

【００４１】同様に、入力ポート５７８を選択するため
の選択信号Ｙ１０を生成するデコーダ６７３は、ＣＰＵ
５６が２０８０（Ｈ）のアドレスを指定するＩ／Ｏ入力
命令を実行するとローレベルになる。

【００４２】図１０（Ｄ）に示すようにＣＰＵ５６から
データバスに出力されたデータ（図１０（Ｄ）における
ＶＡＬＩＤの位置）は、バッファ回路５７０の内部でや
や遅延して、バッファ回路５７０からデータＷＲ０〜Ｗ
Ｒ７として出力される（図１０（Ｅ）参照）。また、図
１０（Ｆ）に示されている選択信号Ｙ０１〜Ｙ０７は上
述したように生成される。

【００４３】各出力ポート５７１〜５７７はＤラッチ回
路で構成され、選択信号Ｙ０１〜Ｙ０７は、各出力ポー
ト５７１〜５７７のクロック入力端子に入力されてい
る。また、各出力ポート５７１〜５７７には、データ入
力としてバッファ回路５７０からのデータＷＲ０〜ＷＲ
７が入力されている。従って、選択信号Ｙ０１〜Ｙ０７
の立ち上がり時点（図１０におけるタイミングＴ）でデ
ータＷＲ０〜ＷＲ７は出力ポート５７１〜５７７にラッ
チされ、出力ポート５７１〜５７７から出力される。選
択信号Ｙ０１〜Ｙ０７はＣＰＵ５６がアドレス２０８１
（Ｈ）〜２０８７（Ｈ）を指定したときにローレベルに
なるので、結局、ＣＰＵ５６がアドレス２０８１（Ｈ）
〜２０８７（Ｈ）を指定したときにデータバス上の信号
は、対応する出力ポート５７１〜５７７から出力され
る。なお、出力ポート５７１〜５７７はラッチ回路であ
るから、次にアドレス指定されるまで、データは出力ポ
ート５７１〜５７７で保持される。

【００４４】同様に、ＣＰＵ５６が２０８０（Ｈ）から
データを読み込む命令を実行すると、入力ポート５７８
がアクティブになって、スイッチ回路５８および賞球基
板入出力回路６１からのデータがデータバスに出力さ
れ、そのデータがＣＰＵ５６に取り込まれる。

【００４５】図６，図７に示されたバッファ回路５７０
は、一般に、Ｃ−ＭＯＳＩＣを数１０個駆動できる。図
６，図７に示された例では７個の出力ポートが用いられ
ていたが、出力ポートの数をさらに増加しても各出力ポ
ートを問題なく駆動できる。従来の構成のようにＣＰＵ
５６のデータバスに直接に各出力ポートを接続した場合
には、ＣＰＵ５６の電流駆動能力が低く、かつ、出力ポ
ート数が増えると、図１２（Ｂ）に示すようにデータバ
ス上の信号が遅延してしまう。そして、最悪の場合には
確定していないデータが出力ポートから出力されてしま
うおそれがある。

【００４６】そのような場合には、例えば、ＣＲＴ回路
６３を介して表示制御基板８０に与えられる表示制御用
のコマンドデータに狂いが生じてしまう。その結果、可
変表示装置８における図柄表示に狂いが生じて正常な遊
技の進行ができなくなる場合が生ずる。また、可変入賞
球装置１５および開閉板２０を駆動するソレノイド１
６，２１の駆動制御に狂いが生じ、開くべきタイミング
で可変入賞球装置１５や開閉板２０が開かなかったり、
閉じるべきタイミングで可変入賞球装置１５や開閉板２
０が閉じなかったりする場合が生ずる。その場合には、
賞球数が規定個数よりも少なくなったり多くなったりす
るといった不都合が現れる。さらに、可変表示器１０や
始動記憶表示器１８の表示に狂いが生ずることもあり得
る。また、ホールコンピュータ等の遊技機外部の装置に
対する信号が誤ってしまう。このように、遊技機におい
てＣＰＵ５６と出力ポート５７１〜５７７との間にバッ
ファ回路５７０が存在しない場合には、Ｉ／Ｏポート部
５７におけるポート数を増やすと、遊技進行に異常が生
じたり遊技店における管理等に不都合が生じてしまう。
しかし、本発明によれば、Ｄラッチ回路等による出力ポ
ートを用いた遊技機の基本回路５３においてＣＰＵ５６
と各Ｄラッチ回路等との間にバッファ回路５７０を設置
するようにしたので、ＣＰＵ５６の電流駆動能力が低
く、かつ、ポート数が多い場合であっても、出力ポート
からの出力に誤りが生ずる可能性はない。

【００４７】なお、図５〜図８に示された回路構成にお
いて入力ポート５７８は直接にＣＰＵ５６のデータバス
に接続されていたが、多数の入力ポートが使用される場
合には、図１１に示すように、入力ポート５８８ａ〜５
８８ｎについてもバッファ回路５７０を介してデータバ
スに接続するようにしてもよい。このように構成した場
合には、バッファ回路５７０として、例えば双方向性の
型番７４ＡＣ２４５で示されるＣ−ＭＯＳＩＣが用いら
れる。バッファ回路５７０の入出力方向は、バッファ回
路５７０のＤＩＲ入力端子に入力されるＣＰＵ５６から
のリードライト信号Ｒ／Ｗ￣によって定まる。例えば、
リードライト信号Ｒ／Ｗ￣がハイレベルの場合には、バ
ッファ回路５７０は入力モードになって、Ｉ／Ｏポート
側のデータをデータバス上に出力する。このように複数
個の入力ポート５８８ａ〜５８８ｎがバッファ回路５７
０を介してＣＰＵ５６のデータバスに接続される場合に
は、入力ポート５８８ａ〜５８８ｎの数が多数になった
としても、バッファ回路５７０のみがデータバスに接続
されているので個々の入力ポート５８８ａ〜５８８ｎの
電流駆動能力は問題とならない。すなわち、多数の入力
ポート５８８ａ〜５８８ｎがデータバスに直接に接続さ
れるとデータバス上の電流駆動能力に問題が生ずる場合
があるのに対して、この場合には、１つのバッファ回路
５７０のみがデータバスに接続されるので、データバス
駆動能力に関して問題が生ずることはない。また、図１
１に示すように、入出力を問わず全てのＩ／Ｏポートが
バッファ回路５７０の後段に設置される場合には、構成
が明瞭化される等の効果もある。

【００４８】なお、上記の実施の形態では、複数種類の
図柄を可変表示するためのＣＲＴによる画像表示部９を
用いた場合について説明したが、ＬＣＤによる可変表示
装置を用いた場合であってもよい。さらに、盤面が全て
映像で構成される映像式のパチンコ遊技機やスロットマ
シンに適用することもできる。

【００４９】

【発明の効果】以上のように、本発明によれば、遊技機
を、遊技の進行を制御する制御手段と制御手段からの制
御信号を取り込んで出力する複数のインタフェース手段
との間にバッファ手段を設けた構成としたので、インタ
フェース手段がさらに増えても、制御信号を正しく他の
回路や装置に出力することができる効果がある。また、
遊技の進行を制御する制御手段と外部からの信号を制御
手段に出力する複数のインタフェース手段との間にバッ
ファ手段を設けた構成としたので、インタフェース手段
がさらに増えても、制御手段は外部からの信号を正しく
認識できる効果がある。

【図面の簡単な説明】

【図１】パチンコ遊技機を正面からみた正面図であ
る。

【図２】パチンコ遊技機の内部構造を示す全体背面図
である。

【図３】パチンコ遊技機の遊技盤を背面からみた背面
図である。

【図４】遊技制御基板における回路構成の一例を示す
ブロック図である。

【図５】アドレスデコード回路の一構成例を示す回路
図である。

【図６】Ｉ／Ｏポート部の４つの出力ポートを示す回
路図である。

【図７】Ｉ／Ｏポート部の他の３つの出力ポートを示
す回路図である。

【図８】Ｉ／Ｏポート部の入力ポートを示す回路図で
ある。

【図９】基本回路の動作を示すフローチャートであ
る。

【図１０】ＣＰＵから出力される信号およびＩ／Ｏポ
ート部における信号の一例を示すタイミング図である。

【図１１】Ｉ／Ｏポート部の他の構成を示す回路図で
ある。

【図１２】従来のデータバス上の信号とＩ／Ｏポート
が信号を取り込むための信号との関係を示すタイミング
図である。

【符号の説明】

３１遊技制御基板５３基本回路５６ＣＰＵ５７Ｉ／Ｏポート部６７アドレスデコード回路５７０バッファ回路５７１〜５７７出力ポート５７８入力ポート６７１，６７２，６７３デコーダ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) A63F 7/02 G06F 13/00

Claims

(57)【特許請求の範囲】

【請求項１】遊技球が入賞可能な特定の入賞口と前記
特定の入賞口に遊技球が入賞した場合に所定の特別遊技
を行う特別遊技装置とが遊技盤に設けられ、前記特別遊
技の結果にもとづいて遊技者に遊技価値を付与可能な遊
技機において、遊技の進行を制御する制御手段と、前記制御手段からの制御信号を取り込んで出力する複数
のインタフェース手段と、前記制御手段からのアドレスバス上のアドレス信号にも
とづいて、前記複数のインタフェース手段のうちのいず
れかを選択するためのそれぞれの選択信号を作成する選
択信号作成回路と、前記制御手段と前記複数のインタフェース手段との間に
設けられたバッファ手段とを備え、前記バッファ手段は、前記制御手段から前記複数のイン
タフェース手段へのデータバス上の制御信号を取り込ん
で出力し、前記選択信号は、前記バッファ手段を介さずに前記イン
タフェース手段に入力されることを特徴とする遊技機。
【請求項２】遊技球が入賞可能な特定の入賞口と前記
特定の入賞口に遊技球が入賞した場合に所定の特別遊技
を行う特別遊技装置とが遊技盤に設けられ、前記特別遊
技の結果にもとづいて遊技者に遊技価値を付与可能な遊
技機において、遊技の進行を制御する制御手段と、外部からの信号を取り込んで前記制御手段に出力する複
数のインタフェース手段と、前記制御手段からのアドレスバス上のアドレス信号にも
とづいて、前記複数のインタフェース手段のうちのいず
れかを選択するためのそれぞれの選択信号を作成する選
択信号作成回路と、前記制御手段と前記複数のインタフェース手段との間に
設けられたバッファ手段とを備え、前記バッファ手段は、前記インタフェース手段から出力
された外部からの信号を取り込んで前記制御手段へのデ
ータバスに出力し、前記選択信号は、前記バッファ手段を介さずに前記イン
タフェース手段に入力されることを特徴とする遊技機。
【請求項３】制御手段はＣＰＵであり、インタフェー
ス手段はＩ／Ｏポートであり、バッファ手段はＣＰＵの
データバスに接続される請求項１または請求項２記載の
遊技機。
【請求項４】Ｉ／ＯポートはラッチＩＣである請求項
３記載の遊技機。
【請求項５】バッファ手段は単一のバスバッファＩＣ
で構成される請求項１から請求項４のうちのいずれかに
記載の遊技機。