JP3317384B2 - 集積回路テスト方法 - Google Patents
集積回路テスト方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、Ｌ状態と判定され
ることを保証するＬ状態最大入力判定電圧、及びＨ状態
と判定されることを保証するＨ状態最小入力判定電圧
で、入力したＬ状態あるいはＨ状態の論理状態の判定に
用いる論理閾値が規定されると共に、Ｌ状態からＨ状態
に立ち上がる際の論理状態の判定に用いる論理閾値が、
Ｈ状態からＬ状態に立ち下がる際の論理状態の判定に用
いる論理閾値に比べて高く設定された、入力した論理状
態の判定にヒステリシス特性を備えたシュミット入力回
路を複数有する集積回路の、これら複数の前記シュミッ
ト入力回路の論理閾値が規定通りであるかの入力回路閾
値テストを行う集積回路テスト方法に係り、特に、集積
回路に内蔵するテスト回路の増加を抑えながら、集積回
路が内蔵する複数のシュミット入力回路の論理閾値が規
定通りであるかの入力回路閾値テストに要する時間を削
減することで、これによって、該テストに要するコスト
の削減等を図ることができる集積回路テスト方法に関す
る。
ることを保証するＬ状態最大入力判定電圧、及びＨ状態
と判定されることを保証するＨ状態最小入力判定電圧
で、入力したＬ状態あるいはＨ状態の論理状態の判定に
用いる論理閾値が規定されると共に、Ｌ状態からＨ状態
に立ち上がる際の論理状態の判定に用いる論理閾値が、
Ｈ状態からＬ状態に立ち下がる際の論理状態の判定に用
いる論理閾値に比べて高く設定された、入力した論理状
態の判定にヒステリシス特性を備えたシュミット入力回
路を複数有する集積回路の、これら複数の前記シュミッ
ト入力回路の論理閾値が規定通りであるかの入力回路閾
値テストを行う集積回路テスト方法に係り、特に、集積
回路に内蔵するテスト回路の増加を抑えながら、集積回
路が内蔵する複数のシュミット入力回路の論理閾値が規
定通りであるかの入力回路閾値テストに要する時間を削
減することで、これによって、該テストに要するコスト
の削減等を図ることができる集積回路テスト方法に関す
る。
【０００２】
【従来の技術】論理回路の入力や出力は、通常、２つの
論理値“０”及び“１”のそれぞれに対応する２種類の
電圧状態で定義され、一方をＬ状態又他方をＨ状態と称
している。又、論理回路のうちでも一般的な入力バッフ
ァは、図１のグラフに示されるような入力電圧−出力電
圧特性となっている。この図１に示されるように、入力
バッファの入力電圧がゼロであると出力電圧もゼロとな
る。又入力電圧がゼロから図示されるＶｉｌ（以降、Ｌ
状態最大入力判定電圧Ｖｉｌと称する）の範囲では、出
力電圧はゼロとなる。一方、入力電圧が図示されるＶｉ
ｈ（以降、Ｈ状態最小入力判定電圧Ｖｉｈと称する）か
ら電源電圧Ｖｄｄの範囲では、出力電圧はＶｏｈとな
り、一般的には出力電圧は電源電圧Ｖｄｄとなる。
論理値“０”及び“１”のそれぞれに対応する２種類の
電圧状態で定義され、一方をＬ状態又他方をＨ状態と称
している。又、論理回路のうちでも一般的な入力バッフ
ァは、図１のグラフに示されるような入力電圧−出力電
圧特性となっている。この図１に示されるように、入力
バッファの入力電圧がゼロであると出力電圧もゼロとな
る。又入力電圧がゼロから図示されるＶｉｌ（以降、Ｌ
状態最大入力判定電圧Ｖｉｌと称する）の範囲では、出
力電圧はゼロとなる。一方、入力電圧が図示されるＶｉ
ｈ（以降、Ｈ状態最小入力判定電圧Ｖｉｈと称する）か
ら電源電圧Ｖｄｄの範囲では、出力電圧はＶｏｈとな
り、一般的には出力電圧は電源電圧Ｖｄｄとなる。
【０００３】ここで、Ｌ状態最大入力判定電圧Ｖｉｌ
は、Ｌ状態と判定されることを保証する限界の電圧と考
えることができる。又、Ｈ状態最小入力判定電圧Ｖｉｈ
は、Ｈ状態と判定されることを保証する最小の電圧と考
えることができる。
は、Ｌ状態と判定されることを保証する限界の電圧と考
えることができる。又、Ｈ状態最小入力判定電圧Ｖｉｈ
は、Ｈ状態と判定されることを保証する最小の電圧と考
えることができる。
【０００４】従って、集積回路のメーカは、Ｌ状態最大
入力判定電圧Ｖｉｌを含めてこれ以下の電圧ではＬ状態
と判定され、一方、Ｈ状態最小入力判定電圧Ｖｉｈを含
めてこれ以上の電圧ではＨ状態と判定される集積回路の
み、良品として選別し出荷する。一方、このような集積
回路のユーザは、Ｌ状態の信号を入力する場合には、該
信号の電圧がＬ状態最大入力判定電圧Ｖｉｌ以下となる
ように設計し、Ｈ状態の信号を入力する場合には、該信
号の電圧がＨ状態最小入力判定電圧Ｖｉｈ以上となるよ
うに設計しなければならない。
入力判定電圧Ｖｉｌを含めてこれ以下の電圧ではＬ状態
と判定され、一方、Ｈ状態最小入力判定電圧Ｖｉｈを含
めてこれ以上の電圧ではＨ状態と判定される集積回路の
み、良品として選別し出荷する。一方、このような集積
回路のユーザは、Ｌ状態の信号を入力する場合には、該
信号の電圧がＬ状態最大入力判定電圧Ｖｉｌ以下となる
ように設計し、Ｈ状態の信号を入力する場合には、該信
号の電圧がＨ状態最小入力判定電圧Ｖｉｈ以上となるよ
うに設計しなければならない。
【０００５】従来からシュミット入力回路と称する、入
力した論理状態の判定にヒステリシス特性を備えたもの
が多く用いられている。ここで、論理状態の判定におけ
るヒステリシス特性とは、Ｌ状態からＨ状態に立ち上が
る際（以降、論理状態の立ち上がりと称する）の論理状
態の判定に用いる論理閾値が、Ｈ状態からＬ状態に立ち
下がる際（以降、論理状態の立ち上がりと称する）の論
理状態の判定に用いる論理閾値に比べて高く設定されて
いる。
力した論理状態の判定にヒステリシス特性を備えたもの
が多く用いられている。ここで、論理状態の判定におけ
るヒステリシス特性とは、Ｌ状態からＨ状態に立ち上が
る際（以降、論理状態の立ち上がりと称する）の論理状
態の判定に用いる論理閾値が、Ｈ状態からＬ状態に立ち
下がる際（以降、論理状態の立ち上がりと称する）の論
理状態の判定に用いる論理閾値に比べて高く設定されて
いる。
【０００６】このようなシュミット入力回路の入力電圧
−出力電圧特性は、例えば図２のグラフに示す通りであ
る。
−出力電圧特性は、例えば図２のグラフに示す通りであ
る。
【０００７】この図２のグラフにおいて、論理状態の立
ち上がりの際では、Ｌ状態と判定されることを保証する
電圧はＬ状態最大入力判定電圧Ｖ＋ｍｉｎとなってお
り、Ｈ状態と判定されることを保証する電圧はＨ状態最
小入力判定電圧Ｖ＋ｍａｘとなっている。即ち、この論
理状態の立ち上がりでは、グランド電位ＧＮＤであった
入力電圧が漸次上昇する。このとき、入力電圧がグラン
ド電位ＧＮＤからＬ状態最大入力判定電圧Ｖ＋ｍｉｎの
範囲にある場合、出力電圧はグランド電位ＧＮＤとな
る。更に入力電圧が上昇してＨ状態最小入力判定電圧Ｖ
＋ｍａｘ以上となると、出力電圧はＶｏｈ（一般には電
源電圧Ｖｄｄ）となる。このような論理状態の立ち上が
りで入力電圧がＨ状態最小入力判定電圧Ｖ＋ｍａｘ以上
となると、出力電圧はＶｏｈとなる。
ち上がりの際では、Ｌ状態と判定されることを保証する
電圧はＬ状態最大入力判定電圧Ｖ＋ｍｉｎとなってお
り、Ｈ状態と判定されることを保証する電圧はＨ状態最
小入力判定電圧Ｖ＋ｍａｘとなっている。即ち、この論
理状態の立ち上がりでは、グランド電位ＧＮＤであった
入力電圧が漸次上昇する。このとき、入力電圧がグラン
ド電位ＧＮＤからＬ状態最大入力判定電圧Ｖ＋ｍｉｎの
範囲にある場合、出力電圧はグランド電位ＧＮＤとな
る。更に入力電圧が上昇してＨ状態最小入力判定電圧Ｖ
＋ｍａｘ以上となると、出力電圧はＶｏｈ（一般には電
源電圧Ｖｄｄ）となる。このような論理状態の立ち上が
りで入力電圧がＨ状態最小入力判定電圧Ｖ＋ｍａｘ以上
となると、出力電圧はＶｏｈとなる。
【０００８】又、論理状態の立ち下がりの際の、Ｈ状態
と判定されることを保証する電圧はＨ状態最小入力判定
電圧Ｖ−ｍａｘとなっており、Ｌ状態と判定されること
を保証する電圧はＬ状態最大入力判定電圧Ｖ−ｍｉｎと
なっている。入力電圧が電源電圧Ｖｄｄから漸次下降す
る論理状態の立ち下がりの場合、入力電圧が電源電圧Ｖ
ｄｄからＨ状態最小入力判定電圧Ｖ−ｍａｘの範囲で
は、出力電圧はＶｏｈとなる。入力電圧が更に下降して
Ｌ状態最大入力判定電圧Ｖ−ｍｉｎとなると、出力電圧
はグランド電位ＧＮＤとなる。
と判定されることを保証する電圧はＨ状態最小入力判定
電圧Ｖ−ｍａｘとなっており、Ｌ状態と判定されること
を保証する電圧はＬ状態最大入力判定電圧Ｖ−ｍｉｎと
なっている。入力電圧が電源電圧Ｖｄｄから漸次下降す
る論理状態の立ち下がりの場合、入力電圧が電源電圧Ｖ
ｄｄからＨ状態最小入力判定電圧Ｖ−ｍａｘの範囲で
は、出力電圧はＶｏｈとなる。入力電圧が更に下降して
Ｌ状態最大入力判定電圧Ｖ−ｍｉｎとなると、出力電圧
はグランド電位ＧＮＤとなる。
【０００９】ここで、集積回路の一般的な入力バッファ
において、Ｌ状態最大入力判定電圧Ｖｉｌ及びＨ状態最
小入力判定電圧Ｖｉｈで示される論理閾値が、その集積
回路の仕様の規定通りであるかのテスト（このような入
力回路の閾値に関するテストを、以降、入力回路閾値テ
ストと称する）を行うための便宜を図った、様々な技術
が知られている。
において、Ｌ状態最大入力判定電圧Ｖｉｌ及びＨ状態最
小入力判定電圧Ｖｉｈで示される論理閾値が、その集積
回路の仕様の規定通りであるかのテスト（このような入
力回路の閾値に関するテストを、以降、入力回路閾値テ
ストと称する）を行うための便宜を図った、様々な技術
が知られている。
【００１０】又、集積回路の前述のようなシュミット入
力回路においても、従来から入力回路閾値テストが知ら
れている。即ち、Ｌ状態最大入力判定電圧Ｖ＋ｍｉｎ及
びＨ状態最小入力判定電圧Ｖ＋ｍａｘで示される論理状
態の立ち上がり時の論理閾値、及び、Ｌ状態最大入力判
定電圧Ｖ−ｍｉｎ及びＨ状態最小入力判定電圧Ｖ−ｍａ
ｘで示される論理状態の立ち下がり時の論理閾値が、そ
の集積回路の仕様の規定通りであるかの入力回路閾値テ
ストを行うための様々な技術が知られている。
力回路においても、従来から入力回路閾値テストが知ら
れている。即ち、Ｌ状態最大入力判定電圧Ｖ＋ｍｉｎ及
びＨ状態最小入力判定電圧Ｖ＋ｍａｘで示される論理状
態の立ち上がり時の論理閾値、及び、Ｌ状態最大入力判
定電圧Ｖ−ｍｉｎ及びＨ状態最小入力判定電圧Ｖ−ｍａ
ｘで示される論理状態の立ち下がり時の論理閾値が、そ
の集積回路の仕様の規定通りであるかの入力回路閾値テ
ストを行うための様々な技術が知られている。
【００１１】例えば図３及び図４では、入力回路閾値テ
ストのためのテスト回路を備えた集積回路の入力バッフ
ァに関する回路が示されている。
ストのためのテスト回路を備えた集積回路の入力バッフ
ァに関する回路が示されている。
【００１２】この入力回路閾値テストのためのテスト回
路は、図３ではＮＡＮＤ論理ゲートＧＮｉであり、図４
ではＮＡＮＤ論理ゲートＧＮ０〜ＧＮＮである。図３に
示されるＮＡＮＤ論理ゲートＧＮｉは、図４に示される
ＮＡＮＤ論理ゲートＧＮ０〜ＧＮＮの如く、カスケード
接続され、一般にはＮＡＮＤ論理ゲートツリーと呼ばれ
るものが構成されている。
路は、図３ではＮＡＮＤ論理ゲートＧＮｉであり、図４
ではＮＡＮＤ論理ゲートＧＮ０〜ＧＮＮである。図３に
示されるＮＡＮＤ論理ゲートＧＮｉは、図４に示される
ＮＡＮＤ論理ゲートＧＮ０〜ＧＮＮの如く、カスケード
接続され、一般にはＮＡＮＤ論理ゲートツリーと呼ばれ
るものが構成されている。
【００１３】ここで、図４に示される複数の入力バッフ
ァの入力回路閾値テストを行う場合、下記の表１に示さ
れるようなテストパターンを、端子Ｐ０〜ＰＮに対して
順次入力する。
ァの入力回路閾値テストを行う場合、下記の表１に示さ
れるようなテストパターンを、端子Ｐ０〜ＰＮに対して
順次入力する。
【００１４】
【表１】
【００１５】この表１においては、各行が、順次入力す
るテストパターンにおける１ステップに相当する。ここ
で、条件Ａは端子Ｐ０〜ＰＮの個数（Ｎ＋１）が偶数の
場合であり、条件Ｂは個数（Ｎ＋１）が奇数の場合であ
る。この表１において各行で示される各ステップのテス
トパターンを入力すると、個数（Ｎ＋１）が偶数の場
合、『条件Ａ ＰＯＵＴ（期待）』で図４に示される論
理状態の信号ＰＯＵＴが出力される。一方、このような
各行で示される各ステップのテストパターンを入力した
場合、個数（Ｎ＋１）が奇数であれば、『条件Ｂ ＰＯ
ＵＴ（期待）』に示される図４の論理状態の信号ＰＯＵ
Ｔが出力される。ここで、信号ＰＯＵＴは、内部回路及
び出力バッファＢ０を経て、出力端子ＰＴから集積回路
外部へ出力することができるようになっているのが一般
的である。
るテストパターンにおける１ステップに相当する。ここ
で、条件Ａは端子Ｐ０〜ＰＮの個数（Ｎ＋１）が偶数の
場合であり、条件Ｂは個数（Ｎ＋１）が奇数の場合であ
る。この表１において各行で示される各ステップのテス
トパターンを入力すると、個数（Ｎ＋１）が偶数の場
合、『条件Ａ ＰＯＵＴ（期待）』で図４に示される論
理状態の信号ＰＯＵＴが出力される。一方、このような
各行で示される各ステップのテストパターンを入力した
場合、個数（Ｎ＋１）が奇数であれば、『条件Ｂ ＰＯ
ＵＴ（期待）』に示される図４の論理状態の信号ＰＯＵ
Ｔが出力される。ここで、信号ＰＯＵＴは、内部回路及
び出力バッファＢ０を経て、出力端子ＰＴから集積回路
外部へ出力することができるようになっているのが一般
的である。
【００１６】一般的な入力バッファをテストする場合
は、論理値“１”としてＶｉｈを、論理値“０”として
Ｖｉｌを全ピンに同時に入力する。
は、論理値“１”としてＶｉｈを、論理値“０”として
Ｖｉｌを全ピンに同時に入力する。
【００１７】この表１に示されるような複数ステップで
構成されるテストパターンは、条件Ａ又はＢの表中に示
されるＰＯＵＴ（期待）が、実際に観測される信号ＰＯ
ＵＴと不一致となるまで順次実行される。不一致であれ
ば、その集積回路には入力バッファに不具合があること
となる。一方、不一致となることなく、この表１のすべ
てのステップを終了することができた場合、このような
テストパターンを用いた入力回路閾値テストの対象とな
った入力バッファには不具合がないものとされる。
構成されるテストパターンは、条件Ａ又はＢの表中に示
されるＰＯＵＴ（期待）が、実際に観測される信号ＰＯ
ＵＴと不一致となるまで順次実行される。不一致であれ
ば、その集積回路には入力バッファに不具合があること
となる。一方、不一致となることなく、この表１のすべ
てのステップを終了することができた場合、このような
テストパターンを用いた入力回路閾値テストの対象とな
った入力バッファには不具合がないものとされる。
【００１８】以上、図３及び図４又表１を用いて説明し
たような入力バッファの入力回路閾値テストによれば、
入力回路閾値テストの便宜を図るためのテスト回路が備
えられているため、信号ＰＯＵＴを観測しながら能率良
く入力回路閾値テストを行うことができる。又、用いら
れるテスト回路は、各入力毎に備えられる２入力ＮＡＮ
Ｄ論理ゲートのみであるため、テスト回路の増加を比較
的抑制することもできている。
たような入力バッファの入力回路閾値テストによれば、
入力回路閾値テストの便宜を図るためのテスト回路が備
えられているため、信号ＰＯＵＴを観測しながら能率良
く入力回路閾値テストを行うことができる。又、用いら
れるテスト回路は、各入力毎に備えられる２入力ＮＡＮ
Ｄ論理ゲートのみであるため、テスト回路の増加を比較
的抑制することもできている。
【００１９】なお、従来から行われているシュミット入
力回路の入力回路閾値テストは、これら図３及び図４又
表１を用いて前述した考え方の延長でなされている。
力回路の入力回路閾値テストは、これら図３及び図４又
表１を用いて前述した考え方の延長でなされている。
【００２０】シュミット入力回路において、まず、前述
のＨ状態最小入力判定電圧Ｖ＋ｍａｘ及びＬ状態最大入
力判定電圧Ｖ−ｍｉｎに関する入力回路閾値テストは、
基本的に前述した図４及び図３の一般的な入力バッファ
の入力回路閾値テストと同様に行うことができる。即
ち、これらＨ状態最小入力判定電圧Ｖ＋ｍａｘ及びＬ状
態最大入力判定電圧Ｖ−ｍｉｎに関する入力回路閾値テ
ストでは、表１に示される“０”としてＬ状態最大入力
判定電圧Ｖ−ｍｉｎを入力し、“１”としてＨ状態最小
入力判定電圧Ｖ＋ｍａｘを入力しながら行う。
のＨ状態最小入力判定電圧Ｖ＋ｍａｘ及びＬ状態最大入
力判定電圧Ｖ−ｍｉｎに関する入力回路閾値テストは、
基本的に前述した図４及び図３の一般的な入力バッファ
の入力回路閾値テストと同様に行うことができる。即
ち、これらＨ状態最小入力判定電圧Ｖ＋ｍａｘ及びＬ状
態最大入力判定電圧Ｖ−ｍｉｎに関する入力回路閾値テ
ストでは、表１に示される“０”としてＬ状態最大入力
判定電圧Ｖ−ｍｉｎを入力し、“１”としてＨ状態最小
入力判定電圧Ｖ＋ｍａｘを入力しながら行う。
【００２１】次に、シュミット入力回路のＨ状態最小入
力判定電圧Ｖ−ｍａｘの入力回路閾値テストでは、複数
のもののうちの検査対象となる１つのシュミット入力回
路のテストパターンについてのみ“０”としてＨ状態最
小入力判定電圧Ｖ−ｍａｘを印加し、“１”として電源
電圧Ｖｄｄを印加する。又、検査対象以外のシュミット
入力回路については、“０”としてグランド電位ＧＮＤ
を印加し、“１”として電源電圧Ｖｄｄを印加する。こ
のように各シュミット入力回路に対してテストパターン
を実行すると、検査対象バッファが正常であるならば、
必ず期待値と不一致の結果が得られる。一方、故障して
いれば、常に期待値と一致した結果となる。このような
不一致の結果により、検査対象のシュミット入力回路の
Ｈ状態最小入力判定電圧Ｖ−ｍａｘの入力回路閾値テス
トを行うことができる。
力判定電圧Ｖ−ｍａｘの入力回路閾値テストでは、複数
のもののうちの検査対象となる１つのシュミット入力回
路のテストパターンについてのみ“０”としてＨ状態最
小入力判定電圧Ｖ−ｍａｘを印加し、“１”として電源
電圧Ｖｄｄを印加する。又、検査対象以外のシュミット
入力回路については、“０”としてグランド電位ＧＮＤ
を印加し、“１”として電源電圧Ｖｄｄを印加する。こ
のように各シュミット入力回路に対してテストパターン
を実行すると、検査対象バッファが正常であるならば、
必ず期待値と不一致の結果が得られる。一方、故障して
いれば、常に期待値と一致した結果となる。このような
不一致の結果により、検査対象のシュミット入力回路の
Ｈ状態最小入力判定電圧Ｖ−ｍａｘの入力回路閾値テス
トを行うことができる。
【００２２】次に、シュミット入力回路のＬ状態最大入
力判定電圧Ｖ＋ｍｉｎの入力回路閾値テストについて
は、複数のもののうちの検査対象の１つのシュミット入
力回路に入力するテストパターンで、“０”であればグ
ランド電位ＧＮＤを印加し、一方、“１”であればＬ状
態最大入力判定電圧Ｖ＋ｍｉｎを印加する。又、検査対
象以外のシュミット入力回路については、“０”であれ
ばグランド電位ＧＮＤを印加し、“１”であれば電源電
圧Ｖｄｄを印加する。このような電圧を印加しながら前
述の表１のテストパターンを実行する。このとき、検査
対象のシュミット入力回路が正常ならば必ず期待値と不
一致の結果が得られる。一方、故障していれば常に期待
値と一致した結果となる。このように不一致の結果によ
りＬ状態最大入力判定電圧Ｖ＋ｍｉｎの入力回路閾値テ
ストを行うことができる。
力判定電圧Ｖ＋ｍｉｎの入力回路閾値テストについて
は、複数のもののうちの検査対象の１つのシュミット入
力回路に入力するテストパターンで、“０”であればグ
ランド電位ＧＮＤを印加し、一方、“１”であればＬ状
態最大入力判定電圧Ｖ＋ｍｉｎを印加する。又、検査対
象以外のシュミット入力回路については、“０”であれ
ばグランド電位ＧＮＤを印加し、“１”であれば電源電
圧Ｖｄｄを印加する。このような電圧を印加しながら前
述の表１のテストパターンを実行する。このとき、検査
対象のシュミット入力回路が正常ならば必ず期待値と不
一致の結果が得られる。一方、故障していれば常に期待
値と一致した結果となる。このように不一致の結果によ
りＬ状態最大入力判定電圧Ｖ＋ｍｉｎの入力回路閾値テ
ストを行うことができる。
【００２３】以上のように、シュミット入力回路のＨ状
態最小入力判定電圧Ｖ−ｍａｘの入力回路閾値テストに
おいて、あるいは、シュミット入力回路のＬ状態最大入
力判定電圧Ｖ＋ｍｉｎの入力回路閾値テストにおいて
は、いずれも検査対象のシュミット入力回路１つずつに
ついて、表１のテストパターンすべてを用いた入力回路
閾値テストを行う必要がある。
態最小入力判定電圧Ｖ−ｍａｘの入力回路閾値テストに
おいて、あるいは、シュミット入力回路のＬ状態最大入
力判定電圧Ｖ＋ｍｉｎの入力回路閾値テストにおいて
は、いずれも検査対象のシュミット入力回路１つずつに
ついて、表１のテストパターンすべてを用いた入力回路
閾値テストを行う必要がある。
【００２４】これは、通常の入力バッファの入力回路閾
値テストや、シュミット入力回路のＨ状態最小入力判定
電圧Ｖ＋ｍａｘやＬ状態最大入力判定電圧Ｖ−ｍｉｎの
入力回路閾値テストでは、期待値一致で正常であり、期
待値不一致で故障と判定するのに対し、シュミット入力
回路のＨ状態最小入力判定電圧Ｖ−ｍａｘ及びＬ状態最
大入力判定電圧Ｖ＋ｍｉｎの入力回路閾値テストでは、
期待値一致で故障となり、期待値不一致で正常と判定す
るためである。シュミット入力回路におけるこれらＨ状
態最小入力判定電圧Ｖ−ｍａｘ及びＬ状態最大入力判定
電圧Ｖ＋ｍｉｎの入力回路閾値テストにおいて、複数の
シュミット入力回路の故障を表１に示される一連のテス
トパターンを１回実行するのみで故障判定することがで
きないのは、他の要因で故障したシュミット入力回路が
ある場合にも期待値不一致となることがあるためであ
る。
値テストや、シュミット入力回路のＨ状態最小入力判定
電圧Ｖ＋ｍａｘやＬ状態最大入力判定電圧Ｖ−ｍｉｎの
入力回路閾値テストでは、期待値一致で正常であり、期
待値不一致で故障と判定するのに対し、シュミット入力
回路のＨ状態最小入力判定電圧Ｖ−ｍａｘ及びＬ状態最
大入力判定電圧Ｖ＋ｍｉｎの入力回路閾値テストでは、
期待値一致で故障となり、期待値不一致で正常と判定す
るためである。シュミット入力回路におけるこれらＨ状
態最小入力判定電圧Ｖ−ｍａｘ及びＬ状態最大入力判定
電圧Ｖ＋ｍｉｎの入力回路閾値テストにおいて、複数の
シュミット入力回路の故障を表１に示される一連のテス
トパターンを１回実行するのみで故障判定することがで
きないのは、他の要因で故障したシュミット入力回路が
ある場合にも期待値不一致となることがあるためであ
る。
【００２５】例えば図５に示されるように、ＮＡＮＤ論
理ゲートツリーを備えた、３個のシュミット入力回路の
場合について考える。前述の表１に対応する下記の表２
のテストパターンを、図５の複数のシュミット入力回路
に対して入力する。ここで、すべてのシュミット入力回
路に対してＨ状態最小入力判定電圧Ｖ−ｍａｘの入力回
路閾値テストを同時に行うことを考え、“０”としてＨ
状態最小入力判定電圧Ｖ−ｍａｘを印加し、“１”とし
て電源電圧Ｖｄｄを印加するものとする。下記表２にお
いて、パターンＰＡ１〜ＰＡ３は、それぞれ独立した一
連のテストパターンである。パターンＰＡ１は、シュミ
ット入力回路ＢＳ１〜ＢＳ３すべてが正常の場合であ
る。パターンＰＡ２は、シュミット入力回路ＢＳ１のみ
が故障で、Ｈ状態最小入力判定電圧Ｖ−ｍａｘに問題が
あって、“１”を“０”と認識してしまっている場合で
ある。パターンＰＡ３は、シュミット入力回路ＢＳ１が
正常であるがシュミット入力回路ＢＳ２及びＢＳ３が共
に故障である可能性がある場合にＦＡＩＬする例であ
る。以上の様に、全てのシュミット入力回路が正常の場
合と、いずれか１つでも故障している場合との区別がつ
かない。
理ゲートツリーを備えた、３個のシュミット入力回路の
場合について考える。前述の表１に対応する下記の表２
のテストパターンを、図５の複数のシュミット入力回路
に対して入力する。ここで、すべてのシュミット入力回
路に対してＨ状態最小入力判定電圧Ｖ−ｍａｘの入力回
路閾値テストを同時に行うことを考え、“０”としてＨ
状態最小入力判定電圧Ｖ−ｍａｘを印加し、“１”とし
て電源電圧Ｖｄｄを印加するものとする。下記表２にお
いて、パターンＰＡ１〜ＰＡ３は、それぞれ独立した一
連のテストパターンである。パターンＰＡ１は、シュミ
ット入力回路ＢＳ１〜ＢＳ３すべてが正常の場合であ
る。パターンＰＡ２は、シュミット入力回路ＢＳ１のみ
が故障で、Ｈ状態最小入力判定電圧Ｖ−ｍａｘに問題が
あって、“１”を“０”と認識してしまっている場合で
ある。パターンＰＡ３は、シュミット入力回路ＢＳ１が
正常であるがシュミット入力回路ＢＳ２及びＢＳ３が共
に故障である可能性がある場合にＦＡＩＬする例であ
る。以上の様に、全てのシュミット入力回路が正常の場
合と、いずれか１つでも故障している場合との区別がつ
かない。
【００２６】
【表２】
【００２７】次に、前述の図５の複数のシュミット入力
回路について、下記の表３のテストパターンで入力回路
閾値テストを行う場合を考える。ここで、検査対象のシ
ュミット入力回路をシュミット入力回路ＢＳ２とする。
従って、シュミット入力回路ＢＳ２に対してはテストパ
ターンとして、“０”であればＨ状態最小入力判定電圧
Ｖ−ｍａｘを印加し、“１”であれば電源電圧Ｖｄｄを
印加する。これ以外のシミュット入力回路ＢＳ１及びＢ
Ｓ３については、“０”としてグランド電位ＧＮＤを印
加し、“１”として電源電圧Ｖｄｄを印加する。又、下
記の表３において、パターンＰＢ１及びＰＢ２はいずれ
も独立した一連のテストパターンである。パターンＰＢ
１は、シュミット入力回路ＢＳ１〜ＢＳ３すべてが正常
の場合である。パターンＰＢ２は、シュミット入力回路
ＢＳ２が故障の場合である。下記の表３のように、シュ
ミット入力回路ＢＳ２だけ検査対象とした場合、シュミ
ット入力回路ＢＳ２が故障しているときには、テストパ
ターン全ステップにおいて期待値と一致した結果を得る
ことで判定できる。
回路について、下記の表３のテストパターンで入力回路
閾値テストを行う場合を考える。ここで、検査対象のシ
ュミット入力回路をシュミット入力回路ＢＳ２とする。
従って、シュミット入力回路ＢＳ２に対してはテストパ
ターンとして、“０”であればＨ状態最小入力判定電圧
Ｖ−ｍａｘを印加し、“１”であれば電源電圧Ｖｄｄを
印加する。これ以外のシミュット入力回路ＢＳ１及びＢ
Ｓ３については、“０”としてグランド電位ＧＮＤを印
加し、“１”として電源電圧Ｖｄｄを印加する。又、下
記の表３において、パターンＰＢ１及びＰＢ２はいずれ
も独立した一連のテストパターンである。パターンＰＢ
１は、シュミット入力回路ＢＳ１〜ＢＳ３すべてが正常
の場合である。パターンＰＢ２は、シュミット入力回路
ＢＳ２が故障の場合である。下記の表３のように、シュ
ミット入力回路ＢＳ２だけ検査対象とした場合、シュミ
ット入力回路ＢＳ２が故障しているときには、テストパ
ターン全ステップにおいて期待値と一致した結果を得る
ことで判定できる。
【００２８】
【表３】
【００２９】
【発明が解決しようとする課題】上記の表２及び表３を
用いて説明したごとく、シュミット入力回路のＨ状態最
小入力判定電圧Ｖ−ｍａｘの入力回路閾値テストでは、
検査対象のシュミット入力回路を１つずつ順次定めて行
う必要がある。又、このことは、シュミット入力回路の
Ｌ状態最大入力判定電圧Ｖ＋ｍｉｎについても同様であ
り、検査対象のシュミット入力回路を１つずつ順次定め
て行う必要がある。
用いて説明したごとく、シュミット入力回路のＨ状態最
小入力判定電圧Ｖ−ｍａｘの入力回路閾値テストでは、
検査対象のシュミット入力回路を１つずつ順次定めて行
う必要がある。又、このことは、シュミット入力回路の
Ｌ状態最大入力判定電圧Ｖ＋ｍｉｎについても同様であ
り、検査対象のシュミット入力回路を１つずつ順次定め
て行う必要がある。
【００３０】従って、シュミット入力回路において、Ｌ
状態最大入力判定電圧Ｖ＋ｍｉｎ、Ｈ状態最小入力判定
電圧Ｖ＋ｍａｘ、Ｌ状態最大入力判定電圧Ｖ−ｍｉｎ及
びＨ状態最小入力判定電圧Ｖ−ｍａｘの入力回路閾値テ
ストを行うためには、シュミット入力回路１つについて
合計３回、実質的に通常の入力バッファだけの場合に対
して、２回／個を追加してテストパターンを実行する必
要がある。
状態最大入力判定電圧Ｖ＋ｍｉｎ、Ｈ状態最小入力判定
電圧Ｖ＋ｍａｘ、Ｌ状態最大入力判定電圧Ｖ−ｍｉｎ及
びＨ状態最小入力判定電圧Ｖ−ｍａｘの入力回路閾値テ
ストを行うためには、シュミット入力回路１つについて
合計３回、実質的に通常の入力バッファだけの場合に対
して、２回／個を追加してテストパターンを実行する必
要がある。
【００３１】即ち、このようなＮＡＮＤ論理ゲートツリ
ーを用いたシュミット入力回路の入力回路閾値テストで
は、（１＋２×ｎ）回だけ、表１にあるようなテストパ
ターンを実行する必要がある。ここで、ｎは、ＮＡＮＤ
論理ゲートツリーで接続されている複数のシュミット入
力回路の個数である。
ーを用いたシュミット入力回路の入力回路閾値テストで
は、（１＋２×ｎ）回だけ、表１にあるようなテストパ
ターンを実行する必要がある。ここで、ｎは、ＮＡＮＤ
論理ゲートツリーで接続されている複数のシュミット入
力回路の個数である。
【００３２】このようにＮＡＮＤ論理ゲートツリーを備
えたシュミット入力回路の入力回路閾値テストを行うた
めには、多数回のテストパターンを実行する必要があ
り、シュミット入力回路の個数が多くなればなる程、検
査時間が増大し、出荷テストに要するコストが増大して
しまうという問題がある。
えたシュミット入力回路の入力回路閾値テストを行うた
めには、多数回のテストパターンを実行する必要があ
り、シュミット入力回路の個数が多くなればなる程、検
査時間が増大し、出荷テストに要するコストが増大して
しまうという問題がある。
【００３３】本発明は、前記従来の問題点を解決するべ
くなされたもので、集積回路に内蔵するテスト回路の増
加を抑えながら、集積回路が内蔵する複数のシュミット
入力回路の論理閾値が規定通りであるかの入力回路閾値
テストに要する時間を削減することで、これによって、
該テストに要するコストの削減等を図ることができる集
積回路テスト方法を提供することを目的とする。
くなされたもので、集積回路に内蔵するテスト回路の増
加を抑えながら、集積回路が内蔵する複数のシュミット
入力回路の論理閾値が規定通りであるかの入力回路閾値
テストに要する時間を削減することで、これによって、
該テストに要するコストの削減等を図ることができる集
積回路テスト方法を提供することを目的とする。
【００３４】
【００３５】
【課題を解決するための手段】 本願発明 は、Ｌ状態と判
定されることを保証するＬ状態最大入力判定電圧、及び
Ｈ状態と判定されることを保証するＨ状態最小入力判定
電圧で、入力したＬ状態あるいはＨ状態の論理状態の判
定に用いる論理閾値が規定されると共に、Ｌ状態からＨ
状態に立ち上がる際の論理状態の判定に用いる論理閾値
が、Ｈ状態からＬ状態に立ち下がる際の論理状態の判定
に用いる論理閾値に比べて高く設定された、入力した論
理状態の判定にヒステリシス特性を備えたシュミット入
力回路を複数有する集積回路の、これら複数の前記シュ
ミット入力回路の論理閾値が規定通りであるかの入力回
路閾値テストを行う集積回路テスト方法において、複数
の前記シュミット入力回路の論理状態判定結果に亘る全
体のＡＮＤ論理演算結果の信号を、集積回路外部へ出力
するＡＮＤ論理演算テスト出力回路を前記集積回路に内
蔵し、同じ複数の前記シュミット入力回路の論理状態判
定結果に亘る全体のＯＲ論理演算結果の信号を、集積回
路外部へ出力するＯＲ論理演算テスト出力回路を前記集
積回路に内蔵し、Ｌ状態からＨ状態に立ち上がる際の論
理状態の判定における前記Ｌ状態最大入力判定電圧をＶ
＋ｍｉｎと定義し、前記Ｈ状態最小入力判定電圧をＶ＋
ｍａｘと定義し、Ｈ状態からＬ状態に立ち下がる際の論
理状態の判定における前記Ｈ状態最小入力判定電圧をＶ
−ｍａｘと定義し、前記Ｌ状態最大入力判定電圧をＶ−
ｍｉｎと定義し、実際の前記入力閾値テストに際して、
複数の前記シュミット入力回路の全てに、まずグランド
電位ＧＮＤを印加し、この後に前記Ｌ状態最大入力判定
電圧Ｖ＋ｍｉｎを印加した際に前記ＯＲ論理演算結果信
号がＬ状態となり、更にこの後に前記Ｈ状態最小入力判
定電圧Ｖ＋ｍａｘを印加した際に前記ＡＮＤ論理演算結
果信号がＨ状態となり、又、実際の前記入力閾値テスト
に際して、複数の前記シュミット入力回路の全てに、ま
ず電源電圧Ｖｄｄを印加し、この後に前記Ｈ状態最小入
力判定電圧Ｖ−ｍａｘを印加した際に前記ＡＮＤ論理演
算結果信号がＨ状態となり、更にこの後に前記Ｌ状態最
大入力判定電圧Ｖ−ｍｉｎを印加した際に前記ＯＲ論理
演算結果信号がＬ状態となる場合には、該前記入力閾値
テストでの集積回路の判定結果を合格とするようにした
ことにより、前記課題を解決することができる集積回路
テスト方法を提供したものである。
定されることを保証するＬ状態最大入力判定電圧、及び
Ｈ状態と判定されることを保証するＨ状態最小入力判定
電圧で、入力したＬ状態あるいはＨ状態の論理状態の判
定に用いる論理閾値が規定されると共に、Ｌ状態からＨ
状態に立ち上がる際の論理状態の判定に用いる論理閾値
が、Ｈ状態からＬ状態に立ち下がる際の論理状態の判定
に用いる論理閾値に比べて高く設定された、入力した論
理状態の判定にヒステリシス特性を備えたシュミット入
力回路を複数有する集積回路の、これら複数の前記シュ
ミット入力回路の論理閾値が規定通りであるかの入力回
路閾値テストを行う集積回路テスト方法において、複数
の前記シュミット入力回路の論理状態判定結果に亘る全
体のＡＮＤ論理演算結果の信号を、集積回路外部へ出力
するＡＮＤ論理演算テスト出力回路を前記集積回路に内
蔵し、同じ複数の前記シュミット入力回路の論理状態判
定結果に亘る全体のＯＲ論理演算結果の信号を、集積回
路外部へ出力するＯＲ論理演算テスト出力回路を前記集
積回路に内蔵し、Ｌ状態からＨ状態に立ち上がる際の論
理状態の判定における前記Ｌ状態最大入力判定電圧をＶ
＋ｍｉｎと定義し、前記Ｈ状態最小入力判定電圧をＶ＋
ｍａｘと定義し、Ｈ状態からＬ状態に立ち下がる際の論
理状態の判定における前記Ｈ状態最小入力判定電圧をＶ
−ｍａｘと定義し、前記Ｌ状態最大入力判定電圧をＶ−
ｍｉｎと定義し、実際の前記入力閾値テストに際して、
複数の前記シュミット入力回路の全てに、まずグランド
電位ＧＮＤを印加し、この後に前記Ｌ状態最大入力判定
電圧Ｖ＋ｍｉｎを印加した際に前記ＯＲ論理演算結果信
号がＬ状態となり、更にこの後に前記Ｈ状態最小入力判
定電圧Ｖ＋ｍａｘを印加した際に前記ＡＮＤ論理演算結
果信号がＨ状態となり、又、実際の前記入力閾値テスト
に際して、複数の前記シュミット入力回路の全てに、ま
ず電源電圧Ｖｄｄを印加し、この後に前記Ｈ状態最小入
力判定電圧Ｖ−ｍａｘを印加した際に前記ＡＮＤ論理演
算結果信号がＨ状態となり、更にこの後に前記Ｌ状態最
大入力判定電圧Ｖ−ｍｉｎを印加した際に前記ＯＲ論理
演算結果信号がＬ状態となる場合には、該前記入力閾値
テストでの集積回路の判定結果を合格とするようにした
ことにより、前記課題を解決することができる集積回路
テスト方法を提供したものである。
【００３６】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００３７】図６は、本発明が適用された第１実施形態
の集積回路の入力部分の回路図である。
の集積回路の入力部分の回路図である。
【００３８】この図６においては、合計（Ｎ＋１）個の
シュミット入力回路ＢＳ０〜ＢＳＮが示され、これらが
入力回路閾値テストの対象となっている。これらシュミ
ット入力回路ＢＳ０〜ＢＳＮそれぞれにはＮＡＮＤ論理
ゲートＧＮ０〜ＧＮＮが１つずつ設けられ、これらＮＡ
ＮＤ論理ゲートＧＮ０〜ＧＮＮは全体としてＮＡＮＤ論
理ゲートツリーを構成している。これらのシュミット入
力回路ＢＳ０〜ＢＳＮの出力は、信号Ｉ０〜ＩＮとして
当該集積回路の内部回路へ出力されている。
シュミット入力回路ＢＳ０〜ＢＳＮが示され、これらが
入力回路閾値テストの対象となっている。これらシュミ
ット入力回路ＢＳ０〜ＢＳＮそれぞれにはＮＡＮＤ論理
ゲートＧＮ０〜ＧＮＮが１つずつ設けられ、これらＮＡ
ＮＤ論理ゲートＧＮ０〜ＧＮＮは全体としてＮＡＮＤ論
理ゲートツリーを構成している。これらのシュミット入
力回路ＢＳ０〜ＢＳＮの出力は、信号Ｉ０〜ＩＮとして
当該集積回路の内部回路へ出力されている。
【００３９】又、本実施形態では本発明が適用され、こ
れらシュミット入力回路ＢＳ０〜ＢＳＮそれぞれが出力
する論理状態すべてのＡＮＤ論理演算結果を求めるため
に、合計（Ｍ＋１）個のＡＮＤ論理ゲートＧＡ０〜ＧＡ
Ｍと、ＡＮＤ論理ゲートＧＡとが設けられている。又、
これらシュミット入力回路ＢＳ０〜ＢＳＮそれぞれが出
力する論理状態すべてのＯＲ論理演算結果を得るため
に、合計（Ｍ＋１）個のＯＲ論理ゲートＧＲ０〜ＧＲＭ
と、ＯＲ論理ゲートＧＲとが設けられている。
れらシュミット入力回路ＢＳ０〜ＢＳＮそれぞれが出力
する論理状態すべてのＡＮＤ論理演算結果を求めるため
に、合計（Ｍ＋１）個のＡＮＤ論理ゲートＧＡ０〜ＧＡ
Ｍと、ＡＮＤ論理ゲートＧＡとが設けられている。又、
これらシュミット入力回路ＢＳ０〜ＢＳＮそれぞれが出
力する論理状態すべてのＯＲ論理演算結果を得るため
に、合計（Ｍ＋１）個のＯＲ論理ゲートＧＲ０〜ＧＲＭ
と、ＯＲ論理ゲートＧＲとが設けられている。
【００４０】以下、本実施形態の作用について説明す
る。
る。
【００４１】本実施形態において、シュミット入力回路
のＬ状態最大入力判定電圧Ｖ＋ｍｉｎ、Ｈ状態最小入力
判定電圧Ｖ＋ｍａｘ、Ｌ状態最大入力判定電圧Ｖ−ｍｉ
ｎ及びＨ状態最小入力判定電圧Ｖ−ｍａｘの入力回路閾
値テストは、下記のステップＳＡ１〜ＳＡ３によって行
われる。
のＬ状態最大入力判定電圧Ｖ＋ｍｉｎ、Ｈ状態最小入力
判定電圧Ｖ＋ｍａｘ、Ｌ状態最大入力判定電圧Ｖ−ｍｉ
ｎ及びＨ状態最小入力判定電圧Ｖ−ｍａｘの入力回路閾
値テストは、下記のステップＳＡ１〜ＳＡ３によって行
われる。
【００４２】ステップＳＡ１：すべてのシュミット入力
回路ＢＳ０〜ＢＳＮに対して、前述の表１のテストパタ
ーンを用いた入力回路閾値テストを行う。この際、
“０”ではＬ状態最大入力判定電圧Ｖ−ｍｉｎを印加
し、“１”ではＨ状態最小入力判定電圧Ｖ＋ｍａｘを印
加する。又、テスト信号ＰＯＵＴについて、全ステップ
で一致であれば正常であり、１ステップでも不一致があ
れば故障となる。
回路ＢＳ０〜ＢＳＮに対して、前述の表１のテストパタ
ーンを用いた入力回路閾値テストを行う。この際、
“０”ではＬ状態最大入力判定電圧Ｖ−ｍｉｎを印加
し、“１”ではＨ状態最小入力判定電圧Ｖ＋ｍａｘを印
加する。又、テスト信号ＰＯＵＴについて、全ステップ
で一致であれば正常であり、１ステップでも不一致があ
れば故障となる。
【００４３】ステップＳＡ２：すべてのシュミット入力
回路ＢＳ０〜ＢＳＮに対して、すべて“１”のパターン
とすべて“０”のパターンの２パターンを行う。
回路ＢＳ０〜ＢＳＮに対して、すべて“１”のパターン
とすべて“０”のパターンの２パターンを行う。
【００４４】このとき、“０”であればＨ状態最小入力
判定電圧Ｖ−ｍａｘを印加し、“１”であれば電源電圧
Ｖｄｄを印加する。このとき、すべてのシュミット入力
回路ＢＳ０〜ＢＳＮに故障がなければＨ状態最小入力判
定電圧Ｖ−ｍａｘで“０”として認識しないので、テス
ト信号ＡＯＵＴは常に“１”のままとなる。一方、シュ
ミット入力回路ＢＳ０〜ＢＳＮに１つでも故障があれ
ば、Ｈ状態最小入力判定電圧Ｖ−ｍａｘで“０”として
認識するものが存在することになり、テスト信号ＡＯＵ
Ｔは“０”となり、これによって故障を発見することが
できる。
判定電圧Ｖ−ｍａｘを印加し、“１”であれば電源電圧
Ｖｄｄを印加する。このとき、すべてのシュミット入力
回路ＢＳ０〜ＢＳＮに故障がなければＨ状態最小入力判
定電圧Ｖ−ｍａｘで“０”として認識しないので、テス
ト信号ＡＯＵＴは常に“１”のままとなる。一方、シュ
ミット入力回路ＢＳ０〜ＢＳＮに１つでも故障があれ
ば、Ｈ状態最小入力判定電圧Ｖ−ｍａｘで“０”として
認識するものが存在することになり、テスト信号ＡＯＵ
Ｔは“０”となり、これによって故障を発見することが
できる。
【００４５】ステップＳＡ３：すべてのシュミット入力
回路ＢＳ０〜ＢＳＮに対して、すべてが“０”のパター
ンとすべてが“１”のパターンの２パターンを実行す
る。このとき、“０”であればグランド電位ＧＮＤを印
加し、“１”であればＬ状態最大入力判定電圧Ｖ＋ｍｉ
ｎを印加する。すべてのシュミット入力回路ＢＳ０〜Ｂ
ＳＮに故障がなければ、Ｌ状態最大入力判定電圧Ｖ＋ｍ
ｉｎを“１”として認識しないので、常にテスト信号Ｂ
ＯＵＴは“０”のままである。一方、シュミット入力回
路ＢＳ０〜ＢＳＮで１つでも故障があって、Ｌ状態最大
入力判定電圧Ｖ＋ｍｉｎを“１”として認識してしまう
ものがあればテスト信号ＢＯＵＴは“１”となり、これ
によって故障を発見することができる。
回路ＢＳ０〜ＢＳＮに対して、すべてが“０”のパター
ンとすべてが“１”のパターンの２パターンを実行す
る。このとき、“０”であればグランド電位ＧＮＤを印
加し、“１”であればＬ状態最大入力判定電圧Ｖ＋ｍｉ
ｎを印加する。すべてのシュミット入力回路ＢＳ０〜Ｂ
ＳＮに故障がなければ、Ｌ状態最大入力判定電圧Ｖ＋ｍ
ｉｎを“１”として認識しないので、常にテスト信号Ｂ
ＯＵＴは“０”のままである。一方、シュミット入力回
路ＢＳ０〜ＢＳＮで１つでも故障があって、Ｌ状態最大
入力判定電圧Ｖ＋ｍｉｎを“１”として認識してしまう
ものがあればテスト信号ＢＯＵＴは“１”となり、これ
によって故障を発見することができる。
【００４６】ここで、上記のステップＳＡ１によって、
シュミット入力回路ＢＳ０〜ＢＳＮのＨ状態最小入力判
定電圧Ｖ＋ｍａｘ及びＬ状態最大入力判定電圧Ｖ−ｍｉ
ｎの入力回路閾値テストを行うことができる。ステップ
ＳＡ２によって、Ｈ状態最小入力判定電圧Ｖ−ｍａｘの
入力回路閾値テストを行うことができる。ステップＳＡ
３によって、Ｌ状態最大入力判定電圧Ｖ＋ｍｉｎの入力
回路閾値テストを行うことができる。従って、本実施形
態では、合計３回のテストパターンの実行で入力回路閾
値テストを行うことができ、前述した従来例の（１＋２
×ｎ）回に比べテストパターン数を抑えることができて
いる。
シュミット入力回路ＢＳ０〜ＢＳＮのＨ状態最小入力判
定電圧Ｖ＋ｍａｘ及びＬ状態最大入力判定電圧Ｖ−ｍｉ
ｎの入力回路閾値テストを行うことができる。ステップ
ＳＡ２によって、Ｈ状態最小入力判定電圧Ｖ−ｍａｘの
入力回路閾値テストを行うことができる。ステップＳＡ
３によって、Ｌ状態最大入力判定電圧Ｖ＋ｍｉｎの入力
回路閾値テストを行うことができる。従って、本実施形
態では、合計３回のテストパターンの実行で入力回路閾
値テストを行うことができ、前述した従来例の（１＋２
×ｎ）回に比べテストパターン数を抑えることができて
いる。
【００４７】従って、本実施形態によれば本発明を適用
して、集積回路に内蔵するテスト回路の増加を抑えなが
ら、集積回路が内蔵する複数のシュミット入力回路の論
理閾値が規定通りであるかの入力回路閾値テストに要す
る時間を削減することで、これによって、該テストに要
するコストの削減等を図ることができるという優れた効
果を得ることができる。
して、集積回路に内蔵するテスト回路の増加を抑えなが
ら、集積回路が内蔵する複数のシュミット入力回路の論
理閾値が規定通りであるかの入力回路閾値テストに要す
る時間を削減することで、これによって、該テストに要
するコストの削減等を図ることができるという優れた効
果を得ることができる。
【００４８】図７は、本発明が適用された第２実施形態
の集積回路の入力部分の回路図である。
の集積回路の入力部分の回路図である。
【００４９】この図７において、合計（Ｎ＋１）個のシ
ュミット入力回路ＢＳ０〜ＢＳＮが入力回路閾値テスト
の対象とされ、そのＬ状態最大入力判定電圧Ｖ＋ｍｉ
ｎ、Ｈ状態最小入力判定電圧Ｖ＋ｍａｘ、Ｌ状態最大入
力判定電圧Ｖ−ｍｉｎ及びＨ状態最小入力判定電圧Ｖ−
ｍａｘの入力回路閾値テストがなされる。
ュミット入力回路ＢＳ０〜ＢＳＮが入力回路閾値テスト
の対象とされ、そのＬ状態最大入力判定電圧Ｖ＋ｍｉ
ｎ、Ｈ状態最小入力判定電圧Ｖ＋ｍａｘ、Ｌ状態最大入
力判定電圧Ｖ−ｍｉｎ及びＨ状態最小入力判定電圧Ｖ−
ｍａｘの入力回路閾値テストがなされる。
【００５０】又、本実施形態では本発明が適用され、こ
れらシュミット入力回路ＢＳ０〜ＢＳＮそれぞれには、
ＡＮＤ論理ゲートＧＡ０〜ＧＡＮが１つずつ設けられて
いる。これらＡＮＤ論理ゲートＧＡ０〜ＧＡＮは、カス
ケード接続され、全体としてＡＮＤ論理ゲートツリー構
成となっている。該ＡＮＤ論理ゲートツリーの出力はテ
スト信号ＡＯＵＴとなっている。該テスト信号ＡＯＵＴ
は、シュミット入力回路ＢＳ０〜ＢＳＮそれぞれが出力
する論理状態すべてのＡＮＤ論理演算結果となってい
る。
れらシュミット入力回路ＢＳ０〜ＢＳＮそれぞれには、
ＡＮＤ論理ゲートＧＡ０〜ＧＡＮが１つずつ設けられて
いる。これらＡＮＤ論理ゲートＧＡ０〜ＧＡＮは、カス
ケード接続され、全体としてＡＮＤ論理ゲートツリー構
成となっている。該ＡＮＤ論理ゲートツリーの出力はテ
スト信号ＡＯＵＴとなっている。該テスト信号ＡＯＵＴ
は、シュミット入力回路ＢＳ０〜ＢＳＮそれぞれが出力
する論理状態すべてのＡＮＤ論理演算結果となってい
る。
【００５１】更に、本実施形態では本発明が適用され、
それぞれのシュミット入力回路ＢＳ０〜ＢＳＮに対して
１つずつ、ＯＲ論理ゲートＧＲ０〜ＧＲＮが設けられて
いる。これらＯＲ論理ゲートＧＲ０〜ＧＲＮは相互にカ
スケード接続され、全体としてＯＲ論理ゲートツリーが
構成されている。該ＯＲ論理ゲートツリーの出力はテス
ト信号ＢＯＵＴとなっている。該テスト信号ＢＯＵＴ
は、シュミット入力回路ＢＳ０〜ＢＳＮそれぞれが出力
する論理状態すべてのＯＲ論理演算結果となっている。
それぞれのシュミット入力回路ＢＳ０〜ＢＳＮに対して
１つずつ、ＯＲ論理ゲートＧＲ０〜ＧＲＮが設けられて
いる。これらＯＲ論理ゲートＧＲ０〜ＧＲＮは相互にカ
スケード接続され、全体としてＯＲ論理ゲートツリーが
構成されている。該ＯＲ論理ゲートツリーの出力はテス
ト信号ＢＯＵＴとなっている。該テスト信号ＢＯＵＴ
は、シュミット入力回路ＢＳ０〜ＢＳＮそれぞれが出力
する論理状態すべてのＯＲ論理演算結果となっている。
【００５２】以下、本実施形態の作用について説明す
る。
る。
【００５３】本実施形態におけるシュミット入力回路Ｂ
Ｓ０〜ＢＳＮのＬ状態最大入力判定電圧Ｖ＋ｍｉｎ、Ｈ
状態最小入力判定電圧Ｖ＋ｍａｘ、Ｌ状態最大入力判定
電圧Ｖ−ｍｉｎ及びＨ状態最小入力判定電圧Ｖ−ｍａｘ
の入力回路閾値テストは、下記のステップＳＢ１〜ＳＢ
６を行いながら、テスト信号ＡＯＵＴ及びＢＯＵＴから
出力される信号を集積回路外部から観測することによっ
てなされる。
Ｓ０〜ＢＳＮのＬ状態最大入力判定電圧Ｖ＋ｍｉｎ、Ｈ
状態最小入力判定電圧Ｖ＋ｍａｘ、Ｌ状態最大入力判定
電圧Ｖ−ｍｉｎ及びＨ状態最小入力判定電圧Ｖ−ｍａｘ
の入力回路閾値テストは、下記のステップＳＢ１〜ＳＢ
６を行いながら、テスト信号ＡＯＵＴ及びＢＯＵＴから
出力される信号を集積回路外部から観測することによっ
てなされる。
【００５４】ステップＳＢ１：すべてのシュミット入力
回路ＢＳ０〜ＢＳＮの入力に、端子Ｐ０〜ＰＮを経てグ
ランド電位ＧＮＤを印加する。このとき、テスト信号Ｂ
ＯＵＴが“１”であれば、故障した少なくとも１つのシ
ュミット入力回路ＢＳ０〜ＢＳＮが存在する。
回路ＢＳ０〜ＢＳＮの入力に、端子Ｐ０〜ＰＮを経てグ
ランド電位ＧＮＤを印加する。このとき、テスト信号Ｂ
ＯＵＴが“１”であれば、故障した少なくとも１つのシ
ュミット入力回路ＢＳ０〜ＢＳＮが存在する。
【００５５】ステップＳＢ２：すべてのシュミット入力
回路ＢＳ０〜ＢＳＮの入力にＬ状態最大入力判定電圧Ｖ
＋ｍｉｎを印加する。このとき、テスト信号ＢＯＵＴが
“１”であれば、少なくとも１つの故障したシュミット
入力回路ＢＳ０〜ＢＳＮが存在する。
回路ＢＳ０〜ＢＳＮの入力にＬ状態最大入力判定電圧Ｖ
＋ｍｉｎを印加する。このとき、テスト信号ＢＯＵＴが
“１”であれば、少なくとも１つの故障したシュミット
入力回路ＢＳ０〜ＢＳＮが存在する。
【００５６】ステップＳＢ３：すべてのシュミット入力
回路ＢＳ０〜ＢＳＮの入力に、Ｈ状態最小入力判定電圧
Ｖ＋ｍａｘを印加する。このとき、テスト信号ＡＯＵＴ
が“０”であれば、少なくとも１つの故障したシュミッ
ト入力回路ＢＳ０〜ＢＳＮが存在する。
回路ＢＳ０〜ＢＳＮの入力に、Ｈ状態最小入力判定電圧
Ｖ＋ｍａｘを印加する。このとき、テスト信号ＡＯＵＴ
が“０”であれば、少なくとも１つの故障したシュミッ
ト入力回路ＢＳ０〜ＢＳＮが存在する。
【００５７】ステップＳＢ４：すべてのシュミット入力
回路ＢＳ０〜ＢＳＮの入力に、電源電圧Ｖｄｄを印加す
る。このとき、テスト信号ＡＯＵＴが“０”であれば、
少なくとも１つの故障したシュミット入力回路ＢＳ０〜
ＢＳＮが存在する。
回路ＢＳ０〜ＢＳＮの入力に、電源電圧Ｖｄｄを印加す
る。このとき、テスト信号ＡＯＵＴが“０”であれば、
少なくとも１つの故障したシュミット入力回路ＢＳ０〜
ＢＳＮが存在する。
【００５８】ステップＳＢ５：すべてのシュミット入力
回路ＢＳ０〜ＢＳＮの入力にＨ状態最小入力判定電圧Ｖ
−ｍａｘを印加する。このとき、テスト信号ＡＯＵＴが
“０”であれば、少なくとも１つの故障したシュミット
入力回路ＢＳ０〜ＢＳＮが存在する。
回路ＢＳ０〜ＢＳＮの入力にＨ状態最小入力判定電圧Ｖ
−ｍａｘを印加する。このとき、テスト信号ＡＯＵＴが
“０”であれば、少なくとも１つの故障したシュミット
入力回路ＢＳ０〜ＢＳＮが存在する。
【００５９】ステップＳＢ６：すべてのシュミット入力
回路ＢＳ０〜ＢＳＮの入力に、Ｌ状態最大入力判定電圧
Ｖ−ｍｉｎを印加する。このとき、テスト信号ＢＯＵＴ
が“１”であれば、少なくとも１つの故障したシュミッ
ト入力回路ＢＳ０〜ＢＳＮが存在する。
回路ＢＳ０〜ＢＳＮの入力に、Ｌ状態最大入力判定電圧
Ｖ−ｍｉｎを印加する。このとき、テスト信号ＢＯＵＴ
が“１”であれば、少なくとも１つの故障したシュミッ
ト入力回路ＢＳ０〜ＢＳＮが存在する。
【００６０】ここで、ステップＳＢ２は、Ｌ状態最大入
力判定電圧Ｖ＋ｍｉｎについての入力回路閾値テストを
行うためのものである。ステップＳＢ３は、Ｈ状態最小
入力判定電圧Ｖ＋ｍａｘについての入力回路閾値テスト
を行うためのものである。ステップＳＢ５は、Ｈ状態最
小入力判定電圧Ｖ−ｍａｘについての入力回路閾値テス
トを行うためのものである。ステップＳＢ６は、Ｌ状態
最大入力判定電圧Ｖ−ｍｉｎの入力回路閾値テストを行
うためのものである。
力判定電圧Ｖ＋ｍｉｎについての入力回路閾値テストを
行うためのものである。ステップＳＢ３は、Ｈ状態最小
入力判定電圧Ｖ＋ｍａｘについての入力回路閾値テスト
を行うためのものである。ステップＳＢ５は、Ｈ状態最
小入力判定電圧Ｖ−ｍａｘについての入力回路閾値テス
トを行うためのものである。ステップＳＢ６は、Ｌ状態
最大入力判定電圧Ｖ−ｍｉｎの入力回路閾値テストを行
うためのものである。
【００６１】又、これらステップＳＢ１〜ＳＢ６のすべ
てで故障が見出されなかった場合に、入力回路閾値テス
トの対象とした集積回路を良品、即ち正常なものとして
判定することができる。
てで故障が見出されなかった場合に、入力回路閾値テス
トの対象とした集積回路を良品、即ち正常なものとして
判定することができる。
【００６２】なお、ステップＳＢ１〜ＳＢ３はこのステ
ップ番号順に行う必要がある。又、ステップＳＢ４〜Ｓ
Ｂ６はこのステップ番号順に行う必要がある。しかしな
がら、ステップＳＢ１〜ＳＢ３とステップＳＢ４〜ＳＢ
６とは独立している。従って、ステップＳＢ４〜ＳＢ６
の後に、ステップＳＢ１〜ＳＢ３を行ってもよい。
ップ番号順に行う必要がある。又、ステップＳＢ４〜Ｓ
Ｂ６はこのステップ番号順に行う必要がある。しかしな
がら、ステップＳＢ１〜ＳＢ３とステップＳＢ４〜ＳＢ
６とは独立している。従って、ステップＳＢ４〜ＳＢ６
の後に、ステップＳＢ１〜ＳＢ３を行ってもよい。
【００６３】なお、ステップＳＢ１〜ＳＢ６を続けて行
う場合、ステップＳＢ４は行わなくてもよい。又、以上
のステップＳＢ１〜ＳＢ６を第１実施形態の集積回路に
適用することにより、更にテスト時間の短縮を図ること
ができる。
う場合、ステップＳＢ４は行わなくてもよい。又、以上
のステップＳＢ１〜ＳＢ６を第１実施形態の集積回路に
適用することにより、更にテスト時間の短縮を図ること
ができる。
【００６４】このように本実施形態についても本発明を
適用し、集積回路に内蔵するテスト回路の増加を抑えな
がら、集積回路が内蔵する複数のシュミット入力回路の
論理閾値が規定通りであるかの入力回路閾値テストに要
する時間を削減することで、これによって、該テストに
要するコストの削減等を図ることができるという優れた
効果を得ることができる。
適用し、集積回路に内蔵するテスト回路の増加を抑えな
がら、集積回路が内蔵する複数のシュミット入力回路の
論理閾値が規定通りであるかの入力回路閾値テストに要
する時間を削減することで、これによって、該テストに
要するコストの削減等を図ることができるという優れた
効果を得ることができる。
【００６５】なお、本実施形態の前述したステップＳＢ
３及びＳＢ６を、前述した第１実施形態のステップＳＡ
１に置き換えることもできる。また、ステップＳＡ１〜
ＳＡ３のパターンに完全に置き換えることもできる。な
お、本実施形態と前述の第１実施形態とを比べた場合、
本実施形態ではＮＡＮＤ論理ゲートツリーを省くことが
できているため、集積回路に内蔵するテスト回路をより
減少させることができている。
３及びＳＢ６を、前述した第１実施形態のステップＳＡ
１に置き換えることもできる。また、ステップＳＡ１〜
ＳＡ３のパターンに完全に置き換えることもできる。な
お、本実施形態と前述の第１実施形態とを比べた場合、
本実施形態ではＮＡＮＤ論理ゲートツリーを省くことが
できているため、集積回路に内蔵するテスト回路をより
減少させることができている。
【００６６】
【発明の効果】以上説明した通り、本発明によれば、集
積回路に内蔵するテスト回路の増加を抑えながら、集積
回路が内蔵する複数のシュミット入力回路の論理閾値が
規定通りであるかの入力回路閾値テストに要する時間を
削減することで、これによって、該テストに要するコス
トの削減等を図ることができるという優れた効果を得る
ことができる。
積回路に内蔵するテスト回路の増加を抑えながら、集積
回路が内蔵する複数のシュミット入力回路の論理閾値が
規定通りであるかの入力回路閾値テストに要する時間を
削減することで、これによって、該テストに要するコス
トの削減等を図ることができるという優れた効果を得る
ことができる。
【図１】一般的な入力バッファの入力電圧−出力電圧特
性を示すグラフ
性を示すグラフ
【図２】一般的なシュミット入力回路の入力電圧−出力
電圧特性を示すグラフ
電圧特性を示すグラフ
【図３】従来の入力回路閾値テストのテスト回路を備え
た入力バッファの回路図
た入力バッファの回路図
【図４】従来の入力回路閾値テストのためのテスト回路
を有する入力バッファを複数備えた集積回路の入力部分
の回路図
を有する入力バッファを複数備えた集積回路の入力部分
の回路図
【図５】従来の入力回路閾値テストのためのテスト回路
を備えたシュミット入力回路を３つ有する集積回路の入
力部分の回路図
を備えたシュミット入力回路を３つ有する集積回路の入
力部分の回路図
【図６】本発明が適用された第１実施形態の集積回路の
入力部分の回路図
入力部分の回路図
【図７】本発明が適用された第２実施形態の集積回路の
入力部分の回路図
入力部分の回路図
ＢＩ０〜ＢＩｉ〜ＢＩＮ…入力バッファ ＢＯ…出力バッファ ＢＳ０〜ＢＳｉ〜ＢＳＮ…シュミット入力回路 ＧＮ０〜ＧＮｉ〜ＧＮＮ…ＮＡＮＤ論理ゲート ＧＡ、ＧＡ０〜ＧＡｉ〜ＧＡＮ、ＧＡ０〜ＧＡｊ〜ＧＡ
Ｍ…ＡＮＤ論理ゲート ＧＲ、ＧＲ０〜ＧＲｉ〜ＧＲＮ、ＧＲ０〜ＧＲｊ〜ＧＲ
Ｍ…ＯＲ論理ゲート Ｐ０〜Ｐｉ〜ＰＮ、ＰＴ…端子 Ｉ０〜Ｉｉ〜ＩＮ…入力信号 ＰＯＵＴ、ＡＯＵＴ、ＢＯＵＴ…テスト信号 Ｕｉ…出力信号 Ｖｉｌ…Ｌ状態最大入力判定電圧 Ｖｉｈ…Ｈ状態最小入力判定電圧 Ｖ＋ｍｉｎ…Ｌ状態最大入力判定電圧（論理状態の立ち
上がり） Ｖ＋ｍａｘ…Ｈ状態最小入力判定電圧（論理状態の立ち
上がり） Ｖ−ｍｉｎ…Ｌ状態最大入力判定電圧（論理状態の立ち
下がり） Ｖ−ｍａｘ…Ｈ状態最小入力判定電圧（論理状態の立ち
下がり） Ｖｄｄ…電源電圧 ＧＮＤ…グランド電位
Ｍ…ＡＮＤ論理ゲート ＧＲ、ＧＲ０〜ＧＲｉ〜ＧＲＮ、ＧＲ０〜ＧＲｊ〜ＧＲ
Ｍ…ＯＲ論理ゲート Ｐ０〜Ｐｉ〜ＰＮ、ＰＴ…端子 Ｉ０〜Ｉｉ〜ＩＮ…入力信号 ＰＯＵＴ、ＡＯＵＴ、ＢＯＵＴ…テスト信号 Ｕｉ…出力信号 Ｖｉｌ…Ｌ状態最大入力判定電圧 Ｖｉｈ…Ｈ状態最小入力判定電圧 Ｖ＋ｍｉｎ…Ｌ状態最大入力判定電圧（論理状態の立ち
上がり） Ｖ＋ｍａｘ…Ｈ状態最小入力判定電圧（論理状態の立ち
上がり） Ｖ−ｍｉｎ…Ｌ状態最大入力判定電圧（論理状態の立ち
下がり） Ｖ−ｍａｘ…Ｈ状態最小入力判定電圧（論理状態の立ち
下がり） Ｖｄｄ…電源電圧 ＧＮＤ…グランド電位
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 H03K 19/00
Claims (1)
- 【請求項１】Ｌ状態と判定されることを保証するＬ状態
最大入力判定電圧、及びＨ状態と判定されることを保証
するＨ状態最小入力判定電圧で、入力したＬ状態あるい
はＨ状態の論理状態の判定に用いる論理閾値が規定され
ると共に、Ｌ状態からＨ状態に立ち上がる際の論理状態
の判定に用いる論理閾値が、Ｈ状態からＬ状態に立ち下
がる際の論理状態の判定に用いる論理閾値に比べて高く
設定された、入力した論理状態の判定にヒステリシス特
性を備えたシュミット入力回路を複数有する集積回路
の、これら複数の前記シュミット入力回路の論理閾値が
規定通りであるかの入力回路閾値テストを行う集積回路
テスト方法において、 複数の前記シュミット入力回路の論理状態判定結果に亘
る全体のＡＮＤ論理演算結果の信号を、集積回路外部へ
出力するＡＮＤ論理演算テスト出力回路を前記集積回路
に内蔵し、 同じ複数の前記シュミット入力回路の論理状態判定結果
に亘る全体のＯＲ論理演算結果の信号を、集積回路外部
へ出力するＯＲ論理演算テスト出力回路を前記集積回路
に内蔵し、 Ｌ状態からＨ状態に立ち上がる際の論理状態の判定にお
ける前記Ｌ状態最大入力判定電圧をＶ＋ｍｉｎと定義
し、前記Ｈ状態最小入力判定電圧をＶ＋ｍａｘと定義
し、 Ｈ状態からＬ状態に立ち下がる際の論理状態の判定にお
ける前記Ｈ状態最小入力判定電圧をＶ−ｍａｘと定義
し、前記Ｌ状態最大入力判定電圧をＶ−ｍｉｎと定義
し、 実際の前記入力閾値テストに際して、複数の前記シュミ
ット入力回路の全てに、まずグランド電位ＧＮＤを印加
し、この後に前記Ｌ状態最大入力判定電圧Ｖ＋ｍｉｎを
印加した際に前記ＯＲ論理演算結果信号がＬ状態とな
り、更にこの後に前記Ｈ状態最小入力判定電圧Ｖ＋ｍａ
ｘを印加した際に前記ＡＮＤ論理演算結果信号がＨ状態
となり、 又、実際の前記入力閾値テストに際して、複数の前記シ
ュミット入力回路の全てに、まず電源電圧Ｖｄｄを印加
し、この後に前記Ｈ状態最小入力判定電圧Ｖ−ｍａｘを
印加した際に前記ＡＮＤ論理演算結果信号がＨ状態とな
り、更にこの後に前記Ｌ状態最大入力判定電圧Ｖ−ｍｉ
ｎを印加した際に前記ＯＲ論理演算結果信号がＬ状態と
なる場合には、 該前記入力閾値テストでの集積回路の判定結果を合格と
するようにしたことを特徴とする集積回路テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02678496A JP3317384B2 (ja) | 1996-02-14 | 1996-02-14 | 集積回路テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02678496A JP3317384B2 (ja) | 1996-02-14 | 1996-02-14 | 集積回路テスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09218250A JPH09218250A (ja) | 1997-08-19 |
| JP3317384B2 true JP3317384B2 (ja) | 2002-08-26 |
Family
ID=12202952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02678496A Expired - Lifetime JP3317384B2 (ja) | 1996-02-14 | 1996-02-14 | 集積回路テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317384B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2772923B1 (fr) * | 1997-12-23 | 2000-03-17 | Sextant Avionique | Circuit electronique de surveillance de tension electrique |
| JP4494001B2 (ja) * | 2002-12-18 | 2010-06-30 | 株式会社半導体エネルギー研究所 | 表示装置の検査方法 |
| US7205986B2 (en) | 2002-12-18 | 2007-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and testing method of the same |
| JP4928399B2 (ja) * | 2007-09-21 | 2012-05-09 | 川崎マイクロエレクトロニクス株式会社 | ヒステリシス回路測定方法 |
-
1996
- 1996-02-14 JP JP02678496A patent/JP3317384B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09218250A (ja) | 1997-08-19 |
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