JP3313299B2 - 半導体装置及びそのエージング方法 - Google Patents
半導体装置及びそのエージング方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、埋め込み絶縁膜
を有する半導体基板上に形成された半導体装置及びその
エージング方法に関する。
を有する半導体基板上に形成された半導体装置及びその
エージング方法に関する。
【０００２】
【従来の技術】この種の半導体装置としては、例えばＳ
ＩＭＯＸ（Separated by IMplanted OXygen）基板を用
いたものがあり、その構造は、シリコン基板にシリコン
酸化膜の絶縁膜を埋め込み、このシリコン酸化膜上に５
００〜２０００オングストロームのシリコン膜をエピタ
キシャル成長させ、このシリコン膜にＭＯＳ形トランジ
スタを形成すると言うものである。
ＩＭＯＸ（Separated by IMplanted OXygen）基板を用
いたものがあり、その構造は、シリコン基板にシリコン
酸化膜の絶縁膜を埋め込み、このシリコン酸化膜上に５
００〜２０００オングストロームのシリコン膜をエピタ
キシャル成長させ、このシリコン膜にＭＯＳ形トランジ
スタを形成すると言うものである。
【０００３】図８は、一般的なＳＩＭＯＸ基板上に形成
されたｎチャネルＭＯＳ形トランジスタの断面を模式的
に示している。同図において、ＳＩＭＯＸ基板１１は、
シリコン基板１２にシリコン酸化膜１３を埋め込み、こ
の上にシリコン膜１４を成長させてなり、このシリコン
膜１４に、チャネル領域１５、ｎ+拡散層のソース領域
１６とドレイン領域１７、及び素子分離用酸化膜１８を
形成し、チャネル領域１５上にゲート酸化膜１９を介し
てゲート電極２０を形成している。
されたｎチャネルＭＯＳ形トランジスタの断面を模式的
に示している。同図において、ＳＩＭＯＸ基板１１は、
シリコン基板１２にシリコン酸化膜１３を埋め込み、こ
の上にシリコン膜１４を成長させてなり、このシリコン
膜１４に、チャネル領域１５、ｎ+拡散層のソース領域
１６とドレイン領域１７、及び素子分離用酸化膜１８を
形成し、チャネル領域１５上にゲート酸化膜１９を介し
てゲート電極２０を形成している。
【０００４】ｎチャネルＭＯＳ形トランジスタ２１は、
シリコン酸化膜１３によってシリコン基板１２から絶縁
されており、そのソース領域１６とドレイン領域１７が
シリコン酸化膜１３に接している。
シリコン酸化膜１３によってシリコン基板１２から絶縁
されており、そのソース領域１６とドレイン領域１７が
シリコン酸化膜１３に接している。
【０００５】この様なＳＩＭＯＸ基板上の半導体装置
は、多くの性能向上を実現する上で有利であり、将来的
に重要な技術として注目されている。例えば、トランジ
スタの駆動電流の増大、オフ特性の改善、ＣＭＯＳ論理
回路の動作速度の向上や消費電力の低減に寄与する接合
容量の低減、及びソフトエラーの改善等を実現すること
ができる。
は、多くの性能向上を実現する上で有利であり、将来的
に重要な技術として注目されている。例えば、トランジ
スタの駆動電流の増大、オフ特性の改善、ＣＭＯＳ論理
回路の動作速度の向上や消費電力の低減に寄与する接合
容量の低減、及びソフトエラーの改善等を実現すること
ができる。
【０００６】ところで、ＳＩＭＯＸ基板上のｎチャネル
ＭＯＳ形トランジスタ２１では、例えばイオン注入法に
よってボロン等の不純物をチャネル領域１５に導入し、
そのしきい値を適宜に設定するが、この不純物濃度が高
い場合、チャネル領域１５を完全に空乏化しようとして
も、図９に示す様にチャネル領域１５の空乏層２２に空
乏化されない部分２３が生じて、チャネル領域１５の電
位が不安定になり、トランジスタの電流−電圧特性の異
常、いわゆるキンク現象が発生し、ソース−ドレイン間
の耐圧が劣化したり、オフ時のリーク電流が増加した。
ＭＯＳ形トランジスタ２１では、例えばイオン注入法に
よってボロン等の不純物をチャネル領域１５に導入し、
そのしきい値を適宜に設定するが、この不純物濃度が高
い場合、チャネル領域１５を完全に空乏化しようとして
も、図９に示す様にチャネル領域１５の空乏層２２に空
乏化されない部分２３が生じて、チャネル領域１５の電
位が不安定になり、トランジスタの電流−電圧特性の異
常、いわゆるキンク現象が発生し、ソース−ドレイン間
の耐圧が劣化したり、オフ時のリーク電流が増加した。
【０００７】このキンク現象を抑制するために、例えば
図１０に示す様にソース領域１６内にチャネル領域１５
と同じ導電型の拡散層２４を設け、チャネル領域１５近
傍で発生した正孔をソース領域１６に取り込むと言うも
のが提案されている（特開平５−７５１２０号公報を参
照）。
図１０に示す様にソース領域１６内にチャネル領域１５
と同じ導電型の拡散層２４を設け、チャネル領域１５近
傍で発生した正孔をソース領域１６に取り込むと言うも
のが提案されている（特開平５−７５１２０号公報を参
照）。
【０００８】しかしながら、ソース領域１６内に拡散層
２４を設けるには、ソース領域１６に対する高精度の微
細加工を必要とし、製造上困難を極めた。
２４を設けるには、ソース領域１６に対する高精度の微
細加工を必要とし、製造上困難を極めた。
【０００９】なお、この特開平５−７５１２０号公報で
は、ＳＯＩ基板について述べているが、ＳＩＭＯＸ基板
ついても同様の問題が生じる。
は、ＳＯＩ基板について述べているが、ＳＩＭＯＸ基板
ついても同様の問題が生じる。
【００１０】
【発明が解決しようとする課題】この様にＳＩＭＯＸ基
板上のＭＯＳ形トランジスタは、様々な利点を有するも
のの、チャネル領域の完全な空乏化がなされずに、キン
ク現象が発生することが多かった。また、これを解決す
るための特開平５−７５１２０号公報の技術は、実現が
困難であった。
板上のＭＯＳ形トランジスタは、様々な利点を有するも
のの、チャネル領域の完全な空乏化がなされずに、キン
ク現象が発生することが多かった。また、これを解決す
るための特開平５−７５１２０号公報の技術は、実現が
困難であった。
【００１１】一方、この従来技術を適用せずに、キンク
現象を解消する場合は、製造上のバラツキが殆ど許容さ
れず、不良率が非常に高くなった。
現象を解消する場合は、製造上のバラツキが殆ど許容さ
れず、不良率が非常に高くなった。
【００１２】例えば、チャネル領域１５を全て空乏化す
るには、シリコン膜１４の膜厚を薄くすれば良い。とこ
ろが、シリコン膜１４の膜厚を薄くすると、ソース領域
１６とドレイン領域１７の抵抗が増大するため、シリコ
ン膜１４の薄膜化には限度があり、５０nm程度の膜厚と
なる。この５０nm程度の膜厚を設定すれば、チャネル領
域１５を全て空乏化するためのＭＯＳ型トランジスタ２
１のしきい値Ｖthも決まり、このしきい値Ｖthが０.４
Ｖ程度となる。しかしながら、この場合、製造上のバラ
ツキとして、例えばシリコン膜１４の膜厚に１０パーセ
ント程度の誤差を生じただけでも、０.４Ｖのしきい値
Ｖthをゲート電極２０に印加したときに、チャネル領域
１５が全て空乏化せず、キンク現象が発生し、ソース−
ドレイン間の耐圧が劣化したり、オフ時のリーク電流が
増加した。
るには、シリコン膜１４の膜厚を薄くすれば良い。とこ
ろが、シリコン膜１４の膜厚を薄くすると、ソース領域
１６とドレイン領域１７の抵抗が増大するため、シリコ
ン膜１４の薄膜化には限度があり、５０nm程度の膜厚と
なる。この５０nm程度の膜厚を設定すれば、チャネル領
域１５を全て空乏化するためのＭＯＳ型トランジスタ２
１のしきい値Ｖthも決まり、このしきい値Ｖthが０.４
Ｖ程度となる。しかしながら、この場合、製造上のバラ
ツキとして、例えばシリコン膜１４の膜厚に１０パーセ
ント程度の誤差を生じただけでも、０.４Ｖのしきい値
Ｖthをゲート電極２０に印加したときに、チャネル領域
１５が全て空乏化せず、キンク現象が発生し、ソース−
ドレイン間の耐圧が劣化したり、オフ時のリーク電流が
増加した。
【００１３】そこで、この発明は、この様な従来の課題
を解決するものであって、ＳＩＭＯＸ基板上に形成され
たＭＯＳ形トランジスタとして、製造が容易であって、
特性の安定した半導体装置及びそのエージング方法を提
供することを目的とする。
を解決するものであって、ＳＩＭＯＸ基板上に形成され
たＭＯＳ形トランジスタとして、製造が容易であって、
特性の安定した半導体装置及びそのエージング方法を提
供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、埋め込み絶縁膜を有する半導体基板上
に形成された半導体装置のエージング方法において、こ
の半導体装置がｎチャネルＭＯＳ形トランジスタであっ
て、このトランジスタのチャネルと埋め込み絶縁膜の界
面に電荷が注入されるように、ゲート、ソース領域、ド
レイン領域および半導体基板に、予め定められた所定の
電位を与えて、トランジスタのしきい値をシフトさせて
いる。
に、この発明は、埋め込み絶縁膜を有する半導体基板上
に形成された半導体装置のエージング方法において、こ
の半導体装置がｎチャネルＭＯＳ形トランジスタであっ
て、このトランジスタのチャネルと埋め込み絶縁膜の界
面に電荷が注入されるように、ゲート、ソース領域、ド
レイン領域および半導体基板に、予め定められた所定の
電位を与えて、トランジスタのしきい値をシフトさせて
いる。
【００１５】ＭＯＳ型トランジスタを製造した後に、こ
の発明のエージング方法を適用すれば、トランジスタの
しきい値をシフトして、所望のしきい値を設定すること
ができる。しかも、ｎチャネルＭＯＳ型トランジスタの
場合は、後で述べる様に製造の段階でしきい値を大きめ
に予め設定しておき、この発明のエージング方法によっ
てしきい値を低くシフトすれば、しきい値を正確に設定
することができるだけでなく、シフトされたしきい値を
該トランジスタのチャネルに印加することによって、こ
のチャネルを確実に空乏化することが可能となる。
の発明のエージング方法を適用すれば、トランジスタの
しきい値をシフトして、所望のしきい値を設定すること
ができる。しかも、ｎチャネルＭＯＳ型トランジスタの
場合は、後で述べる様に製造の段階でしきい値を大きめ
に予め設定しておき、この発明のエージング方法によっ
てしきい値を低くシフトすれば、しきい値を正確に設定
することができるだけでなく、シフトされたしきい値を
該トランジスタのチャネルに印加することによって、こ
のチャネルを確実に空乏化することが可能となる。
【００１６】ｎチャネルＭＯＳ形トランジスタのしきい
値のシフト量は、例えば、−０.５Ｖよりも小さく設定
する。
値のシフト量は、例えば、−０.５Ｖよりも小さく設定
する。
【００１７】半導体基板及びｎチャネルＭＯＳ形トラン
ジスタのゲート、ソース領域、ドレイン領域および半導
体基板に与えられる各電位は、このトランジスタのソー
ス領域およびゲートが０Ｖ、このトランジスタのドレイ
ン領域が１〜３.５Ｖ、このトランジスタの半導体基板
が５Ｖ以上である。
ジスタのゲート、ソース領域、ドレイン領域および半導
体基板に与えられる各電位は、このトランジスタのソー
ス領域およびゲートが０Ｖ、このトランジスタのドレイ
ン領域が１〜３.５Ｖ、このトランジスタの半導体基板
が５Ｖ以上である。
【００１８】一方、この発明の半導体装置は、埋め込み
絶縁膜を有する半導体基板上に形成された半導体装置に
おいて、この半導体装置がｎチャネルＭＯＳ形トランジ
スタであって、このトランジスタのしきい値がシフトす
るように、このトランジスタのチャネルと埋め込み絶縁
膜の界面に電荷が注入されている。
絶縁膜を有する半導体基板上に形成された半導体装置に
おいて、この半導体装置がｎチャネルＭＯＳ形トランジ
スタであって、このトランジスタのしきい値がシフトす
るように、このトランジスタのチャネルと埋め込み絶縁
膜の界面に電荷が注入されている。
【００１９】この様にトランジスタのチャネルと埋め込
み絶縁膜の界面に電荷を注入することによって、先のエ
ージング方法と同様に、このトランジスタのしきい値を
シフトさせることができる。逆に言えば、先のエージン
グ方法は、トランジスタのチャネルと埋め込み絶縁膜の
界面に電荷を注入するための方法である。
み絶縁膜の界面に電荷を注入することによって、先のエ
ージング方法と同様に、このトランジスタのしきい値を
シフトさせることができる。逆に言えば、先のエージン
グ方法は、トランジスタのチャネルと埋め込み絶縁膜の
界面に電荷を注入するための方法である。
【００２０】
【発明の実施の形態】まず、この発明の基本的な原理を
説明する。埋め込み絶縁膜を有する半導体基板、例えば
図８に示す様なＳＩＭＯＸ基板１１上に形成されたｎチ
ャネルＭＯＳ形トランジスタ２１において、シリコン基
板１２の電圧Ｖbaseに対するチャネル領域１５における
ゲート電極２０近傍の部分（以下トップチャネルと称
す）のしきい値Ｖth1の特性は、図２のグラフの点線３
１で示す様なものとなる。領域Ｓは、このトランジスタ
２１が完全に空乏化し得る領域であり、この領域Ｓがシ
リコン基板１２の電圧Ｖbase＝０Ｖに対して右よりに偏
っている。このため、シリコン基板１２の電圧Ｖbaseの
バラツキに対するトップチャネルのしきい値Ｖth1のマ
ージンが小さくなっている。
説明する。埋め込み絶縁膜を有する半導体基板、例えば
図８に示す様なＳＩＭＯＸ基板１１上に形成されたｎチ
ャネルＭＯＳ形トランジスタ２１において、シリコン基
板１２の電圧Ｖbaseに対するチャネル領域１５における
ゲート電極２０近傍の部分（以下トップチャネルと称
す）のしきい値Ｖth1の特性は、図２のグラフの点線３
１で示す様なものとなる。領域Ｓは、このトランジスタ
２１が完全に空乏化し得る領域であり、この領域Ｓがシ
リコン基板１２の電圧Ｖbase＝０Ｖに対して右よりに偏
っている。このため、シリコン基板１２の電圧Ｖbaseの
バラツキに対するトップチャネルのしきい値Ｖth1のマ
ージンが小さくなっている。
【００２１】チャネル領域１５のトップチャネルのしき
い値Ｖth1を大きくすると、このしきい値Ｖth1の特性
は、図２のグラフの一点鎖線３２で示す様にシフトする
ものの、やはり、トップチャネルのしきい値Ｖth1のマ
ージンが小さいままである。
い値Ｖth1を大きくすると、このしきい値Ｖth1の特性
は、図２のグラフの一点鎖線３２で示す様にシフトする
ものの、やはり、トップチャネルのしきい値Ｖth1のマ
ージンが小さいままである。
【００２２】ところが、このｎチャネルＭＯＳ形トラン
ジスタ２１を形成して、チャネル領域１５のトップチャ
ネルのしきい値Ｖth1を大きめに一旦設定してから、何
らかの方法によって、このトップチャネルのしきい値Ｖ
th1を小さくして適正な値に補正すると、このトップチ
ャネルのしきい値Ｖth1が図２のグラフの実線３３で示
す様にシフトして、トップチャネルのしきい値Ｖth1の
マージンが大きくなる。
ジスタ２１を形成して、チャネル領域１５のトップチャ
ネルのしきい値Ｖth1を大きめに一旦設定してから、何
らかの方法によって、このトップチャネルのしきい値Ｖ
th1を小さくして適正な値に補正すると、このトップチ
ャネルのしきい値Ｖth1が図２のグラフの実線３３で示
す様にシフトして、トップチャネルのしきい値Ｖth1の
マージンが大きくなる。
【００２３】この様なトップチャネルのしきい値Ｖth1
の特性は、チャネル領域１５のしきい値Ｖthの特性に近
似し、チャネル領域１５のしきい値Ｖthについても、こ
のしきい値Ｖthを大きめに一旦設定してから、何らかの
方法によって、このしきい値Ｖthを補正して小さくする
と言う手順を踏まえれば、シリコン基板１２の電圧Ｖba
seのバラツキに対するしきい値Ｖthのマージンが大きく
なり、チャネル領域１５の確実な空乏化が保証される。
の特性は、チャネル領域１５のしきい値Ｖthの特性に近
似し、チャネル領域１５のしきい値Ｖthについても、こ
のしきい値Ｖthを大きめに一旦設定してから、何らかの
方法によって、このしきい値Ｖthを補正して小さくする
と言う手順を踏まえれば、シリコン基板１２の電圧Ｖba
seのバラツキに対するしきい値Ｖthのマージンが大きく
なり、チャネル領域１５の確実な空乏化が保証される。
【００２４】一方、ＳＩＭＯＸ基板１１上に形成された
ｎチャネルＭＯＳ形トランジスタ２１のしきい値Ｖth
は、そのチャネル領域１５が完全に空乏化する完全空乏
形動作時には次式（１）で表すことができ、この式
（１）中のφs2を次式（２）で表すことができる。
ｎチャネルＭＯＳ形トランジスタ２１のしきい値Ｖth
は、そのチャネル領域１５が完全に空乏化する完全空乏
形動作時には次式（１）で表すことができ、この式
（１）中のφs2を次式（２）で表すことができる。
【００２５】
【数１】
【００２６】
【数２】
【００２７】ただし、 φms ：ゲート電極２０とシリコン膜１４の仕事関数差 φms2 ：シリコン基板１２とシリコン膜１４の仕事関数差 Cox ：ゲート酸化膜１９の容量 Cbox ：シリコン酸化膜１３の容量 Csi ：シリコン膜１４の容量 Qox1 ：ゲート酸化膜１９界面の電荷 Qox2 ：シリコン膜１４界面の電荷 φf ：シリコン膜１４のフェルミエネルギー φs2 ：シリコン膜１４とシリコン酸化膜１３界面のポテンシャル Ｖb ：シリコン基板１２のバイアス電圧 先に述べた様に、チャネル領域１５のしきい値Ｖthを大
きめに一旦設定してから、何らかの方法によって、この
しきい値Ｖthを補正して小さくするには、上式（１）に
おける第１乃至第４項を適宜に変更すれば良い。
きめに一旦設定してから、何らかの方法によって、この
しきい値Ｖthを補正して小さくするには、上式（１）に
おける第１乃至第４項を適宜に変更すれば良い。
【００２８】ここで、上式（１）における第１乃至第３
項は、しきい値チャネル領域１５のしきい値Ｖthやシリ
コン膜１４の厚さに応じて決定され、ｎチャネルＭＯＳ
形トランジスタ２１の形成後に補正することが困難であ
るものの、第４項については補正することが可能であ
る。
項は、しきい値チャネル領域１５のしきい値Ｖthやシリ
コン膜１４の厚さに応じて決定され、ｎチャネルＭＯＳ
形トランジスタ２１の形成後に補正することが困難であ
るものの、第４項については補正することが可能であ
る。
【００２９】この第４項のφs2は、上式（２）で表さ
れ、この式（２）における各パラメータのうちの変更可
能なものは、CboxとQox2である。Cboxは、ＳＩＭＯＸ基
板１１のシリコン酸化膜１３の膜厚で決まるパラメータ
であり、このＳＩＭＯＸ基板１１の欠陥を抑制する上
で、変更することが困難である。これに対して、Qox2
は、シリコン膜１４とシリコン酸化膜１３界面の固定電
荷であり、このｎチャネルＭＯＳ形トランジスタ２１の
形成後であっても、この界面にキャリアを注入すること
によって、このQox2を制御することが可能である。
れ、この式（２）における各パラメータのうちの変更可
能なものは、CboxとQox2である。Cboxは、ＳＩＭＯＸ基
板１１のシリコン酸化膜１３の膜厚で決まるパラメータ
であり、このＳＩＭＯＸ基板１１の欠陥を抑制する上
で、変更することが困難である。これに対して、Qox2
は、シリコン膜１４とシリコン酸化膜１３界面の固定電
荷であり、このｎチャネルＭＯＳ形トランジスタ２１の
形成後であっても、この界面にキャリアを注入すること
によって、このQox2を制御することが可能である。
【００３０】したがって、このQox2を変更することによ
って、ｎチャネルＭＯＳ形トランジスタ２１のしきい値
Ｖthを補正して小さくすれば、シリコン基板１２の電圧
Ｖbaseのバラツキに対するしきい値Ｖthのマージンを大
きくして、チャネル領域１５の確実な空乏化を保証する
ことが可能となる。
って、ｎチャネルＭＯＳ形トランジスタ２１のしきい値
Ｖthを補正して小さくすれば、シリコン基板１２の電圧
Ｖbaseのバラツキに対するしきい値Ｖthのマージンを大
きくして、チャネル領域１５の確実な空乏化を保証する
ことが可能となる。
【００３１】このQox2を変更するために、シリコン膜１
４とシリコン酸化膜１３界面にキャリアを注入するに
は、この発明のエージング方法を適用すれば良い。
４とシリコン酸化膜１３界面にキャリアを注入するに
は、この発明のエージング方法を適用すれば良い。
【００３２】この発明のエージング方法の一実施形態で
は、チャネル領域１５におけるシリコン酸化膜１３近傍
の部分（以下バックチャネルと称す）をオンさせて、シ
リコン膜１４とシリコン酸化膜１３界面にホットキャリ
アを注入し、このバックチャネルのしきい値Ｖth2を小
さくして補正すると言うものである。
は、チャネル領域１５におけるシリコン酸化膜１３近傍
の部分（以下バックチャネルと称す）をオンさせて、シ
リコン膜１４とシリコン酸化膜１３界面にホットキャリ
アを注入し、このバックチャネルのしきい値Ｖth2を小
さくして補正すると言うものである。
【００３３】ＳＩＭＯＸ基板１１の場合、通常のバルク
トランジスタとは異なり、チャネル領域１５のバックチ
ャネルの特性変動がｎチャネルＭＯＳ形トランジスタ２
１の動作に影響を与え、チャネル領域１５のバックチャ
ネルのしきい値Ｖth2の低下に伴い、このトランジスタ
２１のしきい値Ｖthも低下する。
トランジスタとは異なり、チャネル領域１５のバックチ
ャネルの特性変動がｎチャネルＭＯＳ形トランジスタ２
１の動作に影響を与え、チャネル領域１５のバックチャ
ネルのしきい値Ｖth2の低下に伴い、このトランジスタ
２１のしきい値Ｖthも低下する。
【００３４】この実施形態のエージング方法では、シリ
コン基板１２の電圧Ｖbaseをバックチャネルのしきい値
５Ｖ以上の１０Ｖに設定し、ソース領域１６及びゲート
電極２０を０Ｖに設定し、かつドレイン領域１７の電圧
Ｖdrainを１〜３.５Ｖに設定している。
コン基板１２の電圧Ｖbaseをバックチャネルのしきい値
５Ｖ以上の１０Ｖに設定し、ソース領域１６及びゲート
電極２０を０Ｖに設定し、かつドレイン領域１７の電圧
Ｖdrainを１〜３.５Ｖに設定している。
【００３５】図３のグラフは、ドレイン領域１７の電圧
Ｖdrain（＝１〜５Ｖ）に対するバックチャネルのしき
い値Ｖth2のシフト量の特性を示している。このグラフ
から明らかな様に、ドレイン領域１７の電圧Ｖdrainが
３.５Ｖ以下では、バックチャネルのしきい値Ｖth2が負
にシフトしており、正孔がシリコン酸化膜１３にトラッ
プされていることが判る。また、ドレイン領域１７の電
圧Ｖdrainが３.５Ｖを越えると、逆にバックチャネルの
しきい値Ｖth2が正にシフトしているので、電子がトラ
ップされていることが判る。
Ｖdrain（＝１〜５Ｖ）に対するバックチャネルのしき
い値Ｖth2のシフト量の特性を示している。このグラフ
から明らかな様に、ドレイン領域１７の電圧Ｖdrainが
３.５Ｖ以下では、バックチャネルのしきい値Ｖth2が負
にシフトしており、正孔がシリコン酸化膜１３にトラッ
プされていることが判る。また、ドレイン領域１７の電
圧Ｖdrainが３.５Ｖを越えると、逆にバックチャネルの
しきい値Ｖth2が正にシフトしているので、電子がトラ
ップされていることが判る。
【００３６】チャネル領域１５が完全に空乏化している
場合は、チャージカップリングによって、シリコン膜１
４とシリコン酸化膜１３界面の電荷がチャネル領域１５
のトップチャネルのポテンシャルに影響を与えるので、
このトップチャネルのしきい値Ｖth1も変動する。例え
ば、バックチャネルのしきい値Ｖth2が負にシフトした
ときには、トップチャネルのしきい値Ｖth1も負にシフ
トする。
場合は、チャージカップリングによって、シリコン膜１
４とシリコン酸化膜１３界面の電荷がチャネル領域１５
のトップチャネルのポテンシャルに影響を与えるので、
このトップチャネルのしきい値Ｖth1も変動する。例え
ば、バックチャネルのしきい値Ｖth2が負にシフトした
ときには、トップチャネルのしきい値Ｖth1も負にシフ
トする。
【００３７】図４のグラフは、正孔がシリコン酸化膜１
３にトラップされたときのチャネル領域１５の深さに対
するポテンシャル分布を示している。このグラフからも
明らかな様に、シリコン膜１４とシリコン酸化膜１３界
面の正孔は、シリコン膜１４表面、つまりトップチャネ
ル側のポテンシャルを引き上げており、これによっても
チャネル領域１５の確実な空乏化が示唆されている。
３にトラップされたときのチャネル領域１５の深さに対
するポテンシャル分布を示している。このグラフからも
明らかな様に、シリコン膜１４とシリコン酸化膜１３界
面の正孔は、シリコン膜１４表面、つまりトップチャネ
ル側のポテンシャルを引き上げており、これによっても
チャネル領域１５の確実な空乏化が示唆されている。
【００３８】この実施形態のエージング方法では、正孔
がシリコン膜１４とシリコン酸化膜１３界面に注入され
る条件、つまりドレイン領域１７の電圧Ｖdrainが１〜
３.５Ｖを満たす範囲で、このｎチャネルＭＯＳ形トラ
ンジスタ２１のエージングを行う。また、ドレイン領域
１７の電圧Ｖdrain及びエージング時間は、チャネル領
域１５のしきい値Ｖthをどれ程大きめに設定して、この
しきい値Ｖthをどれ程小さく補正するかに応じて決める
が、エージングを過度に行うと、バックチャネルの漏れ
電流が大きくなったり、シリコン酸化膜１３が劣化する
ので、チャネル領域１５のしきい値Ｖthのシフト量（補
正の程度）を最小限に抑えるのが好ましい。ここでは、
シリコン基板１２の電圧Ｖbaseを１０Ｖに、ドレイン領
域１７の電圧Ｖdrainを１〜３.５Ｖに設定しており、両
者の電圧が共に低いので、バックチャネルの漏れ電流や
シリコン酸化膜１３の劣化を招かずに済む。
がシリコン膜１４とシリコン酸化膜１３界面に注入され
る条件、つまりドレイン領域１７の電圧Ｖdrainが１〜
３.５Ｖを満たす範囲で、このｎチャネルＭＯＳ形トラ
ンジスタ２１のエージングを行う。また、ドレイン領域
１７の電圧Ｖdrain及びエージング時間は、チャネル領
域１５のしきい値Ｖthをどれ程大きめに設定して、この
しきい値Ｖthをどれ程小さく補正するかに応じて決める
が、エージングを過度に行うと、バックチャネルの漏れ
電流が大きくなったり、シリコン酸化膜１３が劣化する
ので、チャネル領域１５のしきい値Ｖthのシフト量（補
正の程度）を最小限に抑えるのが好ましい。ここでは、
シリコン基板１２の電圧Ｖbaseを１０Ｖに、ドレイン領
域１７の電圧Ｖdrainを１〜３.５Ｖに設定しており、両
者の電圧が共に低いので、バックチャネルの漏れ電流や
シリコン酸化膜１３の劣化を招かずに済む。
【００３９】図１は、この発明のエージング方法の一実
施形態が適用されるｎチャネルＭＯＳ形トランジスタの
断面を示している。このｎチャンネルＭＯＳ形トランジ
スタ２１は、図８のトランジスタに、層間絶縁膜２５及
び各電極２６を付設したものである。
施形態が適用されるｎチャネルＭＯＳ形トランジスタの
断面を示している。このｎチャンネルＭＯＳ形トランジ
スタ２１は、図８のトランジスタに、層間絶縁膜２５及
び各電極２６を付設したものである。
【００４０】この様な構成において、シリコン酸化膜１
３を１００ｎｍに、シリコン膜１４を５０ｎｍに、ゲー
ト酸化膜１９を７ｎｍに設定し、このｎチャネルＭＯＳ
形トランジスタ２１のしきい値Ｖthを０.４Ｖに設定す
るために、公知のイオン注入法によって、注入エネルギ
ー１０ＫｅＶ、注入量３×１０12cm-2で、ボロンをチャ
ネル領域１５に注入する。
３を１００ｎｍに、シリコン膜１４を５０ｎｍに、ゲー
ト酸化膜１９を７ｎｍに設定し、このｎチャネルＭＯＳ
形トランジスタ２１のしきい値Ｖthを０.４Ｖに設定す
るために、公知のイオン注入法によって、注入エネルギ
ー１０ＫｅＶ、注入量３×１０12cm-2で、ボロンをチャ
ネル領域１５に注入する。
【００４１】この様なｎチャネルＭＯＳ形トランジスタ
２１を製造上のバラツキなしに形成することができた場
合、シリコン基板１２の電圧Ｖbase対するチャネル領域
１５のトップチャネルのしきい値Ｖth1の特性は、図２
のグラフの点線３１で示す様なものとなる。また、ゲー
ト電圧に対するドレイン電流の特性を図５のグラフの点
線３４に、ドレイン電圧に対するドレイン電流の特性を
図６のグラフの点線３５に示す。
２１を製造上のバラツキなしに形成することができた場
合、シリコン基板１２の電圧Ｖbase対するチャネル領域
１５のトップチャネルのしきい値Ｖth1の特性は、図２
のグラフの点線３１で示す様なものとなる。また、ゲー
ト電圧に対するドレイン電流の特性を図５のグラフの点
線３４に、ドレイン電圧に対するドレイン電流の特性を
図６のグラフの点線３５に示す。
【００４２】ところが、製造上のバラツキによって、例
えばシリコン膜１４の膜厚が１０パーセント増加し、こ
の膜厚が５５ｎｍになったときには、ゲート電圧に対す
るドレイン電流の特性が図５のグラフの一点鎖線３６
に、ドレイン電圧に対するドレイン電流の特性が図６の
グラフの一点鎖線３７に示す様なものとなる。
えばシリコン膜１４の膜厚が１０パーセント増加し、こ
の膜厚が５５ｎｍになったときには、ゲート電圧に対す
るドレイン電流の特性が図５のグラフの一点鎖線３６
に、ドレイン電圧に対するドレイン電流の特性が図６の
グラフの一点鎖線３７に示す様なものとなる。
【００４３】図５及び図６のグラフから明らかな様に、
シリコン膜１４の膜厚が１０パーセント増加しただけ
で、オフ時のリーク電流が増加し、キンク現象が発生し
ており、これらがトランジスタの動作不良の原因とな
る。
シリコン膜１４の膜厚が１０パーセント増加しただけ
で、オフ時のリーク電流が増加し、キンク現象が発生し
ており、これらがトランジスタの動作不良の原因とな
る。
【００４４】そこで、先に述べた様にチャネル領域１５
のしきい値Ｖthを大きめに一旦設定してから、上記実施
形態のエージング方法、つまり正孔をシリコン膜１４と
シリコン酸化膜１３界面に注入することによって、この
しきい値Ｖthを小さくして適正な値に補正する。
のしきい値Ｖthを大きめに一旦設定してから、上記実施
形態のエージング方法、つまり正孔をシリコン膜１４と
シリコン酸化膜１３界面に注入することによって、この
しきい値Ｖthを小さくして適正な値に補正する。
【００４５】チャネル領域１５のしきい値Ｖthを大きめ
の０.６Ｖに設定するために、チャネル領域１５へのボ
ロンの注入量３×１０12cm-2を４×１０12cm-2に増加さ
せる。この場合、シリコン膜１４の膜厚が５０ｎｍであ
れば、シリコン基板１２の電圧Ｖbase対するチャネル領
域１５のトップチャネルのしきい値Ｖth1の特性は、図
２のグラフの一点鎖線３２に示す様なものとなる。
の０.６Ｖに設定するために、チャネル領域１５へのボ
ロンの注入量３×１０12cm-2を４×１０12cm-2に増加さ
せる。この場合、シリコン膜１４の膜厚が５０ｎｍであ
れば、シリコン基板１２の電圧Ｖbase対するチャネル領
域１５のトップチャネルのしきい値Ｖth1の特性は、図
２のグラフの一点鎖線３２に示す様なものとなる。
【００４６】このボロンの注入量の増加したｎチャネル
ＭＯＳ形トランジスタ２１を形成した後、シリコン基板
１２の電圧Ｖbaseを１０Ｖに、ソース領域１６及びゲー
ト電極２０を０Ｖに、かつドレイン領域１７の電圧Ｖdr
ainを２Ｖに設定し、略１００００秒間、エージングを
施した。
ＭＯＳ形トランジスタ２１を形成した後、シリコン基板
１２の電圧Ｖbaseを１０Ｖに、ソース領域１６及びゲー
ト電極２０を０Ｖに、かつドレイン領域１７の電圧Ｖdr
ainを２Ｖに設定し、略１００００秒間、エージングを
施した。
【００４７】これによって、チャネル領域１５のしきい
値Ｖthが０.２Ｖだけ負にシフトして０.４Ｖとなる。こ
のとき、シリコン基板１２の電圧Ｖbase対するチャネル
領域１５のトップチャネルのしきい値Ｖth1の特性は、
図２のグラフの実線３３に示す様なものとなって、シリ
コン基板１２の電圧Ｖbaseのバラツキに対するしきい値
Ｖthのマージンが大きくなり、チャネル領域１５の確実
な空乏化が保証され、これに伴いドレイン電圧に対する
ドレイン電流の特性が図７のグラフの実線３８に示す様
なものとなって、キンク現象が解消される。
値Ｖthが０.２Ｖだけ負にシフトして０.４Ｖとなる。こ
のとき、シリコン基板１２の電圧Ｖbase対するチャネル
領域１５のトップチャネルのしきい値Ｖth1の特性は、
図２のグラフの実線３３に示す様なものとなって、シリ
コン基板１２の電圧Ｖbaseのバラツキに対するしきい値
Ｖthのマージンが大きくなり、チャネル領域１５の確実
な空乏化が保証され、これに伴いドレイン電圧に対する
ドレイン電流の特性が図７のグラフの実線３８に示す様
なものとなって、キンク現象が解消される。
【００４８】ここで、シリコン膜１４の膜厚が５０ｎｍ
よりも厚くなったり薄くなると、シリコン基板１２の電
圧Ｖbase対するチャネル領域１５のトップチャネルのし
きい値Ｖth1の特性が図２のグラフの一点鎖線３２から
外れる。この場合は、先のエージングの条件を変更して
（例えばエージング時間の１００００秒を変更して）、
チャネル領域１５のしきい値Ｖthのシフト量を変更し、
このしきい値Ｖthを０.４Ｖに補正する。図２のグラフ
の実線３３から明らかな様に、シリコン膜１４の膜厚が
５０ｎｍのときのしきい値Ｖthのマージンが大きいの
で、しきい値Ｖthのシフト量を変更しても、チャネル領
域１５の確実な空乏化が保証され、キンク現象が解消さ
れる。
よりも厚くなったり薄くなると、シリコン基板１２の電
圧Ｖbase対するチャネル領域１５のトップチャネルのし
きい値Ｖth1の特性が図２のグラフの一点鎖線３２から
外れる。この場合は、先のエージングの条件を変更して
（例えばエージング時間の１００００秒を変更して）、
チャネル領域１５のしきい値Ｖthのシフト量を変更し、
このしきい値Ｖthを０.４Ｖに補正する。図２のグラフ
の実線３３から明らかな様に、シリコン膜１４の膜厚が
５０ｎｍのときのしきい値Ｖthのマージンが大きいの
で、しきい値Ｖthのシフト量を変更しても、チャネル領
域１５の確実な空乏化が保証され、キンク現象が解消さ
れる。
【００４９】この発明のエージング装置をサブミクロン
の半導体装置に適用する場合は、ゲート酸化膜１９の膜
厚が１２〜５ｎｍのとき、しきい値Ｖthのシフト量を０
〜−０.５Ｖ程度に設定すると、良好な性能が得られ
る。
の半導体装置に適用する場合は、ゲート酸化膜１９の膜
厚が１２〜５ｎｍのとき、しきい値Ｖthのシフト量を０
〜−０.５Ｖ程度に設定すると、良好な性能が得られ
る。
【００５０】
【発明の効果】以上説明した様に、この発明のエージン
グ方法を適用すれば、トランジスタのしきい値をシフト
して、所望のしきい値を設定することができる。しか
も、ｎチャネルＭＯＳ型トランジスタの場合は、製造の
段階でしきい値を大きめに予め設定しておき、この発明
のエージング方法によってしきい値を低くシフトすれ
ば、しきい値を正確に設定することができるだけでな
く、シフトされたしきい値を該トランジスタのチャネル
に印加することによって、このチャネルを確実に空乏化
することが可能となる。
グ方法を適用すれば、トランジスタのしきい値をシフト
して、所望のしきい値を設定することができる。しか
も、ｎチャネルＭＯＳ型トランジスタの場合は、製造の
段階でしきい値を大きめに予め設定しておき、この発明
のエージング方法によってしきい値を低くシフトすれ
ば、しきい値を正確に設定することができるだけでな
く、シフトされたしきい値を該トランジスタのチャネル
に印加することによって、このチャネルを確実に空乏化
することが可能となる。
【図１】この発明のエージング方法の一実施形態が適用
されるｎチャネルＭＯＳ形トランジスタを示す断面図
されるｎチャネルＭＯＳ形トランジスタを示す断面図
【図２】ＳＩＭＯＸ基板のシリコン基板の電圧Ｖbaseに
対するｎチャネルＭＯＳ形トランジスタのチャネル領域
のトップチャネルのしきい値Ｖth1の特性を示すグラフ
対するｎチャネルＭＯＳ形トランジスタのチャネル領域
のトップチャネルのしきい値Ｖth1の特性を示すグラフ
【図３】ｎチャネルＭＯＳ形トランジスタのドレイン領
域の電圧に対するバックチャネルのしきい値Ｖth2のシ
フト量の特性を示すグラフ
域の電圧に対するバックチャネルのしきい値Ｖth2のシ
フト量の特性を示すグラフ
【図４】正孔がｎチャネルＭＯＳ形トランジスタのシリ
コン酸化膜にトラップされたときのチャネル領域の深さ
に対するポテンシャル分布を示すグラフ
コン酸化膜にトラップされたときのチャネル領域の深さ
に対するポテンシャル分布を示すグラフ
【図５】ｎチャネルＭＯＳ形トランジスタのゲート電圧
に対するドレイン電流の特性を示すグラフ
に対するドレイン電流の特性を示すグラフ
【図６】従来のｎチャネルＭＯＳ形トランジスタのドレ
イン電圧に対するドレイン電流の特性を示すグラフ
イン電圧に対するドレイン電流の特性を示すグラフ
【図７】この発明のエージング方法を適用したｎチャネ
ルＭＯＳ形トランジスタのドレイン電圧に対するドレイ
ン電流の特性を示すグラフ
ルＭＯＳ形トランジスタのドレイン電圧に対するドレイ
ン電流の特性を示すグラフ
【図８】一般的なＳＩＭＯＸ基板上に形成されたｎチャ
ネルＭＯＳ形トランジスタを模式的に示す断面図
ネルＭＯＳ形トランジスタを模式的に示す断面図
【図９】図８のチャネル領域の空乏層の状態を示す図
【図１０】従来のＳＯＩ基板上に形成されたｎチャネル
ＭＯＳ形トランジスタを模式的に示す断面図
ＭＯＳ形トランジスタを模式的に示す断面図
１１ ＳＩＭＯＸ基板 １２ シリコン基板 １３ シリコン酸化膜 １４ シリコン膜 １５ チャネル領域 １６ ソース領域 １７ ドレイン領域 １８ 素子分離用酸化膜 １９ ゲート酸化膜 ２０ ゲート電極 ２１ ｎチャネルＭＯＳ形トランジスタ ２２ 空乏層 ２３ 空乏化されない部分 ２５ 層間絶縁膜 ２６ 電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (4)
- 【請求項１】 埋め込み絶縁膜を有する半導体基板上に
形成された半導体装置のエージング方法において、 この半導体装置がｎチャネルＭＯＳ形トランジスタであ
って、このトランジスタのチャネルと埋め込み絶縁膜の界面に
電荷が注入されるように、ゲート、ソース領域、ドレイ
ン領域および半導体基板に、予め定められた所定の電位
を与えて、 トランジスタのしきい値をシフトさせる、半
導体装置のエージング方法。 - 【請求項２】 ｎチャネルＭＯＳ形トランジスタのしき
い値のシフト量を−０.５Ｖよりも小さく設定した請求
項１に記載の半導体装置のエージング方法。 - 【請求項３】 半導体基板及びｎチャネルＭＯＳ形トラ
ンジスタのゲート、ソース領域、ドレイン領域および半
導体基板に与えられる各電位は、このトランジスタのソ
ース領域およびゲートが０Ｖ、このトランジスタのドレ
イン領域が１〜３.５Ｖ、このトランジスタの半導体基
板が５Ｖ以上である請求項１に記載の半導体装置のエー
ジング方法。 - 【請求項４】 埋め込み絶縁膜を有する半導体基板上に
形成された半導体装置において、 この半導体装置がｎチャネルＭＯＳ形トランジスタであ
って、 このトランジスタのしきい値がシフトするように、この
トランジスタのチャネルと埋め込み絶縁膜の界面に電荷
が注入されている半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05967597A JP3313299B2 (ja) | 1997-03-13 | 1997-03-13 | 半導体装置及びそのエージング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05967597A JP3313299B2 (ja) | 1997-03-13 | 1997-03-13 | 半導体装置及びそのエージング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256555A JPH10256555A (ja) | 1998-09-25 |
| JP3313299B2 true JP3313299B2 (ja) | 2002-08-12 |
Family
ID=13120017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05967597A Expired - Fee Related JP3313299B2 (ja) | 1997-03-13 | 1997-03-13 | 半導体装置及びそのエージング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3313299B2 (ja) |
-
1997
- 1997-03-13 JP JP05967597A patent/JP3313299B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10256555A (ja) | 1998-09-25 |
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