JP3313017B2 - マルチパス・チャネル装置及び方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は記憶媒体上に記録さ
れた、または通信システムにより受信されたデータを回
復する装置及び方法に関し、特に、データ・チャネルを
複数のデータ・パスに分割し、あるデータ・パスからの
データが例えばエラー訂正コード（ＥＣＣ）・シンドロ
ームにもとづき選択される装置及び方法に関する。

【０００２】

【従来の技術】磁気及び光ディスク駆動装置やテープ・
ドライブなどのデータ記憶装置は、２つの点でその改良
のための不断の難題に遭遇している。一方は、記憶密度
の増加であり、他方は高速コンポーネント及び改良技術
によるスループットの向上である。

【０００３】記録密度はビット密度を増加することによ
り、またデータ・トラック間隔をより狭く密にすること
により向上される。これらの変更は各ビットのサイズの
縮小に帰着し、以前と同じ信頼性標準を維持するために
は読出し及び書込み能力をより高い性能レベルに向上す
る必要がある。

【０００４】読出しモードの間にドライブ性能を最適化
するために設計された特性に、単位時間しきい値当たり
の電圧変化に相当するデルタＶがあり、これはチャネル
上のデータとノイズとを区別するために使用される。デ
ルタＶ値を最適な性能に設定することが一般に実施され
る。しかしながら、最適な性能を提供するデルタＶ値は
トランスジューサ毎に変化し、その上、ディスク駆動装
置内においてトランスジューサの半径方向の位置によっ
ても変化する。この位置はディスク表面に対するヘッド
の速度の関数である。この問題を解決するために、米国
特許番号第４８２１１２５号はデルタＶに対応して、ヘ
ッド毎、またトラック毎に設定される可変値を使用する
ディスク駆動装置チャネル回路を開示する。こうしたチ
ャネル回路は一度に１つのデルタＶ値だけしか使用しな
いが、エラーに遭遇すると各デルタＶ値に対応してデー
タが再度読出されるように要求する。これはスループッ
トを不利に低下させる。なぜならデータがディスクから
再度読出されるようにディスクがトランスジューサ位置
に回転されなければならないからである。

【０００５】読出しモードの間のドライブ性能を最適化
するために設計される別の特性は、ビットが媒体から読
出されるタイミング・ウィンドウである。最適性能を実
現するために可変周波数発振器（ＶＦＯ）ウィンドウ・
センタリング回路により、ウィンドウを中心に調整する
ことが一般的である。しかしながら、最適性能を提供す
るタイミング・ウィンドウの位置は、異なるトランスジ
ューサ／ディスクの組合わせや、ＶＦＯウィンドウ・セ
ンタリング回路の許容差などにより生じるビット・シフ
トにより変化しうる。この問題を解決するために、前後
にシフト可能な可変位置タイミング・ウィンドウを用い
るディスク駆動装置チャネル回路が知られている。米国
特許番号第４９５８２４３号、及び"WINDOW-SHIFTING M
ECHANISMIN DATA SEPARATOR"、IBM Technical Disclosu
re Bulletin、Vol．30、No．6、１９８７年１１月は、
このタイプの典型的なチャネル回路を開示する。こうし
たチャネル回路はデータ・ストリング全体に対してタイ
ミング・ウィンドウをシフトするが、タイミング・ウィ
ンドウの各所望のシフトに対応してデータが再度読出さ
れるように要求する。従って、データがディスクから再
度読出されるように、ディスクがトランスジューサ位置
に回転されなければならないのでスループットが不利に
低下する。

【０００６】スループットの低下は、中断の無い読出し
データ・フローが非常に重要なマルチメディア・アプリ
ケーションでは特に破滅的である。マルチメディア・ア
プリケーションにおけるスループットの低下は、それ自
体、データが再読出しされる間の画面中央における見苦
しいビジュアル・モーションや、走査更新の停止を意味
する。

【０００７】米国特許番号第３５３７０８４号は、記号
間干渉によるビット・シフトを補正するデータ記憶タイ
ミング・システムを開示する。すなわち磁化方向の複数
の連続変化における最初と最後の変化がそれぞれの読出
しに際し、データ・ビット・フレームの早期発生及び遅
延発生を生じる。開示されるシステムは検出遅延のため
の１つの特定のパスを使用し、一方の検出は遅延の無い
データをフレーム化するためのものであり、他方の検出
は予想記号間干渉によるビット・シフトに等しい遅延を
有するデータをフレーム化するためのものである。フレ
ーム化は予想記号間干渉によるビット・シフトのほんの
一部だけを遅延されるクロックによりストローブされ
る。フレーミング・パスは非柔軟なセット連続ビット基
準、すなわち最後に読出されたビットが磁化方向の変化
に相当するか、或いは磁化方向の変化が存在しないかに
もとづき選択される。このシステムは特定のセット連続
ビット基準規則により記号間干渉によるビット・シフト
を補正するだけである。

【０００８】通信システムでは、不正に受信され復調さ
れたデータが通信システムにより再送されうる。しかし
ながら、これはデータが再送される間に通信システムの
スループットを低下させる。この現象はモデムや閉回路
ケーブル・システムなどでは破滅的である。この現象は
特にスループットが非常に重要なマルチメディア・アプ
リケーションでは破滅的であり、それ自体、データが再
送される間の画面中央における見苦しいビジュアル・モ
ーションや走査更新の停止を意味する。

【０００９】

【発明が解決しようとする課題】本発明の目的は、デー
タの再読出しを要求すること無く、読出しモードの間の
性能を最適化する、データ記憶装置のための改良された
データ・チャネル装置及び方法を提供することである。

【００１０】本発明の別の目的は、各デルタＶ値に対応
するデータの再読出しを要求すること無く、読出しモー
ドの間の性能を最適化するデータ記憶装置のための改良
されたデータ・チャネル装置及び方法を提供することで
ある。

【００１１】更に本発明の別の目的は、読出しモードの
間に各シフト式タイミング・ウィンドウに対応してデー
タの再読出しを要求すること無く、記号間干渉によるビ
ット・シフトだけでなく多くのタイプのビット・シフト
を訂正する、データ記憶装置のための改良されたデータ
・チャネル装置及び方法を提供することである。

【００１２】更に本発明の別の目的は、データの再読出
しを要求すること無く複数のデルタＶ値及びシフト式タ
イミング・ウィンドウの使用により、読出しモードの間
の性能を最適化する、データ記憶装置のための改良され
たデータ・チャネル装置及び方法を提供することであ
る。

【００１３】更に本発明の別の目的は、データの再送を
要求すること無く、受信モードの間の性能を最適化す
る、通信システムのための改良されたデータ・チャネル
装置を提供することである。

【００１４】

【課題を解決するための手段】本発明のこれらの目的が
データが記憶媒体上に記憶され、トランスジューサによ
り記憶媒体から読出されるデータ記憶装置、または受信
機によりデータが受信されるデータ通信システムに対応
するマルチパス・チャネル装置により達成される。複数
のデータ・パスを有するデータ・チャネルがトランスジ
ューサにより記憶媒体から読出されるデータ信号を受信
するように、トランスジューサに動作的に接続され、或
いは受信機により復調されるデータ信号または受信機に
より受信されるベースバンド・データ信号を受信するよ
うに受信機に動作的に接続される。いずれの場合にも、
データ信号は利用者データと冗長データとを含む。エラ
ー検査ユニットが複数の各データ・パスからの利用者デ
ータ及び冗長データを検査する。選択ユニットがエラー
検査ユニットに応答して複数のデータ・パスの１つから
データを選択する。選択基準は好適には性能結果ベース
であるので、本発明はノイズ、最大保持力の変化、媒体
欠陥、ヘッド不安定性などにより生じる変化に適応で
き、記号間干渉によるビット・シフト・エラーの訂正に
限るものではない。

【００１５】本発明の好適な実施例では、複数の各デー
タ・パスが異なるパラメータを有し、複数の各データ・
パスからの利用者データ及び冗長データが読出し信号に
含まれるエラーに関する情報を提供するように計算され
るエラー訂正コード・シンドロームを用いて検査され
る。複数のデータ・パスの１つの選択はエラーを有さな
い、または電子的に"オン・ザ・フライ式"に訂正されう
る小さなエラーを有するデータを選択することにより実
施される。

【００１６】本発明は、記憶媒体からデータを物理的に
再読出ししたり、通信システムにおいてデータを再送す
るのではなく、複数のデータ・パスにおけるデータの"
電子的再読出し（electronic rereads）"を同時に実行
する。本発明の"電子的再読出し"は複数のデータ・パス
において実行されるので、"電子的再読出し"が並行して
実行され、例えば従来の読出しよりも多いディスク媒体
の回転を要求しない。

【００１７】リアル・タイムの"電子的再読出し"の性能
は、例えばエラーがスループットに悪影響を及ぼすマル
チメディア・アプリケーションに適している。

【００１８】

【発明の実施の形態】図１は、ロータリ・アクチュエー
タ１０が磁気ディスク１１をアクセスする典型的なディ
スク駆動装置を表す。磁気ディスク１１がハブ１２上に
搭載され、ハブ１２はスピンドル・シャフト１３に固定
される。磁気ディスク１１、ハブ１２、スピンドル・シ
ャフト１３、及びスピンドル・ドライブ・モータ（図示
せず）のロータがベース１４に設けられるベアリング
（図示せず）の支持に調和して回転する。磁気ディスク
１１はデータを記憶するための複数のトラックを含む。
トラックはスピンドル・シャフト１３の回りに、例えば
同心円またはらせんパターン状に配列される。

【００１９】ロータリ・アクチュエータ１０は、弾力性
のサスペンション１６に取り付けられるアーム１５を含
む。サスペンション１６は磁気抵抗（ＭＲ）読出しヘッ
ド及び誘導性書込みヘッドを搭載するスライダなどの、
トランスジューサ１７を搭載する。ロータリ・アクチュ
エータ１０はボイス・コイル（図示せず）により駆動さ
れて、トランスジューサ１７を磁気ディスク１１に対し
て半径方向に移動し、それにより磁気ディスク１１上の
トラックがアクセスされる。トランスジューサ１７はリ
ード線（図示せず）を介して、可撓性ケーブル１９上に
実装されるアーム電子回路モジュール１８に電気的に接
続される。可撓性ケーブル１９はアーム１５に取り付け
られる。或いはアーム電子回路モジュール１８がベース
１４に取り付けられてもよい。アーム電子回路モジュー
ル１８は、可撓性ケーブル１９内の導体により、残りの
ディスク駆動装置回路に電気的に接続される。

【００２０】本発明は磁気ディスク記憶装置における使
用に限られるものではなく、磁気及び光ディスク駆動装
置、テープ・ドライブなどの任意のデータ記憶装置また
は任意の通信システムに適用できる。

【００２１】図２は、磁気ディスク１１上の各トラック
の典型的なセクタ・アーキテクチャ・バイト割当てを示
す。図２に示されるセクタ・アーキテクチャ・バイト割
当ては、タイミング回路を同期するための１１バイトの
識別（ＩＤ）同期フィールド２５、ＩＤフィールドの開
始をマークする１バイトのＩＤ同期マーク２６、セクタ
を識別する６バイトのＩＤフィールド２７、エラー・セ
ンス・コードを含む２バイトのＩＤ巡回冗長検査（ＣＲ
Ｃ）フィールド２８、３バイトのパッド２９、及びデー
タ書込み時にＩＤを保護する１バイトの書込みスプライ
ス３０、データのタイミング回路を同期するための１１
バイトのデータ同期フィールド３１、データ・フィール
ドの開始をマークする１バイトのデータ同期マーク３
２、データ・セクタを表す５２０バイトのデータ・フィ
ールド３３、６バイトのエラー訂正コード（ＥＣＣ）・
フィールド３４、モータ速度変化のための３バイトのパ
ッド３５、及び書込み回復のための１４バイトのセクタ
間ギャップ３６を含む。

【００２２】本発明は、図２に示されるセクタ・アーキ
テクチャ・バイト割当てにおける使用に限るものではな
く、ＥＣＣ、ＣＲＣまたは他のエラー検出または訂正コ
ードなどの冗長データを含む任意のデータ記憶アーキテ
クチャに適用できる。

【００２３】ＥＣＣフィールド３４は従来通り、エラー
訂正及び検出のために使用される。エラー検出は誤って
訂正されるデータの確率をハード誤り率より小さくする
ように要求される。訂正が試みられない場合には、ＥＣ
Ｃフィールド３４の全バイトがエラー検出のために使用
可能になる。１訂正が試みられる場合、エラー検出のた
めに１インタリーブ当たり２バイト以下が使用可能であ
る。ダブル・バースト訂正が試みられる場合、エラー検
出のために１インタリーブ当たり４バイト以下が使用可
能である。各２バイトの削減は６５５３６（２¹⁶）倍高
い訂正誤り率（miscorrect possibilityまたはrate）を
生じる。例えばダブル・バースト訂正が試みられる場
合、訂正誤り率は４０億倍以上増加する。

【００２４】本発明は、データ処理、フィルタリング、
検出及び正規化の複数の技術が、１つのパスの読出しの
間に並行データ・パスに適用されることを可能にする。
例えば、ＥＣＣフィールド３４のエラー検出能力が、正
しいデータを有する１つのデータ・パスを選択するため
に使用される。これは従来式に調整されるデータ・チャ
ネルに比較して極めて低い誤り率を提供する。

【００２５】図３は、本発明の第１の実施例によるデー
タ記憶装置用のマルチパス・チャネル装置のブロック図
である。アーム電子回路（ＡＥ）モジュール１８は、通
常、図１に示されるアクチュエータ上に実装される。Ａ
Ｅモジュール１８はトランスジューサ１７からの読出し
信号電圧の初期高増幅率を提供する。

【００２６】自動利得制御（ＡＧＣ）／等価器モジュー
ル４０Ａ、４０Ｂ及び４０Ｃは、ＡＥモジュール１８か
ら増幅された読出し信号を受信する。各ＡＧＣ／等価器
モジュール４０Ａ、４０Ｂ及び４０Ｃにおいてこの信号
が増幅され、一定の振幅に保持されフィルタ（図示せ
ず）を介して出力される。ＡＧＣ／等価器モジュール４
０Ａ、４０Ｂ及び４０Ｃは異なるパラメータ値を有す
る。すなわちＡＧＣ／等価器モジュール４０Ａは、ＡＧ
Ｃ／等価器モジュール４０Ｂ及び４０Ｃの各々とは異な
る帯域幅及び（または）等価を有し、ＡＧＣ／等価器モ
ジュール４０Ｂは、ＡＧＣ／等価器モジュール４０Ａ及
び４０Ｃの各々とは異なる帯域幅及び（または）等価を
有する。例えばＡＧＣ／等価器モジュール４０Ｂの帯域
幅及び等価は、正規の条件の下でドライブ性能を最適化
するように選択され、ＡＧＣ／等価器モジュール４０Ａ
及び４０Ｃの帯域幅及び等価は、他の条件の下でドライ
ブ性能を最適化するように選択される。

【００２７】ＡＧＣ／等価器モジュール４０Ａの出力
は、検出器モジュール４２Ａに送信される。同様にＡＧ
Ｃ／等価器モジュール４０Ｂ及び４０Ｃの出力は、それ
ぞれ検出器モジュール４２Ｂ及び４２Ｃに送信される。
検出器モジュール４２Ａ、４２Ｂ及び４２Ｃは各々、そ
れぞれのＡＧＣ／等価器モジュール４０Ａ、４０Ｂ及び
４０Ｃからの増幅リニア信号を対応する直列のデジタル
・パルスに変換する。全ての波形のピークが検出され、
直列のフィルタリング回路により結果の有効データ・ピ
ークが見い出される。デルタＶ及び"Ｖしきい値"として
区別される２つの主要な基準が全てのピークに適用され
る。これら２つの機能を担う回路が特定の組合わせ論理
と共にデータと外来ピークとを区別し、データ・パルス
の純粋なストリングをＶＦＯモジュール４４Ａ、４４Ｂ
及び４４Ｃに渡すようにする。検出器モジュール４２
Ａ、４２Ｂ及び４２Ｃは異なるパラメータ値を有する。
すなわち検出器モジュール４２Ａは、検出器モジュール
４２Ｂ及び４２Ｃとは異なるデルタＶ及び（または）"
Ｖしきい値"を有し、検出器モジュール４２Ｂは検出器
モジュール４２Ａ及び４２Ｃとは異なるデルタＶ及び
（または）"Ｖしきい値"を有する。例えば検出器モジュ
ール４２ＢのデルタＶ及び"Ｖしきい値"は、正規の条件
の下でドライブ性能を最適化するように選択され、検出
器モジュール４２Ａ及び４２ＣのデルタＶ及び"Ｖしき
い値"は、他の条件の下でドライブ性能を最適化するよ
うに選択される。

【００２８】ＶＦＯモジュール４４Ａ、４４Ｂ及び４４
Ｃは、それぞれデータ正規化モジュール４６Ａ、４６Ｂ
及び４６Ｃと共に検出ウィンドウ中心の３つの異なる定
義を確立する。ＶＦＯモジュール４４Ａ、４４Ｂ及び４
４Ｃは各々、パルス・ストリングをそのフレーミング発
振器出力と絶えず比較する。読出しモードでは比較パル
ス・ストリングは、検出器モジュール４２Ａ、４２Ｂ及
び４２Ｃからのデータ・パルスのストリングである。発
振器周波数の調整は各比較パルスの測定位相誤差に比例
する。サンプル誤差当たりの調整の大きさまたは応答時
間が、ＶＦＯモジュール４４Ａ、４４Ｂ及び４４Ｃの２
つのモード、すなわち高速同期モードか読出しモードか
により決定される。実際のデータを受信する以前にＶＦ
Ｏモジュール４４Ａ、４４Ｂ及び４４Ｃは、データ同期
フィールド３１を形成する直列の一定周波数パルスを受
信する。データ同期フィールド３１はデータ・フィール
ド３３と同時に作成され、データ・フィールド３３から
実際のデータを受諾し、ＥＣＣフィールド３４から冗長
データを受諾するように、ＶＦＯモジュール４４Ａ、４
４Ｂ及び４４Ｃを準備またはセットアップするために使
用される。データ同期フィールド３１がＶＦＯモジュー
ル４４Ａ、４４Ｂ及び４４Ｃの入力に現れるとＶＦＯモ
ジュール４４Ａ、４４Ｂ及び４４Ｃは高速同期モードに
入力する。ＶＦＯモジュール４４Ａ、４４Ｂ及び４４Ｃ
がこのモードにある間、ＶＦＯモジュール４４Ａ、４４
Ｂ及び４４Ｃは、サンプル位相誤差当たりの発振器調整
を最大化するように高速に反応し、ＶＦＯモジュール４
４Ａ、４４Ｂ及び４４Ｃのロック時間をこのデータに最
小化する。残りの時間の間、ＶＦＯモジュール４４Ａ、
４４Ｂ及び４４Ｃは読出しモードとなる。データ同期フ
ィールド３１の最後の部分とデータ・フィールド３３及
びＥＣＣフィールド３４を通じて、ＶＦＯモジュール４
４Ａ、４４Ｂ及び４４Ｃの応答は最適周波数補正を提供
するように低速化される。

【００２９】ＶＦＯモジュール４４Ａ、４４Ｂ及び４４
Ｃは、それぞれＶＦＯクロック及び検出データと共に、
すなわち検出器モジュール４２Ａ、４２Ｂ及び４２Ｃか
らのデータと共に、データ正規化モジュール４６Ａ、４
６Ｂ及び４６Ｃを提供する。ＶＦＯモジュール４４Ａ、
４４Ｂ及び４４Ｃから受信されるＶＦＯクロックは、デ
ータ正規化モジュールにより様々な度合いにオフセット
され、結果的に、それぞれのデータ正規化モジュール４
６Ａ、４６Ｂ及び４６Ｃにより、異なる読出しクロック
が使用されることになる。すなわちデータ正規化モジュ
ール４６Ａにより使用される読出しクロックは、データ
正規化モジュール４６Ｂ及び４６Ｃにより使用されるも
のとは異なり、データ正規化モジュール４６Ｂにより使
用される読出しクロックは、データ正規化モジュール４
６Ａ及び４６Ｃにより使用されるものとは異なる。各読
出しクロックはディスク回転に同期するがディスク回転
に対する検出ウィンドウの中心は、各データ正規化モジ
ュール４６Ａ、４６Ｂ及び４６Ｃにより異なって定義さ
れる。例えばデータ正規化モジュール４６Ｂで使用され
る読出しクロックにより定義される検出ウィンドウが中
心に置かれる。すなわち単にＶＦＯモジュール４４Ｂに
より提供されるＶＦＯクロックに相当する。一方、デー
タ正規化モジュール４６Ａで使用される読出しクロック
により定義される検出ウィンドウは前方にシフトされ
る。すなわちＶＦＯモジュール４４Ａにより提供される
ＶＦＯクロックが、データ正規化モジュール４６Ａによ
り前方にシフトされる。他方、データ正規化モジュール
４６Ｃで使用される読出しクロックにより定義される検
出ウィンドウは後方にシフトされる。すなわちＶＦＯモ
ジュール４４Ｃにより提供されるＶＦＯクロックが、デ
ータ正規化モジュール４６Ｃにより遅延される。例え
ば、データ正規化モジュール４６Ｂにより使用される読
出しクロックは、正規の条件の下でドライブ性能を最適
化するように選択され、データ正規化モジュール４６
Ａ、４６Ｃにより使用される読出しクロックは、他の条
件の下でドライブ性能を最適化するように選択される。

【００３０】ＡＧＣ／等価器モジュール４０Ａ、４０Ｂ
及び４０Ｃの帯域幅及び等価、検出器モジュール４２
Ａ、４２Ｂ及び４２ＣのデルタＶ及び"Ｖしきい値"、及
びデータ正規化モジュール４６Ａ、４６Ｂ及び４６Ｃに
より使用される読出しクロックは、異なる条件の下でド
ライブ性能を最適化するように選択されることが好まし
い。例えばＡＧＣ／等価器モジュール４０Ｂの帯域幅及
び等価、検出器モジュール４２ＢのデルタＶ及び"Ｖし
きい値"、及びデータ正規化モジュール４６Ｂにより使
用される読出しクロックは、正規の条件の下でドライブ
性能を最適化するように選択され、ＡＧＣ／等価器モジ
ュール４０Ａの帯域幅及び等価、検出器モジュール４２
ＡのデルタＶ及び"Ｖしきい値"、及びデータ正規化モジ
ュール４６Ａにより使用される読出しクロックは、他の
条件の下でドライブ性能を最適化するように選択され、
ＡＧＣ／等価器モジュール４０Ｃの帯域幅及び等価、検
出器モジュール４２ＣのデルタＶ及び"Ｖしきい値"、及
びデータ正規化モジュール４６Ｃにより使用される読出
しクロックは、更に別の条件の下でドライブ性能を最適
化するように選択される。例えばドライブ設計の間に、
様々な媒体からデータを読出すために使用されるトラン
スジューサの低い側の公差、正規値、及び高い側の公差
に対応して最適性能が達成されるように、別々のパスの
上記パラメータの値が決定される。

【００３１】データ正規化モジュール４６Ａは、ＶＦＯ
モジュール４４Ａにより提供される検出データをその読
出しクロックにより定義される検出ウィンドウと比較
し、正規化データを生成する。この正規化データが受信
されて媒体上に書込まれる符号化データに復元される。
この正規化データは次にデータ正規化モジュール４６Ａ
により、利用者データ及び冗長データの形式にデジタル
的に復号化され、読出しクロックと共にバッファ・モジ
ュール４８Ａに伝送される。同様にデータ正規化モジュ
ール４６Ｂは、ＶＦＯモジュール４４Ｂにより提供され
る検出データを、その読出しクロックにより定義される
検出ウィンドウと比較し、正規化データを生成し、正規
化データを復号化して、その読出しクロックと共にバッ
ファ・モジュール４８Ｂに伝送する。データ正規化モジ
ュール４６Ｃは、ＶＦＯモジュール４４Ｃにより提供さ
れる検出データを、その読出しクロックにより定義され
る検出ウィンドウと比較し、正規化データを生成し、正
規化データを復号化して、その読出しクロックと共にバ
ッファ・モジュール４８Ｃに伝送する。

【００３２】バッファ・モジュール４８Ａ、４８Ｂ及び
４８Ｃは、それぞれのデータ正規化モジュール４６Ａ、
４６Ｂ及び４６Ｃから受信される正規化復号化データの
セクタ（すなわちデータ・フィールド３３及びＥＣＣフ
ィールド３４に対応する正規化復号化データ）を一時的
に記憶する。更にバッファ・モジュール４８Ａ、４８Ｂ
及び４８Ｃは従来通りにＥＣＣシンドロームを計算し、
一時的に記憶するＥＣＣシンドローム・モジュール５０
Ａ、５０Ｂ及び５０Ｃをそれぞれ含む。ＥＣＣシンドロ
ーム・モジュール５０Ａは、バッファ・モジュール４８
Ａに記憶される正規化復号化データのセクタに対応する
ＥＣＣシンドロームを計算して記憶する。同様にＥＣＣ
シンドローム・モジュール５０Ｂは、バッファ・モジュ
ール４８Ｂに記憶される正規化復号化データのセクタに
対応するＥＣＣシンドロームを計算して記憶し、ＥＣＣ
シンドローム・モジュール５０Ｃは、バッファ・モジュ
ール４８Ｃに記憶される正規化復号化データのセクタに
対応するＥＣＣシンドロームを計算して記憶する。

【００３３】バッファ・モジュール４８Ａ、４８Ｂ及び
４８Ｃは、制御装置バス５２を介して制御装置モジュー
ル５４に接続され、ＥＣＣシンドローム・モジュール５
０Ａ、５０Ｂ及び５０Ｃも同様である。制御装置モジュ
ール５４はＥＣＣシンドローム・モジュール５０Ａ、５
０Ｂ及び５０Ｃに記憶される計算されたＥＣＣシンドロ
ームをポーリングする。制御装置モジュール５４は、Ｅ
ＣＣシンドローム・モジュール５０Ｂに記憶される計算
されたＥＣＣシンドロームを、インタプリテーション・
テーブルと比較し、バッファ・モジュール４８Ｂに記憶
されるデータに関するエラー情報を提供する。同様に制
御装置モジュール５４は、ＥＣＣシンドローム・モジュ
ール５０Ａに記憶される計算されたＥＣＣシンドローム
をインタプリテーション・テーブルと比較し、バッファ
・モジュール４８Ａに記憶されるデータに関するエラー
情報を提供し、更にＥＣＣシンドローム・モジュール５
０Ｃに記憶される計算されたＥＣＣシンドロームをイン
タプリテーション・テーブルと比較し、バッファ・モジ
ュール４８Ｃに記憶されるデータに関するエラー情報を
提供する。例えばＥＣＣシンドロームの全てのバイトが
０の場合、これは、通常、データ内にエラーが存在しな
いことを表すように解釈される。小さなエラーが存在す
る場合には、通常、ＥＣＣシンドロームの幾つかのバイ
トがデータ内のエラーの位置を識別し、ＥＣＣシンドロ
ームの他のバイトが、エラーを訂正するために変更され
るべきビットを識別する。

【００３４】バッファ・モジュール４８Ａ、４８Ｂ及び
４８Ｃは更に、出力５６Ａ、５６Ｂ及び５６Ｃ、並びに
スイッチ５８Ａ、５８Ｂ及び５８Ｃをそれぞれ有し、こ
れらのスイッチはバッファ・モジュール４８Ａ、４８Ｂ
及び４８Ｃにそれぞれ記憶される正規化復号化データの
セクタを選択的に出力する。スイッチ５８Ａ、５８Ｂ及
び５８Ｃの位置、すなわち開状態か閉状態かは制御装置
モジュール５４により、制御装置バス５２及びスイッチ
・リード５９Ａ、５９Ｂ及び５９Ｃを介して個々に制御
される。制御装置モジュール５４は、各々の並列データ
・パスに対応して導出されるエラー情報と優先順位リス
トとの比較にもとづき、スイッチ５８Ａ、５８Ｂ及び５
８Ｃの位置を制御する。

【００３５】優先順位リストは、通常、名目データ・パ
スにおけるゼロ・エラーを優先して開始する。名目デー
タ・パスにエラーが存在すると、エラーの存在しない別
のデータ・パスが、通常、優先される。全てのデータ・
パスにおいてエラーが存在する場合、名目データ・パス
内の１つの訂正可能なエラーが優先されることが望まし
い。同様に名目データ・パス内に複数のエラーが存在す
る場合、別のデータ・パス内の１つの訂正可能なエラー
が優先されることが望ましい。最適な優先順位は遅延時
間に対するエラーの重要度に依存する。例えばビデオ表
示における少数の不正な画素は、通常、ビデオ表示にお
ける休止モーションよりも重要度が低い。デジタル・デ
ータでは、通常、逆が真である。従ってビデオでは再読
出しが試行される以前に、高レベルのＥＣＣ訂正を使用
することが、通常、優先される。デジタル・データで
は、通常、逆が真である。

【００３６】スイッチ５８Ａが閉状態で、スイッチ５８
Ｂ及び５８Ｃが開状態の場合、バッファ・モジュール４
８Ａに記憶される正規化復号化データのセクタが出力５
６Ａ及び接続信号線６２を介して、直並列変換器モジュ
ール６０に提供される。同様にスイッチ５８Ｂが閉状態
で、スイッチ５８Ａ及び５８Ｃが開状態の場合、バッフ
ァ・モジュール４８Ｂに記憶される正規化復号化データ
のセクタが直並列変換器モジュール６０に提供され、ま
たスイッチ５８Ｃが閉状態でスイッチ５８Ａ及び５８Ｂ
が開状態の場合、バッファ・モジュール４８Ｃに記憶さ
れる正規化復号化データのセクタが直並列変換器モジュ
ール６０に提供される。

【００３７】好適には、選択バッファ・モジュール４８
Ａ、４８Ｂまたは４８Ｃに記憶される正規化復号化デー
タは、次の正規化復号化データのセクタがデータ正規化
モジュール４６Ａ、４６Ｂ及び４６Ｃにより提供される
読出しクロックにより、バッファ・モジュール４８Ａ、
４８Ｂ及び４８Ｃに同期入力されるのと同時またはそれ
以前に、選択バッファ・モジュールから同期出力され
る。或いはバッファ・モジュール４８Ａ、４８Ｂ及び４
８Ｃが、正規化復号化データの複数のセクタを収容でき
るように十分大きい。

【００３８】直並列変換器モジュール６０は、受信した
直列データを直並列変換し、結果の直並列変換データを
制御装置バス５２及び制御装置５４を介して、これを使
用するシステムに提供する。

【００３９】図４は、ＥＣＣコードの全ての能力が検出
のために使用される場合、すなわちＥＣＣコードが訂正
のために使用されない場合に、制御装置モジュール５４
により実行されるポーリング・プロシージャの流れ図で
ある。ポーリング・プロシージャの開始がステップ１０
１で示される。ステップ１０３で、ポーリング・プロシ
ージャはデータ同期マーク３２が検出されたか否かを問
い合わせる。ステップ１０３でデータ同期マーク３２が
検出されると、ポーリング・プロシージャはステップ１
０５に移行し、ＥＣＣシンドロームがセクタの終りにポ
ーリングされるように遅延を生成する。ステップ１０３
でデータ同期マーク３２が検出されないとステップ１０
３が繰返される。ステップ１０５の遅延の後、ＥＣＣシ
ンドローム・モジュール５０Ａ、５０Ｂ及び５０Ｃに記
憶される計算されたＥＣＣシンドロームがステップ１０
７でポーリングされる。

【００４０】ステップ１０７のポーリングの後、ポーリ
ング・プロシージャはステップ１０９で、ＥＣＣシンド
ローム・モジュール５０Ｂに記憶される計算されたＥＣ
Ｃシンドロームが０であるか、すなわちエラー無しを示
すかどうかを問い合わせる。ステップ１０９で一致が発
生すると、ステップ１１１でスイッチ５８Ｂが閉じられ
る（スイッチ５８Ａ及び５８Ｃは開状態）。

【００４１】ステップ１０９で一致が発生しないと、ポ
ーリング・プロシージャはステップ１１３で、ＥＣＣシ
ンドローム・モジュール５０Ａに記憶される計算された
ＥＣＣシンドロームが０であるか、すなわちエラー無し
を示すかどうかを問い合わせる。ステップ１１３で一致
が発生すると、ステップ１１５でスイッチ５８Ａが閉じ
られる（スイッチ５８Ｂ及び５８Ｃは開状態）。

【００４２】ステップ１１３で一致が発生しないと、ポ
ーリング・プロシージャはステップ１１７で、ＥＣＣシ
ンドローム・モジュール５０Ｃに記憶される計算された
ＥＣＣシンドロームが０であるか、すなわちエラー無し
を示すかどうかを問い合わせる。ステップ１１７で一致
が発生すると、ステップ１１９でスイッチ５８Ｃが閉じ
られる（スイッチ５８Ａ及び５８Ｂは開状態）。

【００４３】ステップ１１７で一致が発生しないと、ス
テップ１２１で従来のデータ回復プロシージャ（ＤＲ
Ｐ）ステップが実行され、ＤＲＰカウントが１だけ増分
される。次にステップ１２３でポーリング・プロシージ
ャは、従来のＤＲＰの最後のステップが完了したか否か
を問い合わせる。最後のＤＲＰステップが完了している
と、ハード（訂正不能）・エラー及びエラー・コードが
ステップ１２５で記録され、ポーリング・プロシージャ
はステップ１２７で終了する。一方、最後のＤＲＰステ
ップが完了していない場合には、ＤＲＰステップが完了
するまでステップ１０９から再度繰返される。

【００４４】このように従来のＤＲＰが本発明と共に使
用され、各ＤＲＰステップにおける回復率を向上する。
しかしながら、各ＤＲＰステップはデータの再読出しを
要求する。従って、本発明をＤＲＰ以前に適用すること
により、第１審でデータを正しく読出す確率を増加さ
せ、要求される再読出しの回数を多大に低減することが
望ましい。更に本発明の異なるパラメータ、例えば帯域
幅、等価、デルタＶ、"Ｖしきい値"及び検出ウィンドウ
・オフセットなどが、より極端なエラーの回復率を改善
するように、ＤＲＰにおいて調整されうる。しかしなが
ら、必ずしもＤＲＰが本発明と共に使用される必要はな
い。

【００４５】スイッチ５８Ｂ、５８Ａ及び５８Ｃが、そ
れぞれステップ１１１、１１５及び１１９で閉じられる
と、ポーリング・プロシージャはステップ１２８で、セ
クタが完了かどうかを問い合わせる。セクタが完了して
いないとステップ１２８が繰返される。セクタが完了し
ていると、各スイッチ５８Ａ、５８Ｂ及び５８Ｃがステ
ップ１２９で開放される。次にステップ１３１で、ポー
リング・プロシージャは、読出される別のセクタが存在
するかどうかを問い合わせる。存在する場合、ステップ
１０３が繰返される。読出される別のセクタが存在しな
いと、ポーリング・プロシージャはステップ１２７で終
了する。

【００４６】図４の流れ図は、ステップ１０９、１１３
及び１１７におけるゼロ・エラーのテスト後、１つのエ
ラーに遭遇するまで、ポーリング・プロシージャがステ
ップ１０９、１１３及び１１７を繰返すように変更され
てもよい。このプロシージャは、従来のＤＲＰに移行す
る以前に実行されるテストの最適な優先順位リストに従
い、２つ以上のエラーに対しても繰返されうる。もちろ
ん、データがスイッチ５８Ａ、５８Ｂまたは５８Ｃを介
して渡される以前に、あらゆるエラーが訂正されなけれ
ばならない。

【００４７】図３では別々のＡＧＣ／等価器モジュール
４０Ａ、４０Ｂ、４０Ｃ、検出器モジュール４２Ａ、４
２Ｂ、４２Ｃ、及びＶＦＯモジュール４４Ａ、４４Ｂ、
４４Ｃが示されるが、必ずしもこの必要はない。好適に
は、ドライブ性能を最適化するためにこれらの異なるパ
ラメータが十分に有益な場合に限り、これらのモジュー
ルが各データ・パスにおいて別々に構成される。少なく
とも幾つかのデータ・パスにとって共通のモジュールを
使用すると、本発明の空間的またはコスト要求を低減す
ることができる。

【００４８】第１の実施例の変形では、バッファ・モジ
ュール４８Ａ、４８Ｂ及び４８Ｃからのセクタのセクシ
ョンが、特定のデータ・ゾーン（例えばセクタの前半部
分）と別のデータ・ゾーン（例えばセクタの後半部分）
を含むシーケンスを構成するために使用される。データ
はエラーの存在しないセクタが形成されるまで、電子的
に結合される。例えばＥＣＣシンドロームが構成された
セクタから生成され、バッファ・モジュール４８Ａ、４
８Ｂ及び４８Ｃから正しく構成されるデータだけが、オ
リジナル・データを構成するために使用される。

【００４９】図５は、本発明の第２の実施例によるデー
タ記憶装置用のマルチパス・チャネル装置のブロック図
である。第２の実施例は、各データ・パスが共通のＡＧ
Ｃ／等価器モジュール４０Ｂ、検出器モジュール４２
Ｂ、及びＶＦＯモジュール４４Ｂを使用する以外は、図
３に示される第１の実施例と同じである。第２の実施例
では、ＶＦＯモジュール４４Ｂがデータ正規化モジュー
ル４６Ａ、４６Ｂ及び４６Ｃに、ＶＦＯクロック及び検
出データ、すなわち検出器モジュール４２Ｂからのデー
タ・パルスを提供する。好適には図５に示されるよう
に、データ正規化モジュール４６Ｂが中心となる読出し
クロックを使用し、データ正規化モジュール４６Ａが中
心に対して前方に（好適には総検出ウィンドウ・サイズ
の４％乃至２０％、例えば４２ｎｓのウィンドウでは６
ｎｓ）オフセットされる読出しクロックを使用し、デー
タ正規化モジュール４６ｃが中心に対して後方に（好適
には総検出ウィンドウ・サイズの４％乃至２０％、例え
ば４２ｎｓのウィンドウでは６ｎｓ）オフセットされる
読出しクロックを使用する。

【００５０】本発明の利点を説明するために、電子ノイ
ズのみを有する例について述べることにする。この例で
は、データ正規化モジュール４６Ｂを含む第１のデータ
・パスが、全データ・ビット（例えば５１２バイト・セ
クタを想定すると、１セクタ当たり４０９６ビット）の
各側に６シグマ・マージンを有するように名目的に調整
される。データ正規化モジュール４６Ａを含む第２のデ
ータ・パスは、１シグマ分進められ、一方の側に５シグ
マ・マージンを他方の側に７シグマ・マージンを生成す
る。データ正規化モジュール４６Ｃを含む第３のデータ
・パスは１シグマ分遅延され、一方の側に７シグマ・マ
ージンを、他方の側に５シグマ・マージンを生成する。

【００５１】５シグマ・マージン（片側）ではビット誤
り率が２．９Ｅ−７となり、６シグマ・マージン（片
側）ではビット誤り率が１．０Ｅ−９となり、７シグマ
・マージン（片側）ではビット誤り率が１．３Ｅ−１２
となる。

【００５２】従って、名目的な第１のデータ・パスのセ
クタ故障率は、８．２Ｅ−６（４０９６ビット*（１．
０Ｅ−９）*（両側（２）））となる。先行される第２
のデータ・パスのセクタ故障率は、それだけで使用され
る場合には、１．２Ｅ−３（４０９６ビット*（２．９
Ｅ−７＋１．３Ｅ−１２））となり、左項は５シグマ・
マージンの故障率に対応し、右項は７シグマ・マージン
の故障率に対応する。同様に遅延される第３のデータ・
パスのセクタ故障率はそれだけで使用される場合には、
１．２Ｅ−３となる。

【００５３】電子ノイズが６シグマ・マージンを越えな
い場合、名目データ・パスがデータを正しく読出す。電
子ノイズが７シグマを越えると、先行される或いは遅延
されるデータ・パスであってもデータを正しく読出せな
い。しかしながら、こうしたことは、ノイズが６シグマ
・マージンを越えるとき、すなわち６シグマ・マージン
を越えるエラーよりもはるかに稀にしか発生しない。更
に７シグマ・マージンをも越える割合は０．１３％
（（１．３Ｅ−１２）／（１．０Ｅ−９））に過ぎな
い。すなわち名目データ・パスのセクタ故障を引き起こ
す故障ビットの９９．８７％が、先行または遅延データ
・パスにより正しく読出されることになる。セクタ内の
残りの４０９５ビットについては、別のビット遷移が検
出ウィンドウ外にある確率は、０．１２％（４０９５ビ
ット*（２．９Ｅ−７＋１．３Ｅ−１２）＝０．００１
２）である。従って先行または遅延データ・パスが、名
目データ・パスの故障を訂正し損なう確率は、総合的に
０．２５％（０．１３％＋０．１２％）となる。この例
では、誤り率は名目データ・パスだけが使用される場合
の誤り率の４００分の１である。

【００５４】更に、名目データ・パスの故障が先行また
は遅延データ・パスにより訂正される高い確率により、
ＥＣＣシンドロームの訂正能力及びそれに関連する高い
訂正誤り率に頼ることなく、訂正誤り率が低下される。
また名目データ・パスにおいてエラーが発生する場合に
限り、先行または遅延データ・パスが使用されるよう
に、名目データ・パスが最初に正当性をチェックされる
ので、先行または遅延データ・パスの使用により、ＥＣ
Ｃシンドロームの検出能力がしばしばチェックされるこ
とはなく、従って訂正誤り率を増加することはない。

【００５５】本発明はまた媒体ノイズ及び欠陥に関する
問題を解決する。これらの問題は電子ノイズに関する問
題よりも難題である。電子ノイズは再読出し毎に異なる
ので、データを再読出しすることにより回復する良好な
機会が生まれる。しかしながら、媒体ノイズ及び欠陥に
関しては、書込み波形の歪が媒体内で"ロック"され、再
読出し毎に変化しない。従来、媒体ノイズ及び欠陥に対
して容赦の無い場合、回復のための唯一の希望は、ＥＣ
Ｃの訂正能力を利用するか、電子ノイズが歪を打ち消す
まで待機することであった。書込み波形が適正な検出ウ
ィンドウ外にシフトされる場合には、多数回の再読出し
の後であっても電子ノイズは歪をめったに打ち消さな
い。しかしながら、本発明による先行または遅延データ
・パスを有するチャネルは、ほとんどの場合、最初の読
出しにおいてデータを正しく読出すことができる。実際
にデータ記憶装置が真の電子ノイズからのより大きな偏
差を有すると、本発明により提供される改善はより偉大
となる。本発明は媒体欠陥の影響を低減するので、媒体
のデータ密度の増加や媒体除去率の低減が可能になり、
媒体コストを低減することができる。

【００５６】３つのデータ・パスを有するチャネル装置
が、第１及び第２の実施例において述べられたが、本発
明はこれに限るものではない。本発明によるチャネル装
置は、任意の複数のデータ・パスを有することができ
る。

【００５７】好適には、全てのデータ・パスが単一のチ
ップ上に形成され、本発明のための追加の空間またはコ
スト要求を低減する。

【００５８】図６は、本発明の第３の実施例によるデー
タ記憶装置用のマルチパス・チャネル装置のブロック図
であり、振幅エラー及びビット・シフト・エラーからの
回復が別々のパスに沿って発生する。第３の実施例は、
振幅エラーからの回復のために２つの追加のデータ・パ
スが含まれる以外は、図５に示される第２の実施例と同
じである。

【００５９】第３の実施例では、ＡＧＣ／等価器モジュ
ール４０Ｂの出力が、検出器モジュール４２Ｂ、４２Ｄ
及び４２Ｅに送信される。検出器モジュール４２Ｂ、４
２Ｄ及び４２Ｅはそれぞれ、ＡＧＣ／等価器モジュール
４０Ｂからの増幅リニア信号を対応する直列のデジタル
・パルスに変換する。全ての波形ピークが検出され、直
列のフィルタリング回路により、結果の有効データ・ピ
ークが見い出される。２つの主要な基準であるデルタＶ
及び"Ｖしきい値"が差動（differentiation）により識
別される全てのピークに適用される。これらの２つの機
能を担う回路は、特定の組合わせ論理と共にデータと外
来ピークとの区別を提供し、データ・パルスの純粋なス
トリングをＶＦＯモジュール４４Ｂとデータ正規化モジ
ュール４６Ｄ及び４６Ｅに渡す。検出器モジュール４２
Ｂ、４２Ｄ及び４２Ｅは異なるパラメータ値を有する。
すなわち検出器モジュール４２Ｂは、検出器モジュール
４２Ｄ及び４２Ｅとは異なるデルタＶ及び"Ｖしきい値"
を有し、検出器モジュール４２Ｄは検出器モジュール４
２Ｂ及び４２Ｅとは異なるデルタＶ及び"Ｖしきい値"を
有する。好適には図６に示されるように、検出器モジュ
ール４２ＢのデルタＶ及び"Ｖしきい値"は、正規の条件
の下でドライブ性能を最適化するように選択され、検出
器モジュール４２ＤのデルタＶ及び"Ｖしきい値"は、Ａ
ＧＣ／等価器４０Ｂの出力の分解能が正規よりも高いと
きに、ドライブ性能を最適化するように選択され、検出
器モジュール４２ＥのデルタＶ及び"Ｖしきい値"は、Ａ
ＧＣ／等価器４０Ｂの出力の分解能が正規よりも低いと
きに、ドライブ性能を最適化するように選択される。

【００６０】また第３の実施例では、ＶＦＯモジュール
４４Ｂがデータ正規化モジュール４６Ａ、４６Ｂ、４６
Ｃ、４６Ｄ及び４６ＥにＶＦＯクロックを提供し、デー
タ正規化モジュール４６Ａ、４６Ｂ及び４６Ｃに検出デ
ータ、すなわち検出器モジュール４２Ｂからのデータ・
パルスを提供する。すなわちＶＦＯモジュール４４Ｂは
データ正規化モジュール４６Ｄ及び４６Ｅには、ＶＦＯ
クロックだけを提供する。データ正規化モジュール４６
Ｄは検出モジュール４２Ｄにより提供される検出データ
をＶＦＯモジュール４４ＢからのＶＦＯクロックにより
定義される検出ウィンドウと比較し、正規化復号化デー
タを生成して、そのクロックと共にバッファ・モジュー
ル４８Ｄに伝送する。同様にデータ正規化モジュール４
６Ｅは、検出モジュール４２Ｅにより提供される検出デ
ータをＶＦＯモジュール４４ＢからのＶＦＯクロックに
より定義される検出ウィンドウと比較し、正規化復号化
データを生成して、そのクロックと共にバッファ・モジ
ュール４８Ｅに伝送する。

【００６１】バッファ・モジュール４８Ｄ及び４８Ｅ
は、それぞれデータ正規化モジュール４６Ｄ及び４６Ｅ
から受信した正規化復号化データ（すなわちデータ・フ
ィールド３３及びＥＣＣフィールド３４に対応する正規
化復号化データ）のセクタを一時的に記憶する。更にバ
ッファ・モジュール４８Ｄ及び４８Ｅは、それぞれ、Ｅ
ＣＣシンドロームを計算し一時的に記憶するＥＣＣシン
ドローム・モジュール５０Ｄ及び５０Ｅを含む。ＥＣＣ
シンドローム・モジュール５０Ｄは、バッファ・モジュ
ール４８Ｄに記憶される正規化復号化データのセクタの
ＥＣＣシンドロームを計算し、記憶する。同様にＥＣＣ
シンドローム・モジュール５０Ｅは、バッファ・モジュ
ール４８Ｅに記憶される正規化復号化データのセクタの
ＥＣＣシンドロームを計算し、記憶する。

【００６２】バッファ・モジュール４８Ｄ及び４８Ｅ
は、制御装置バス５２を介して制御装置モジュール５４
に接続され、ＥＣＣシンドローム・モジュール５０Ｄ及
び５０Ｅについても同様である。制御装置モジュール５
４は、ＥＣＣシンドローム・モジュール５０Ａ、５０
Ｂ、５０Ｃ、５０Ｄ及び５０Ｅに記憶される計算された
ＥＣＣシンドロームをポーリングする。好適には、制御
装置モジュール５４は、最初にＥＣＣシンドローム・モ
ジュール５０Ｂに記憶される計算されたＥＣＣシンドロ
ームをエラー無しを示す０と比較する。同様に制御装置
モジュール５４は、ＥＣＣシンドローム・モジュール５
０Ａ、５０Ｃ、５０Ｄ及び５０Ｅに記憶される計算され
たＥＣＣシンドロームを、好適にはこの順序で、それぞ
れ０と比較する。

【００６３】バッファ・モジュール４８Ｄ及び４８Ｅ
は、それぞれ出力５６Ｄ及び５６Ｅ、並びにスイッチ５
８Ｄ及び５８Ｅを有し、これらのスイッチはバッファ・
モジュール４８Ｄ及び４８Ｅにそれぞれ記憶される正規
化復号化データのセクタを選択的に出力する。各スイッ
チ５８Ｄ及び５８Ｅの位置、すなわち開状態か閉状態か
は、制御装置モジュール５４により制御装置バス５２及
びスイッチ・リード５９Ｄ及び５９Ｅを介して、個々に
制御される。制御装置モジュール５４は、ＥＣＣモジュ
ール５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ及び５０Ｅに記憶
される計算されたＥＣＣシンドロームと０との比較にも
とづき、スイッチ５８Ａ、５８Ｂ、５８Ｃ、５８Ｄ及び
５８Ｅの位置を制御する。スイッチ５８Ａ、５８Ｂ、５
８Ｃ、５８Ｄ及び５８Ｅのいずれか１つだけが、ある時
点において閉じられ、対応するバッファ・モジュールに
記憶される正規化復号化データのセクタが、接続信号線
６２を介して直並列変換器モジュール６０に提供され
る。

【００６４】好適には、選択バッファ・モジュール４８
Ａ、４８Ｂ、４８Ｃ、４８Ｄまたは４８Ｅに記憶される
正規化復号化データは、次の正規化復号化データのセク
タが、データ正規化モジュール４６Ａ、４６Ｂ、４６
Ｃ、４６Ｄ及び４６Ｅにより提供されるクロックによ
り、バッファ・モジュール４８Ａ、４８Ｂ、４８Ｃ、４
８Ｄ及び４８Ｅに同期入力されるのと同時またはそれ以
前に選択バッファ・モジュールから同期出力される。或
いはバッファ・モジュール４８Ａ、４８Ｂ、４８Ｃ、４
８Ｄ及び４８Ｅが、正規化復号化データの複数のセクタ
を収容できるように十分大きい。

【００６５】２つの追加のデルタＶ選択に対応して、別
のデータ・パスを追加することにより、振幅エラー及び
ビット・シフト・エラーからの回復が、別々のデータ・
パスに沿って可能になる。ピーク検出チャネルに対応し
て２つのモードのビット・エラーが存在する。

【００６６】本発明は、ピーク検出チャネルの例に限ら
れるものではない。パーシャル・レスポンス（ＰＲ）・
チャネルでも、データ・エラーを生じる振幅及び位相シ
フトなどの磁気データに関する主要問題を、複数パス及
びオフセットの組合わせを用いて解決することができ
る。

【００６７】通常、パーシャル・レスポンス最尤（ＰＲ
ＭＬ）記録チャネルは、ＰＲ−ＩＶフィルタ機能により
達成されるクラスＩＶパーシャル・レスポンス（ＰＲ）
信号を使用する。書込まれるデータが予め定義されたラ
ン・レングス制限を有する変調コード出力を提供する符
号器に提供される。こうした制限には、例えば連続０の
最小及び最大数に対する制限や、全体記録シーケンス内
の偶奇の記録シーケンス内の０の最大ラン・レングスな
どが含まれる。プレコーダ（precoder）は１／（１−Ｄ
²）演算により記述される符号器を従え、ここでＤは単
位遅延演算子である。プレコーダに接続されるＰＲＭＬ
プレコンプ（precomp）は、変調幅を有する２進パルス
信号を書込み回路に提供し、書込み回路はディスク表面
に書込むための変調書込み電流を提供する。

【００６８】図７は、パーシャル・レスポンス最尤（Ｐ
ＲＭＬ）データ・パスを用いる、本発明の第４の実施例
によるデータ記憶装置用のマルチパス・チャネルのブロ
ック図である。アナログ読出し信号が（１−Ｄ²）演算
により記述されるＡＥモジュール１８から獲得され、こ
こでＤは再度単位遅延演算子である。ローパス・フィル
タ・モジュール７０Ａ、７０Ｂ及び７０ＣがＡＥモジュ
ール１８から増幅された読出し信号を受信する。フィル
タリングされた読出し信号は、それぞれ可変利得増幅器
（ＶＧＡ）モジュール７２Ａ、７２Ｂ及び７２Ｃに提供
される。増幅された読出し信号が、それぞれアナログ−
デジタル（Ａ／Ｄ）変換器モジュール７４Ａ、７４Ｂ及
び７４Ｃに提供される。これらのＡ／Ｄ変換器は、例え
ば６４分解能の６ビット・サンプル値を提供する。

【００６９】Ａ／Ｄ変換器モジュール７４Ａ、７４Ｂ及
び７４Ｃのサンプルは、それぞれ例えば１０タップ有限
インパルス応答（ＦＩＲ：finite impulse response）
デジタル・フィルタなどの、デジタル・フィルタ・モジ
ュール７６Ａ、７６Ｂ及び７６Ｃに提供される。デジタ
ル・フィルタ・モジュール７６Ａ、７６Ｂ及び７６Ｃに
よりフィルタリングされた信号は、それぞれ検出器モジ
ュール７８Ａ、７８Ｂ及び７８Ｃ、並びにタイミング／
利得制御モジュール８０Ａ、８０Ｂ及び８０Ｃに提供さ
れる。それぞれの検出器モジュール７８Ａ、７８Ｂ及び
７８Ｃは、例えば０／４、４復号器に接続されて、リー
ド・バック・データに対する最尤（ＭＬ）検出プロセス
を実行するビタビ復号器（図示せず）を含む。タイミン
グ／利得制御モジュール８０Ａ、８０Ｂ及び８０Ｃは、
それぞれ利得及びＡＣ結合極制御（AC coupling pole c
ontrol）信号をＶＧＡモジュール７２Ａ、７２Ｂ及び７
２Ｃに提供し、タイミング制御信号をＡ／Ｄモジュール
７４Ａ、７４Ｂ及び７４Ｃに提供する。

【００７０】ローパス・フィルタ・モジュール７０Ａ、
７０Ｂ、７０Ｃ、ＶＧＡモジュール７２Ａ、７２Ｂ、７
２Ｃ、Ａ／Ｄ変換器モジュール７４Ａ、７４Ｂ、７４
Ｃ、デジタル・フィルタ・モジュール７６Ａ、７６Ｂ、
７６Ｃ、検出器モジュール７８Ａ、７８Ｂ、７８Ｃ及び
タイミング／利得制御モジュール８０Ａ、８０Ｂ、８０
Ｃは異なるパラメータ値を有する。好適には、ローパス
・フィルタ・モジュール７０Ｂ、ＶＧＡモジュール７２
Ｂ、Ａ／Ｄ変換器モジュール７４Ｂ、デジタル・フィル
タ・モジュール７６Ｂ、検出器モジュール７８Ｂ、及び
タイミング／利得制御モジュール８０Ｂのパラメータ値
は正規の条件下のドライブ性能を最適化するように選択
され、ローパス・フィルタ・モジュール７０Ａ、７０
Ｃ、ＶＧＡモジュール７２Ａ、７２Ｃ、Ａ／Ｄ変換器モ
ジュール７４Ａ、７４Ｃ、デジタル・フィルタ・モジュ
ール７６Ａ、７６Ｃ、検出器モジュール７８Ａ、７８
Ｃ、及びタイミング／利得制御モジュール８０Ａ、８０
Ｃのパラメータ値は、他の条件下のドライブ性能を最適
化するように選択される。

【００７１】検出器モジュール７８Ａ、７８Ｂ及び７８
Ｃの出力は、それぞれバッファ・モジュール４８Ａ、４
８Ｂ及び４８Ｃに提供される。簡略化のために図７には
示されていないが、バッファ・モジュール４８Ａ、４８
Ｂ及び４８Ｃについても、検出器モジュール７８Ａ、７
８Ｂ及び７８Ｃの出力をクロックに同期して入出力する
ためにタイミング制御信号をタイミング／利得制御モジ
ュール８０Ａ、８０Ｂ及び８０Ｃからそれぞれ受信す
る。この実施例のマルチパス・チャネル装置の残りの部
分の構造及びオペレーションは、図３及び図４に関連し
て上述された第１の実施例の場合と同一であるので、こ
こでは説明を省略する。

【００７２】図８は、本発明の第５の実施例によるデー
タ記憶装置用のマルチパス・チャネル装置のブロック図
である。第５の実施例は、各ＰＲＭＬデータ・パスが共
通のローパス・フィルタ・モジュール７０Ｂ、共通の可
変利得増幅器（ＶＧＡ）モジュール７２Ｂ、及び共通の
タイミング／利得制御モジュール８０Ｄを使用する以外
は、図７に示される第４の実施例に同一である。

【００７３】第５の実施例では、ローパス・フィルタ・
モジュール７０ＢがＡＥモジュール１８から増幅された
読出し信号を受信する。フィルタリングされた読出し信
号は、可変利得増幅器（ＶＧＡ）モジュール７２Ｂに提
供される。増幅された読出し信号がアナログ−デジタル
（Ａ／Ｄ）変換器モジュール７４Ａ、７４Ｂ及び７４Ｃ
に提供される。タイミング／利得制御モジュール８０Ｄ
がデジタル・フィルタ・モジュール７６Ｂからフィルタ
リングされた信号を受信し、利得及びＡＣ結合極制御信
号をＶＧＡモジュール７２Ｂに提供し、また異なるタイ
ミング制御信号をＡ／Ｄ変換器モジュール７４Ａ、７４
Ｂ及び７４Ｃに提供する。好適には、Ａ／Ｄ変換器モジ
ュール７４Ｂに提供されるタイミング制御信号が中心に
置かれ、Ａ／Ｄ変換器モジュール７４Ａに提供されるタ
イミング制御信号が中心に対して前方にオフセットさ
れ、Ａ／Ｄ変換器モジュール７４Ｃに提供されるタイミ
ング制御信号が中心に対して後方にオフセットされる。
簡略化のため図８には示されていないが、バッファ・モ
ジュール４８Ａ、４８Ｂ及び４８Ｃは、それぞれ検出器
モジュール７８Ａ、７８Ｂ及び７８Ｃの出力をクロック
に同期して入出力するために、タイミング／利得制御モ
ジュール８０Ｄからタイミング制御信号を受信する。

【００７４】図９は、各別々のパスにおける異なる条件
に対応してディスク駆動装置性能を最適化するように、
別々のパスで使用されるモジュール・パラメータ値を選
択するプロシージャを示す流れ図である。パラメータ値
選択プロシージャの開始がステップ２０１で示される。
ステップ２０３で、テスト装置（図示せず）のテスト・
パス（図示せず）のモジュール・パラメータの値が初期
化される。テスト・パスは本発明の各別々のパスで使用
されるタイプのモジュール（図示せず）を有する。テス
ト・パス内のモジュールのパラメータは、異なる条件の
下で最適な値を決定できるように可変である。ステップ
２０５で、テスト・トランスジューサ（図示せず）が、
第１のテスト・ディスク（図示せず）の表面上の第１の
シリンダに移動される。この表面は図９では、"第１表
面（first surface）"として参照される。テスト・トラ
ンスジューサ及びテスト・ディスクは、本発明の別々の
パスを組込むディスク駆動装置内で使用されるタイプで
ある。

【００７５】ステップ２０７で、テスト・パスの読出し
性能がテストされ、結果がテスト装置のメモリ（図示せ
ず）に記憶される。ステップ２０９で、テスト・パス内
のモジュールのパラメータ、例えばテスト装置のカウン
タ（図示せず）などが増分される。ステップ２０７及び
２０９は、パラメータの各増分に対応して繰返される。
図９では、ステップ２０３乃至２０９は、第１表面上の
第１のシリンダを使用するテストに対応してのみ示され
る。繰返しを回避するために図９には示されていない
が、ステップ２０３乃至２０９は複数の他のテスト・デ
ィスクの表面上の第１のシリンダに対応しても繰返さ
れ、好適には各テスト・ディスクの表面上の他のシリン
ダに対しても繰返される。

【００７６】ステップ２１１では、テスト装置がテスト
が完了したかどうかを問い合わせる。テストが完了して
いると、パラメータ値選択プロシージャはステップ２１
３に移行し、テスト装置がメモリ内に記憶される結果に
もとづき本発明の各別々のパスで使用されるパラメータ
値セットを選択する。パラメータ値選択プロシージャは
次にステップ２１５で終了する。ステップ２１３では、
本発明の第１の"名目"パスで使用されるパラメータ値セ
ットと、本発明の第２のパスで使用される別のパラメー
タ値セットと、本発明の第３のパスで使用される更に別
のパラメータ値セットとが選択される。なぜなら前者の
セットが大半のテスト・ディスクにおける最適結果を生
成し、後者の２つのセットが最悪の総合結果を有するテ
スト・ディスクに対する最善の結果、及び２番目に最悪
の総合結果を有するテスト・ディスクに対する最善の結
果をそれぞれ生成するからである。

【００７７】本発明はデータ通信システムにも適用する
ことができる。

【００７８】図１０は、本発明の第６の実施例による、
例えばモデム・システム、閉回路ケーブル・システムな
どの通信システム用のマルチパス・チャネル装置のブロ
ック図である。第６の実施例はＡＥモジュール１８では
なく、受信機モジュール８８が送信機モジュール９０か
らのデータ信号を受信する以外は、図３に示される第１
の実施例と同一である。図１０に示されるように通信回
線９２により、データ信号が送信機モジュール９０から
受信機モジュール８８に伝送される。通信回線９２は光
ファイバ・ケーブルまたは電気導体ケーブルなどであ
る。或いはデータ信号が送信機モジュール９０から受信
機モジュール８８に同報される信号内に含まれてもよ
い。

【００７９】受信機モジュール８８は、送信機モジュー
ル９０からのデータ信号の初期高増幅率を提供する。図
１０に示される単一の受信機モジュール８８の代わり
に、各パスに別々の受信機モジュールが組込まれてもよ
い。各こうした受信機モジュールは別々に、例えばベー
スバンド・データを受信する。第６の実施例のマルチパ
ス・チャネル装置の残りの部分の構造は、図３に関連し
て述べられた第１の実施例の場合と同じであるので、こ
こでは説明を省略する。

【００８０】図１１は、図１０に示されるマルチパス・
チャネル装置により実行されるポーリング・プロシージ
ャの流れ図である。このポーリング・プロシージャはＤ
ＲＰ関連ステップ１２１及び１２３が省略されている以
外は、図４に示されるものと同一であるので、ここでは
説明を省略する。

【００８１】図１０及び図１１では、送信機モジュール
９０から受信機モジュール８８に伝送されるデータ信号
が図２に示されるセクタ・アーキテクチャ・バイト割当
てを有すると仮定される。但し、本発明は図２に示され
るセクタ・アーキテクチャ・バイト割当ての使用に限ら
れるものではなく、ＥＣＣ、ＣＲＣなどの冗長データを
含む任意のデータ通信アーキテクチャと共に使用されう
る。

【００８２】他の変更及び適応化も可能であることが理
解されよう。例えば幾つかの別々のデータ・パスが異な
るチャネル・タイプを有してもよい。こうした一実施例
では、第１のデータ・パスがピーク検出チャネルであ
り、第２のデータ・パスがパーシャル・レスポンス（Ｐ
Ｒ）・チャネルであったりする。別のこうした実施例で
は、幾つかの別々のデータ・パスにおいて、異なるＰＲ
タイプが使用されたりする。例えば第１のデータ・パス
がＰＲチャネルであり、第２のデータ・パスが、低分解
能のデータ信号に好適に作用する拡張改良パーシャル・
レスポンス（ＥＥＰＲ：extended enhanced partial re
sponce）・チャネルであったりする。

【００８３】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００８４】（１）データが記憶媒体上に記憶され、ト
ランスジューサにより前記記憶媒体から読出されるデー
タ記憶装置のためのマルチパス・チャネル装置であっ
て、前記トランスジューサに動作的に接続され、前記ト
ランスジューサにより前記記憶媒体から読出されるデー
タを受信する複数のデータ・パスを有するデータ・チャ
ネルと、前記の各データ・パスからの利用者データ及び
冗長データを検査するエラー検査手段と、前記エラー検
査手段に応答して、前記データ・パスの１つからデータ
を選択する選択手段と、を含む、マルチパス・チャネル
装置。 （２）前記記憶媒体上に記憶されるデータがデータ・フ
ィールドとエラー訂正コード・フィールドとを含み、前
記エラー検査手段が前記の各データ・パスに動作的に接
続され、前記の各データ・パスからの前記利用者データ
及び前記冗長データに対応するエラー訂正コード・シン
ドロームを計算する手段を含む、前記（１）記載のマル
チパス・チャネル装置。 （３）前記の各データ・パスが、データを読出しクロッ
クにもとづき正規化するデータ正規化手段と、前記読出
しクロックのオフセット量に相当する異なるパラメータ
値と、を含む、前記（１）記載のマルチパス・チャネル
装置。 （４）第１の前記データ・パスに対応付けられる前記読
出しクロックが、基準クロックに対して進められ、第２
の前記データ・パスに対応付けられる前記読出しクロッ
クが前記基準クロックに等しいように、当該読出しクロ
ックの前記オフセット量が０であり、第３の前記データ
・パスに対応付けられる前記読出しクロックが、前記基
準クロックに対して遅延される、前記（３）記載のマル
チパス・チャネル装置。 （５）前記第１のデータ・パスに対応付けられる前記基
準読出しクロックの前記オフセット量が前記基準クロッ
クに対して、総検出ウィンドウ・サイズの４％乃至２０
％進められ、前記第３のデータ・パスに対応付けられる
前記基準読出しクロックの前記オフセット量が前記基準
クロックに対して、前記総検出ウィンドウ・サイズの４
％乃至２０％遅延される、前記（４）記載のマルチパス
・チャネル装置。 （６）前記の各データ・パスが、少なくとも１つのデル
タＶ値及び"Ｖしきい値"にもとづき、有効データ・ピー
クを検出する検出器手段と、前記少なくとも１つのデル
タＶ値及び前記"Ｖしきい値"のオフセット量に相当する
異なるパラメータ値と、を含む、前記（１）記載のマル
チパス・チャネル装置。 （７）第１の前記データ・パスに対応付けられる前記少
なくとも１つのデルタＶ値及び前記"Ｖしきい値"が、基
準よりも高く、第２の前記データ・パスに対応付けられ
る前記少なくとも１つのデルタＶ値及び前記"Ｖしきい
値"の前記オフセット量が、当該デルタＶ値及び当該"Ｖ
しきい値"が前記基準にほぼ等しいように約０であり、
第３の前記データ・パスに対応付けられる前記少なくと
も１つのデルタＶ値及び前記"Ｖしきい値"が、前記基準
よりも低い、前記（６）記載のマルチパス・チャネル装
置。 （８）少なくとも１つの前記データ・パスが、別の前記
データ・パスとは異なるタイミング・エラー応答を有す
る、前記（１）記載のマルチパス・チャネル装置。 （９）少なくとも１つの前記データ・パスが、別の前記
データ・パスとは異なる振幅エラー応答を有する、前記
（１）記載のマルチパス・チャネル装置。 （１０）前記の各データ・パスがパーシャル・レスポン
ス最尤データ・パスである、前記（１）記載のマルチパ
ス・チャネル装置。 （１１）前記の各データ・パスが、タイミング制御信号
にもとづき、アナログ・データ信号をデジタル・データ
信号に変換するアナログ−デジタル変換器手段と、前記
タイミング制御信号のオフセット量に相当する異なるパ
ラメータ値と、を含む、前記（１０）記載のマルチパス
・チャネル装置。 （１２）第１の前記データ・パスに対応付けられる前記
タイミング制御信号が、基準タイミング制御信号に対し
て進められ、第２の前記データ・パスに対応付けられる
前記タイミング制御信号の前記オフセット量が、当該タ
イミング制御信号が前記基準タイミング制御信号に等し
いように０であり、第３の前記データ・パスに対応付け
られる前記タイミング制御信号が、前記基準タイミング
制御信号に対して遅延される、前記（１１）記載のマル
チパス・チャネル装置。 （１３）データが記憶媒体上に記憶され、トランスジュ
ーサにより前記記憶媒体から読出されるデータ記憶装置
のためのマルチパス・チャネル方法であって、前記トラ
ンスジューサにより読出されるデータを、前記トランス
ジューサに動作的に接続される複数のデータ・パスを有
するデータ・チャネルに入力するステップと、前記の各
データ・パスからの利用者データ及び冗長データのエラ
ーを検査するステップと、前記検査ステップにもとづ
き、前記データ・パスの１つからデータを選択するステ
ップと、を含む、マルチパス・チャネル方法。 （１４）前記記憶媒体上に記憶されるデータがデータ・
フィールドとエラー訂正コード・フィールドとを含み、
前記検査ステップが、前記の各データ・パスからの前記
利用者データ及び前記冗長データに対応するエラー訂正
コード・シンドロームを計算するサブステップと、前記
計算されたエラー訂正コード・シンドロームを０と比較
するサブステップと、を含む、前記（１３）記載のマル
チパス・チャネル方法。 （１５）前記の各データ・パスが読出しクロックにもと
づきデータを正規化するデータ正規化器と、前記読出し
クロックのオフセット量に相当する異なるパラメータ値
とを含み、第１の前記データ・パスに対応付けられる前
記読出しクロックが、基準クロックに対して進められ、
第２の前記データ・パスに対応付けられる前記読出しク
ロックが前記基準クロックに等しいように、当該読出し
クロックの前記オフセット量が０であり、第３の前記デ
ータ・パスに対応付けられる前記読出しクロックが、前
記基準クロックに対して遅延されるものにおいて、前記
検査ステップが、前記第２のデータ・パスからの前記利
用者データ及び前記冗長データに対応するエラー訂正コ
ード・シンドロームを計算するサブステップと、前記計
算されたエラー訂正コード・シンドロームを０と比較す
るサブステップと、前記計算されたエラー訂正コード・
シンドロームが０でない場合、前記第１または前記第３
の一方のデータ・パスからの前記利用者データ及び前記
冗長データに対応するエラー訂正コード・シンドローム
を計算し、前記計算されたエラー訂正コード・シンドロ
ームを０と比較するサブステップと、前記第２のデータ
・パスに対応して計算された前記エラー訂正コード・シ
ンドローム、及び前記第１または前記第３の一方のデー
タ・パスに対応して計算された前記エラー訂正コード・
シンドロームがいずれも０でない場合、前記第１または
前記第３の他方のデータ・パスからの前記利用者データ
及び前記冗長データに対応するエラー訂正コード・シン
ドロームを計算し、前記計算されたエラー訂正コード・
シンドロームを０と比較するサブステップと、を含む、
前記（１３）記載のマルチパス・チャネル方法。 （１６）前記選択ステップが、前記第２のデータ・パス
に対応して計算された前記エラー訂正コード・シンドロ
ームが０に等しい場合、前記第２のデータ・パスからの
データを選択するサブステップと、前記第１または前記
第３の前記一方のデータ・パスに対応して計算された前
記エラー訂正コード・シンドロームが０に等しい場合、
前記一方のデータ・パスからのデータを選択するサブス
テップと、前記第１または前記第３の前記他方のデータ
・パスに対応して計算された前記エラー訂正コード・シ
ンドロームが０に等しい場合、前記他方のデータ・パス
からのデータを選択するサブステップと、を含む、前記
（１５）記載のマルチパス・チャネル方法。 （１７）前記の各データ・パスが、少なくとも１つのデ
ルタＶ値及び"Ｖしきい値"にもとづき、有効データ・ピ
ークを検出する検出器と、前記少なくとも１つのデルタ
Ｖ値及び前記"Ｖしきい値"のオフセット量に相当する異
なるパラメータ値とを含み、第１の前記データ・パスに
対応付けられる前記少なくとも１つのデルタＶ値及び前
記"Ｖしきい値"が基準よりも高く、第２の前記データ・
パスに対応付けられる前記少なくとも１つのデルタＶ値
及び前記"Ｖしきい値"の前記オフセット量が、当該デル
タＶ値及び当該"Ｖしきい値"が前記基準に等しいように
約０であり、第３の前記データ・パスに対応付けられる
前記少なくとも１つのデルタＶ値及び前記"Ｖしきい値"
が前記基準よりも低いものにおいて、前記検査ステップ
が、前記第２のデータ・パスからの前記利用者データ及
び前記冗長データに対応するエラー訂正コード・シンド
ロームを計算するサブステップと、前記計算されたエラ
ー訂正コード・シンドロームを０と比較するサブステッ
プと、前記計算されたエラー訂正コード・シンドローム
が０でない場合、前記第１または前記第３の一方のデー
タ・パスからの前記利用者データ及び前記冗長データに
対応するエラー訂正コード・シンドロームを計算し、前
記計算されたエラー訂正コード・シンドロームを０と比
較するサブステップと、前記第２のデータ・パスに対応
して計算された前記エラー訂正コード・シンドローム、
及び前記第１または前記第３の一方のデータ・パスに対
応して計算された前記エラー訂正コード・シンドローム
がいずれも０でない場合、前記第１または前記第３の他
方のデータ・パスからの前記利用者データ及び前記冗長
データに対応するエラー訂正コード・シンドロームを計
算し、前記計算されたエラー訂正コード・シンドローム
を０と比較するサブステップと、を含む、前記（１３）
記載のマルチパス・チャネル方法。 （１８）前記選択ステップが、前記第２のデータ・パス
に対応して計算された前記エラー訂正コード・シンドロ
ームが０に等しい場合、前記第２のデータ・パスからの
データを選択するサブステップと、前記第１または前記
第３の前記一方のデータ・パスに対応して計算された前
記エラー訂正コード・シンドロームが０に等しい場合、
前記一方のデータ・パスからのデータを選択するサブス
テップと、前記第１または前記第３の前記他方のデータ
・パスに対応して計算された前記エラー訂正コード・シ
ンドロームが０に等しい場合、前記他方のデータ・パス
からのデータを選択するサブステップと、を含む、前記
（１７）記載のマルチパス・チャネル方法。 （１９）ベースと、前記ベース上に搭載され、軸の回り
を回転するディスクと、前記軸の回りにパターン状に配
列され、前記ディスクの表面上にデータを記憶する複数
のトラックと、前記ディスク上に記憶されるデータを読
出すトランスジューサと、前記トランスジューサを前記
トラック間で移動させるアクチュエータと、前記トラン
スジューサに動作的に接続され、前記トランスジューサ
により前記ディスクから読出されるデータを受信する複
数のデータ・パスを有するデータ・チャネルと、前記の
各データ・パスからの利用者データ及び冗長データを検
査するエラー検査手段と、前記エラー検査手段に応答し
て、前記データ・パスの１つからデータを選択する選択
手段と、を含む、直接アクセス記憶装置。 （２０）データが受信機に伝送されるデータ通信システ
ムのためのマルチパス・チャネル装置であって、前記受
信機により受信されるデータを受信するように動作的に
接続される複数のデータ・パスを有するデータ・チャネ
ルと、前記の各データ・パスからの利用者データ及び冗
長データを検査するエラー検査手段と、前記エラー検査
手段に応答して、前記データ・パスの１つからデータを
選択する選択手段と、を含む、マルチパス・チャネル装
置。 （２１）データが受信機に伝送されるデータ通信システ
ムのためのマルチパス・チャネル方法であって、前記受
信機により受信されるデータを、前記受信機に動作的に
接続される複数のデータ・パスを有するデータ・チャネ
ルに入力するステップと、前記の各データ・パスからの
利用者データ及び冗長データのエラーを検査するステッ
プと、前記検査ステップにもとづき、前記データ・パス
の１つからデータを選択するステップと、を含む、マル
チパス・チャネル方法。

【００８５】

【発明の効果】以上説明したように、本発明によれば、
データの再読出しを要求すること無く読出しモードの間
の性能を最適化する、データ記憶装置のための改良され
たデータ・チャネル装置及び方法を提供することができ
る。

【００８６】更に本発明によれば、各デルタＶ値に対応
するデータの再読出しを要求すること無く読出しモード
の間の性能を最適化する、データ記憶装置のための改良
されたデータ・チャネル装置及び方法を提供することが
できる。

【００８７】更に本発明によれば、読出しモードの間に
各シフト式タイミング・ウィンドウに対応してデータの
再読出しを要求すること無く記号間干渉によるビット・
シフトだけでなく、多くのタイプのビット・シフトを訂
正する、データ記憶装置のための改良されたデータ・チ
ャネル装置及び方法を提供することができる。

【００８８】更に本発明によれば、データの再読出しを
要求すること無く複数のデルタＶ値及びシフト式タイミ
ング・ウィンドウの使用により、読出しモードの間の性
能を最適化する、データ記憶装置のための改良されたデ
ータ・チャネル装置及び方法を提供することができる。

【００８９】更に本発明によれば、データの再送を要求
すること無く受信モードの間の性能を最適化する、通信
システムのための改良されたデータ・チャネル装置を提
供することができる。

【図面の簡単な説明】

【図１】主な機械要素を示す典型的な磁気ディスク記憶
装置の斜視図である。

【図２】図１に示される磁気ディスク上のトラックの典
型的なセクタ・アーキテクチャ・バイト割当てを示す図
である。

【図３】本発明の第１の実施例によるデータ記憶装置用
のマルチパス・チャネル装置のブロック図である。

【図４】図３に示されるマルチパス・チャネル装置によ
り実行されるポーリング・プロシージャを示す流れ図で
ある。

【図５】データ・パスが共通の自動利得制御（ＡＧＣ）
／等価器モジュール、共通の検出器モジュール、及び共
通の可変周波数発振器（ＶＣＯ）モジュールを使用す
る、本発明の第２の実施例によるデータ記憶装置用のマ
ルチパス・チャネル装置のブロック図である。

【図６】振幅エラー及びビット・シフト・エラーからの
回復が別のデータ・パスに沿って発生する、本発明の第
３の実施例によるデータ記憶装置用のマルチパス・チャ
ネル装置のブロック図である。

【図７】パーシャル・レスポンス最尤（ＰＲＭＬ）デー
タ・パスを用いる、本発明の第４の実施例によるデータ
記憶装置用のマルチパス・チャネル装置のブロック図で
ある。

【図８】データ・パスが共通のローパス・フィルタ、共
通の可変利得増幅器（ＶＧＡ）モジュール、及び共通の
タイミング／利得制御モジュールを使用する、ＰＲＭＬ
データ・パスを用いる本発明の第５の実施例によるデー
タ記憶装置用のマルチパス・チャネル装置のブロック図
である。

【図９】各々の別々のパスの異なる状態に対応してドラ
イブ性能を最適化するように、別々のパスで使用される
モジュール・パラメータの値を選択するプロシージャを
示す流れ図である。

【図１０】本発明の第６の実施例による通信システム用
のマルチパス・チャネル装置のブロック図である。

【図１１】図１０に示されるマルチパス・チャネル装置
により実行されるポーリング・プロシージャを示す流れ
図である。

【符号の説明】

１０ ロータリ・アクチュエータ １１ 磁気ディスク １２ ハブ １３ スピンドル・シャフト １４ ベース １５ アーム １６ サスペンション １７ トランスジューサ １８ アーム電子回路モジュール １９ 可撓性ケーブル ２５ 識別（ＩＤ）同期フィールド ２６ ＩＤ同期マーク ２７ ＩＤフィールド ２８ ＩＤ巡回冗長検査（ＣＲＣ）フィールド ２９、３５ パッド ３０ 書込みスプライス ３１ データ同期フィールド ３２ データ同期マーク ３３ データ・フィールド ３４ エラー訂正コード（ＥＣＣ）・フィールド ３６ セクタ間ギャップ ５２ 制御装置バス ５４ 制御装置モジュール ６０ 直並列変換器モジュール ６２ 接続信号線 ８８ 受信機モジュール ９０ 送信機モジュール ９２ 通信回線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 イール・アルバート・カンニンガム アメリカ合衆国55901、ミネソタ州ロチ ェスター、サーティーンス・アベニュ ー、ノース・ウエスト 2429 (56)参考文献 特開 昭58−137056（ＪＰ，Ａ) 特開 平５−281089（ＪＰ，Ａ) 特開 平６−28113（ＪＰ，Ａ) 特開 平５−234273（ＪＰ，Ａ) 特開 平６−76389（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/00 301 G06F 3/06 G11B 20/10 - 20/18

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】記憶媒体上に記憶されたデータがトランス
   ジューサにより読み出されるデータ記憶装置のためのマ
   ルチパス・チャネル装置であって、 前記トランスジューサに接続され、前記トランスジュー
   サにより前記記憶媒体から読み出されるデータを受信す
   る複数のデータ・パスを有するデータ・チャネルと、 前記各データ・パスからの利用者データ及び冗長データ
   を検査するエラー検査手段と、 前記エラー検査手段に応答して、前記データ・パスの１
   つからデータを選択する選択手段とを含み前記データ・
   パスのそれぞれは、デルタＶ値に基づいて有効データ・
   ピークを検出し、かつ、前記デルタＶ値のオフセット量
   に相当する異なるパラメータを有するマルチパス・チャ
   ネル装置。
2. 【請求項２】記憶媒体上に記憶されたデータがトランス
   ジューサにより読み出されるデータ記憶装置のためのマ
   ルチパス・チャネル装置であって、 前記トランスジューサに接続され、前記トランスジュー
   サにより前記記憶媒体から読み出されるデータを受信す
   る複数のデータ・パスを有するデータ・チャネルと、 前記各データ・パスからの利用者データ及び冗長データ
   を検査するエラー検査手段と、 前記エラー検査手段に応答して、前記データ・パスの１
   つからデータを選択する選択手段とを含み、 前記各データ・パスがパーシャル・レスポンス最尤デー
   タ・パスであり、タイミング制御信号にもとづきアナロ
   グ・データ信号をデジタル・データ信号に変換するアナ
   ログ−デジタル変換器手段と、前記タイミング制御信号
   のオフセット量に相当する異なるパラメータ値とを含む
   マルチパス・チャネル装置。
3. 【請求項３】記憶媒体上に記憶されたデータがトランス
   ジューサにより読み出され、前記データがデータ・フィ
   ールドとエラー訂正コード・フィールドを含むデータ記
   憶装置のマルチパス・チャネルにおいてデータの読み出
   しを行う方法であって、 前記トランスジューサにより読み出されたデータを、前
   記トランスジューサに接続され複数のデータ・パスを有
   するデータ・チャネルに入力するステップと、 前記各データ・パスから利用者データ及び冗長データの
   エラーを検査する以下の（１）〜（２）のステップを含
   むステップと、 （１）前記各データ・パスから前記利用者データ及び冗
   長データに対応するエラー訂正コード・シンドロームを
   計算するステップ （２）前記計算されたエラー訂正コード・シンドローム
   を０と比較するステップ前記検査ステップにおいて１つ
   のデータ・パスから計算されたエラー訂正コード・シン
   ドロームが０のとき、該１つのデータ・パスのデータを
   選択するステップと、 前記検査ステップにおいて各データ・パスから計算され
   たエラー訂正コード・シンドロームが０でないとき、エ
   ラー回復プロシージャを実行するステップとを有する方
   法。
4. 【請求項４】記憶媒体上に記憶されたデータがトランス
   ジューサにより読み出されるデータ記憶装置のマルチパ
   ス・チャネルにおいてデータの読み出しを行う方法であ
   って、 前記トランスジューサにより読み出されたデータを、前
   記トランスジューサに接続され複数のデータ・パスを有
   するデータ・チャネルに入力するステップと、 前記各データ・パスから利用者データ及び冗長データの
   エラーを検査するステップと、 前記検査するステップに基づいて前記データ・パスの１
   つからデータを選択するステップとを含み、 前記各データ・パスは、読み取りクロックに基づいてデ
   ータを正規化するデータ正規化器を含み、前記読み取り
   クロックのオフセット量に相当する異なるパラメータを
   含み、前記データ・パスに含まれる第１のパスに対応付
   けられる前記読み取りクロックは基準クロックに対して
   進められ、前記データ・パスに含まれる第２のパスに対
   応付けられる前記読み取りクロックの前記オフセット量
   は前記基準クロックにほぼ等しいようにほぼ０であり、
   前記データ・パスに含まれる第３のパスに対応付けられ
   る前記読み取りクロックは前記基準クロックに対して遅
   延され、 前記検査ステップが前記第２のパスから前記利用者デー
   タ及び冗長データに対応するエラー訂正コード・シンド
   ロームを計算するステップと該計算されたエラー訂正コ
   ード・シンドロームを０と比較するステップを含み、 前記計算されたエラー訂正コード・シンドロームが０で
   ないとき前記第１及び第３のパスの一方からエラー訂正
   コード・シンドロームを計算し、該計算されたエラー訂
   正コード・シンドロームを０と比較し、 前記第２のパスから計算されたエラー訂正コード・シン
   ドローム及び、前記第１及び第３のパスの一方から計算
   されたエラー訂正コード・シンドロームのいずれも０で
   ないとき、前記第１及び第３のパスの他方からエラー訂
   正コード・シンドロームを計算し、該計算されたエラー
   訂正コード・シンドロームを０と比較する方法。
5. 【請求項５】記憶媒体上に記憶されたデータがトランス
   ジューサにより読み出されるデータ記憶装置のマルチパ
   ス・チャネルにおいてデータの読み出しを行う方法であ
   って、 前記トランスジューサにより読み出されたデータを、前
   記トランスジューサに接続され複数のデータ・パスを有
   するデータ・チャネルに入力するステップと、 前記各データ・パスから利用者データ及び冗長データの
   エラーを検査するステップと、 前記検査するステップに基づいて前記データ・パスの１
   つからデータを選択するステップとを含み、 前記各データ・パスが、少なくとも１つのデルタＶ値及
   び"Ｖしきい値"に基づき有効データ・ピークを検出する
   検出器と、前記少なくとも１つのデルタＶ値及び前記"
   Ｖしきい値"のオフセット量に相当する異なるパラメー
   タ値とを含み、前記データ・パスに含まれる第１のパス
   に対応付けられる前記少なくとも１つのデルタＶ値及び
   前記"Ｖしきい値"が基準値よりも高く、前記データ・パ
   スに含まれる第２のパスに対応付けられる前記少なくと
   も１つのデルタＶ値及び前記"Ｖしきい値"の前記オフセ
   ット量が前記基準値にほぼ等しいようにほぼ０であり、
   前記データ・パスに含まれる第３のパスに対応付けられ
   る前記少なくとも１つのデルタＶ値及び前記"Ｖしきい
   値"が前記基準よりも低く、 前記検査ステップが前記第２のパスからの前記利用者デ
   ータ及び前記冗長データに対応するエラー訂正コード・
   シンドロームを計算し、該計算されたエラー訂正コード
   ・シンドロームを０と比較するサブステップと、 前記計算されたエラー訂正コード・シンドロームが０で
   ない場合、前記第１または前記第３の一方のパスから前
   記利用者データ及び前記冗長データに対応するエラー訂
   正コード・シンドロームを計算し、該計算されたエラー
   訂正コード・シンドロームを０と比較するサブステップ
   と、 前記第２のパスに対応して計算された前記エラー訂正コ
   ード・シンドローム、及び前記第１又は第３の一方のパ
   スに対応して計算された前記エラー訂正コード・シンド
   ロームがいずれも０でない場合、前記第１または前記第
   ３のパスの他方から前記利用者データ及び前記冗長デー
   タに対応するエラー訂正コード・シンドロームを計算
   し、該計算されたエラー訂正コード・シンドロームを０
   と比較するサブステップを含む、 方法。