JP3304752B2 - パルス幅データの復調装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ伝送を行う
インタフェース部に関わり、特に、パルス幅変調データ
を復調するパルス幅データの復調装置に関する。

【０００２】

【従来の技術】図５は従来技術のパルス幅データ（以
下、変調データと略称する）の復調方法およびこの復調
装置を説明する説明図である。図５において、復調装置
は、変調データd0をサンプリングする変復調クロック信
号CLK と、復調回路３と、エラー検出回路４と、を備え
る。

【０００３】復調回路３は、変調データd0のレベル変化
点を抽出する変化点抽出回路11と、このレベル変化点信
号d1の内, データ先頭点を抽出する先頭点抽出回路32
と、このデータ先頭点信号d2から変調データ１サイクル
期間中のレベル変動の有無を検出し, ０または１の復調
データd6を決定する復調出力回路13と、を備えて構成さ
れる。

【０００４】変化点抽出回路11は、変調データd0を第１
ラッチ回路（D1,Q1 の符号で図示)でラッチし，このラ
ッチデータを第２ラッチ回路（D2,Q2 の符号で図示) で
ラッチする第１レジスタR1と、第１ラッチ回路出力q1と
第２ラッチ回路出力q2との排他論理和を演算する第１排
他論理和回路L1と、を備えて構成される。先頭点抽出回
路32は、予め定められた第２，第３のビットシフト位置
QG,QH(従来技術例では、QGは７ビットシフト出力(q3)、
QHは８ビットシフト出力(d4)）に出力を有するシフトレ
ジスタSRと、このシフトレジスタSRの入力信号d2でセッ
トされ、シフトレジスタSRの第２のビットシフト位置QG
の出力q3でリセットされる第１フリップフロップFF1
と、この第１フリップフロップFF1 の出力q4と第１排他
論理和回路出力d1との論理積をとり, シフトレジスタSR
に入力信号d2として出力する第１AND 素子L2と、を備え
て構成される。

【０００５】復調出力回路13は、第１AND 素子L2の出力
d2と第２ラッチ回路出力q2の否定出力との論理積でセッ
トされ、第１AND 素子出力d2と第２ラッチ回路出力q2と
の論理積でリセットされる第２フリップフロップFF2
と、この第２フリップフロップFF2 の出力q5と第２ラッ
チ回路出力q2との排他論理和を演算する第２排他論理和
回路L6と、シフトレジスタSRの第３のビットシフト位置
QHの出力d4と第２排他論理和回路L6の出力d5の否定出力
との論理積でセットされ、シフトレジスタSRの第３のビ
ットシフト位置QHの出力d4と第２排他論理和回路出力d5
との論理積でリセットされる第３フリップフロップFF3
と、を備えて構成される。

【０００６】また、エラー検出回路４は、連続する変復
調クロック信号CLK で変化点抽出回路のレベル変化点が
２回連続して変動することを検出する検出回路21と、こ
の検出回路21の出力d8をラッチし、エラー信号d15 を出
力するエラー出力回路23と、を備えて構成される。検出
回路21は、変化点抽出回路11の変化点の信号d1をラッチ
する第２レジスタR2と、このラッチした第２レジスタ出
力d7と変化点信号d1との論理積をとる第２AND 素子L10
と、を備えて構成される。

【０００７】エラー出力回路23は、検出回路21の第２AN
D 素子L10 の出力d8とシフトレジスタSRの第３のビット
シフト位置QHの出力d4の否定出力との論理積でセットさ
れ、シフトレジスタSRの第３のビットシフト位置QHの出
力d4でリセットされる第４フリップフロップFF4 と、こ
の第４フリップフロップFF4 の出力d12 と第２AND 素子
L10 の出力d8との論理和を演算する第２論理和素子L16
と、この第２論理和素子L16 の出力とシフトレジスタSR
の第３のビットシフト位置QHの出力d4との論理積でセッ
トされ、第２論理和素子L16 の出力の否定出力とシフト
レジスタSRの第３出力d4との論理積でリセットされる第
５フリップフロップFF5 と、を備えて構成される。

【０００８】かかる構成において、パルス幅データの復
調方法は、変調データd0を変復調クロックCLK で第１レ
ジスタR1内にサンプリングしてデータとして取り込み、
変化点抽出回路11で変調データd0のレベル変化点を抽出
し、先頭点抽出回路32でレベル変化点信号d1の内, デー
タ１サイクル期間中のデータ先頭点を抽出し、このデー
タ先頭点信号d2から変調データd0のパルス幅が変化する
までの時間を計測して、復調出力回路13で０または１の
復調データd6を判定する。また、エラー検出回路４は、
検出回路21により変化点抽出回路11のレベル変化点が２
回連続して変動することを検出し、この検出回路21の出
力d8をラッチすることにより、１変復調クロックCLK 幅
の変調データd0を異常変調データとしてエラー信号を出
力することができる。

【０００９】次に、図７により従来技術で用いられてい
る変調データおよび復調データを説明する。図７におい
て、この例では、変調データは図７の(A) に図示される
変復調クロックCLK の10サイクル分でデータ１サイクル
を構成し、図７の(B) に図示される様に、原データ１を
変調するときは変復調クロック CLK×10サイクルでレベ
ル変化させる。また、原データ０を変調するときは変復
調クロック CLK×５サイクルでレベル変化させるパルス
幅変調を行っている。

【００１０】この変調データを復調する場合、変調デー
タのパルス幅歪みを考慮して、図７の(C) に図示される
様に、変調データd0が変復調クロックCLK の２〜７サイ
クル間でレベル変化したものは復調データ０とし、変調
データd0が変復調クロックCLK の８〜12サイクル間でレ
ベル変化したものは復調データ１として復調する。図５
はかかる定義に基づくパルス幅変調データの復調回路お
よびエラー検出回路である。図５において、パルス幅変
調データの復調回路は、入力される変調データd0のレベ
ル変化点を変化点抽出回路11で抽出し、次にこのレベル
変化点の内, データの先頭点を示す変化点を先頭点抽出
回路32で抽出する。このデータの先頭点の抽出は、シフ
トレジスタSRが変調データd0のレベル変化点信号d1を受
けとると、シフトレジスタSRの第２のビットシフト出力
q3（レベル変化点信号d1の７ビットシフト）でリセット
される第１フリップフロップFF1 の出力q4により、レベ
ル変化点信号d1を第１AND 素子L2で阻止することによ
り、変復調クロックCLKの１〜７サイクル間のレベル変
動をマスクした信号d4を得る。このシフトレジスタSRの
第３のビットシフト出力d4は、原データ１のとき、変復
調クロック CLK×８サイクル以上あり、出力d4が出力さ
れ、第３フリップフロップFF3 がセットされて復調デー
タ１が出力される。また、原データ０のとき、変復調ク
ロック CLK×７サイクル以下であり、出力d4が出力され
ず、第３フリップフロップFF3 がセットされることなく
復調データ０が出力される。

【００１１】エラー検出回路は、変調データd0が変復調
クロックCLK の１サイクルで変化したとき、これを異常
とし、エラー信号ERR を出力する。検出回路21は、変調
データd0のレベル変化点信号d1を受け、２回連続した変
復調クロックCLK でレベル変化点信号d1があったか否か
を検出する。即ち、変調データd0が変復調クロックCLK
の１サイクルで変化したときを検出する。２回連続した
レベル変化があったとき、エラー発生とし、１クロック
幅のパルス信号d8を生成し、このパルス信号d8は第４フ
リップフロップFF4 でラッチされ、エラーが検出された
復調データd6とともにエラー信号d15 を出力する。

【００１２】図６は、正常な変調データd0が入力された
ときと、異常な変調データd0が入力されたときと、の復
調データ(d6)およびエラー信号ERR(d15)の関係を図示し
たものである。図示例では、上段に原データとして1,0,
0,0(*2),1,…が入力され、このときの変調データの波形
が次段に図示され、３段目に復調データd6の波形が変復
調クロックCLK の10サイクル分に相当するデータ１サイ
クル分遅れた位置に1,0,0,0,…が図示され、４段目にエ
ラー信号d15 が図示される。従来技術では、変調データ
d0が変復調クロックCLK ×２〜７サイクルは正常な原デ
ータ０であるので、エラー信号d15 は出力されず、原デ
ータとして0(*2) で図示される変復調クロックCLK ×１
サイクルは異常な原データ０であるので、データ１サイ
クル分遅れた位置に＊印で図示されたエラー信号が出力
される。

【００１３】

【発明が解決しようとする課題】従来技術によるパルス
幅データの復調方法およびこの復調装置では、一般的
に、変調データが低周波数から高周波数に変化すると
き、即ち、従来技術例では原データ１から原データ０に
変化するとき、図８の(B) に図示される様に、高周波デ
ータのパルス幅歪みが大きくなり、この高周波データの
パルス幅が、例えば、変復調クロック CLK×５サイクル
から CLK×３サイクルに縮小される方向に歪む傾向を有
する。

【００１４】この様な変調データのパルス幅が低周波数
から高周波数に変化するとき縮小方向に歪む特性を考慮
して、従来技術の復調装置は、高周波データ復調時のパ
ルス幅歪み許容マージンを低周波数データ復調時のパル
ス幅歪み許容マージンよりも常に広く設定している。こ
の結果、例えば、ノイズなどの外乱によって発生したパ
ルス幅が異常に短い異常な変調データまでも、原データ
０の正常データとして復調してしまうと言う問題があっ
た。

【００１５】本発明は上記の点にかんがみてなされたも
のであり、その目的は前記した課題を解決して、変調デ
ータが低周波数から高周波数に変化するときのみ、高周
波データのパルス幅歪みに対する許容マージンを通常時
に較べて広くして復調するパルス幅データの復調装置を
提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明においては、０と１とからなる２値データを
低周波パルスと高周波パルスとの２種類のパルス幅デー
タに変調し、この変調されたパルス幅データのパルス幅
を計測し、０と１とのデータに復調するパルス幅データ
の復調装置において、計測するパルス幅データ（以下、
変調データと略称する）をサンプリングする変復調クロ
ック信号と、復調回路と、エラー検出回路と、を備え、
前記復調回路は、 変調データのレベル変化点を抽出す
る変化点抽出回路と、このレベル変化点の内, データ先
頭点を抽出する先頭点抽出回路と、このデータ先頭点か
ら変調データ１サイクル間中のレベル変動の有無を検出
し、０または１の復調データを決定する復調出力回路
と、を備え、前記エラー検出回路は、連続する変復調ク
ロック信号で前記変化点抽出回路のレベル変化点が２回
連続して変動することを検出する検出回路と、変調デー
タが低周波パルスから高周波パルスに変化するときの
み、高周波パルスのパルス幅の、変調データのパルス幅
歪みに対する許容マージンを広くする許容マージン拡大
回路と、前記検出回路出力と許容マージン拡大回路出力
との論理和からなる付加回路と、この付加回路の出力を
ラッチし、エラー信号を出力するエラー出力回路と、を
備える、ことを特徴とする。

【００１７】上記構成により、パルス幅データの復調装
置は、高周波パルスのパルス幅データが継続していると
きは、通常の許容マージンでエラー検出を行うことがで
きるので、ノイズなどの外乱によって発生した異常に短
いパルス幅の、異常な変調データをエラーとして除去す
ることができる。

【００１８】また、復調回路の変化点抽出回路は、変調
データを第１ラッチ回路でラッチしこのラッチデータを
第２ラッチ回路でラッチする第１レジスタと，第１ラッ
チ回路出力と第２ラッチ回路出力との排他論理和を演算
する第１排他論理和回路と，を備え、先頭点抽出回路
は、予め定められた第１，第２，第３のビットシフト位
置に出力を有するシフトレジスタと，このシフトレジス
タの入力信号でセットされ第２のビットシフト出力でリ
セットされる第１フリップフロップと，この第１フリッ
プフロップ出力と第１排他論理和回路出力との論理積を
とりシフトレジスタに入力信号として出力する第１AND
素子と，を備え、復調出力回路は、第１AND 素子出力と
第２ラッチ回路出力の否定出力との論理積でセットされ
第１AND 素子出力と第２ラッチ回路出力との論理積でリ
セットされる第２フリップフロップと，この第２フリッ
プフロップ出力と第２ラッチ回路出力との排他論理和を
演算する第２排他論理和回路と，シフトレジスタの第３
出力と第２排他論理和回路出力の否定出力との論理積で
セットされシフトレジスタの第３出力と第２排他論理和
回路出力との論理積でリセットされる第３フリップフロ
ップと、を備え、検出回路は、変化点抽出回路の変化点
信号をラッチする第２レジスタと，このラッチした第２
レジスタ出力と変化点信号との論理積をとる第２AND 素
子と，を備え、許容マージンを拡大する付加回路は、変
化点信号とシフトレジスタの第１のビットシフト出力と
の積の否定を演算する論理素子と，この論理素子の否定
出力と復調出力回路の否定出力との論理積を演算するNA
ND素子と，このNAND素子の出力と検出回路の第２AND 素
子出力との論理和を演算する第１論理和素子と，を備
え、エラー出力回路は、付加回路の第１論理和素子出力
とシフトレジスタの第３出力の否定出力との論理積でセ
ットされシフトレジスタの第３出力でリセットされる第
４フリップフロップと，この第４フリップフロップの出
力と第１論理和素子出力との論理和を演算する第２論理
和素子と，この第２論理和素子出力とシフトレジスタの
第３出力との論理積でセットされ第２論理和素子出力の
否定出力とシフトレジスタの第３出力との論理積でリセ
ットされる第５フリップフロップと、を備えて構成する
ことができる。

【００１９】

【発明の実施の形態】図１は本発明によるパルス幅デー
タの復調方法およびこの復調装置を説明する説明図、図
２は一実施例による正常および異常データの復調方法を
説明する説明図、図３は復調回路のタイミング図、図４
はエラー検出回路のタイミング図であり、図５〜図８に
対応する同一部材には同じ符号が付してある。

【００２０】図１において、パルス幅データの復調装置
は、変調データd0をサンプリングする変復調クロック信
号CLK と、復調回路１と、エラー検出回路２と、を備え
て構成される。復調回路１は、変調データd0のレベル変
化点を抽出する変化点抽出回路11と、このレベル変化点
信号d1の内, データ先頭点を抽出する先頭点抽出回路12
と、このデータ先頭点信号d2から変調データd0の１サイ
クル間中のレベル変動の有無を検出し, ０または１の復
調データd6を決定する復調出力回路13と、を備えて構成
される。

【００２１】また、エラー検出回路２は、連続する変復
調クロック信号CLK で変化点抽出回路11のレベル変化点
が２回連続して変動することを検出する検出回路21と、
変調データd0が低周波パルスから高周波パルスに変化す
るときのみ, 高周波パルスのパルス幅の許容マージンを
広くする許容マージン拡大回路と、検出回路21出力d8と
許容マージン拡大回路出力d10 との論理和からなる付加
回路22と、この付加回路22の出力d11 をラッチし、エラ
ー信号d15 を出力するエラー出力回路23と、を備えて構
成される。

【００２２】かかる構成において、パルス幅データの復
調方法は、０と１とからなる２値データを低周波パルス
と高周波パルスとの２種類のパルス幅データに変調し、
この変調されたパルス幅データd0のパルス幅を計測し、
０と１とのデータに復調し、計測するパルス幅データの
パルス幅歪みに対して許容マージンを有し、この許容マ
ージンは、変調データが低周波パルスから高周波パルス
に変化するときのみ、高周波パルスのパルス幅の許容マ
ージンを広くすることができる。

【００２３】

【実施例】本発明の一実施例によるパルス幅データの復
調方法およびこの復調装置の構成および各部動作のタイ
ミング図を図１〜４により説明する。図１において、復
調回路１の変化点抽出回路11は、変調データd0を第１ラ
ッチ回路（D1,Q1 の符号で図示) でラッチし，このラッ
チデータを第２ラッチ回路（D2,Q2 の符号で図示) でラ
ッチする第１レジスタR1と、第１ラッチ回路出力q1と第
２ラッチ回路出力q2との排他論理和を演算する第１排他
論理和回路L1と、を備えて構成される。

【００２４】先頭点抽出回路12は、予め定められた第
１，第２，第３のビットシフト位置QB,QG,QH（一実施例
では、QBは２ビットシフト出力(d3)、QGは７ビットシフ
ト出力(q3)、QHは８ビットシフト出力(d4)）に出力を有
するシフトレジスタSRと、このシフトレジスタSRの入力
信号d2でセットされ、第２のビットシフト出力q3でリセ
ットされる第１フリップフロップFF1 と、この第１フリ
ップフロップFF1 の出力q4と第１排他論理和回路L1の出
力d1との論理積をとり、上記シフトレジスタSRに入力信
号d2として出力する第１AND 素子L2と、を備えて構成さ
れる。

【００２５】復調出力回路13は、第１AND 素子出力d2と
第２ラッチ回路出力q2の否定出力との論理積（AND 素子
L4）でセットされ、第１AND 素子出力d2と第２ラッチ回
路出力q2との論理積（AND 素子L5）でリセットされる第
２フリップフロップFF2 と、この第２フリップフロップ
FF2 の出力q5と第２ラッチ回路出力q2との排他論理和を
演算する第２排他論理和回路L6と、シフトレジスタSRの
第３出力d4と第２排他論理和回路出力d5の否定出力との
論理積（AND 素子L8）でセットされ、シフトレジスタSR
の第３出力d4と第２排他論理和回路出力d5との論理積
（AND 素子L9）でリセットされる第３フリップフロップ
FF3 と、を備えて構成される。

【００２６】即ち、従来技術の復調回路３と本発明の復
調回路１との相違点は、先頭値抽出回路12に第１のビッ
トシフト位置QBとして２ビットシフト出力(d3)を抽出す
るシフトレジスタSRを備え、２ビットシフト出力d3の信
号を後述のエラー検出回路２の付加回路22に２ビットシ
フト出力d3を渡す点にある。エラー検出回路２の検出回
路21は、上記変化点抽出回路11の変化点信号d1をラッチ
する第２レジスタR2と、このラッチした第２レジスタR2
の出力d7と変化点信号d1との論理積をとる第２AND 素子
L10 と、を備えて構成される。

【００２７】本発明による許容マージンを拡大する付加
回路22は、変化点信号d1とシフトレジスタSRの第１のビ
ットシフト出力d3との積の否定を演算する論理素子L11
と、この論理素子L11 の否定出力d9と上記復調回路１の
出力d6の否定出力との論理積を演算するNAND素子L12
と、このNAND素子L12 の出力d10 と上記検出回路21の第
２AND 素子出力d8との論理和を演算する第１論理和素子
L13 と、を備えて構成される。

【００２８】エラー出力回路23は、上記付加回路22の第
１論理和素子L13 の出力d11 とシフトレジスタSRの第３
出力d4の否定出力との論理積（AND 素子L15)でセットさ
れ、シフトレジスタSRの第３出力d4でリセットされる第
４フリップフロップFF4 と、この第４フリップフロップ
FF4 の出力d12 と第１論理和素子L13 の出力d11 との論
理和を演算する第２論理和素子L16 と、この第２論理和
素子L16 の出力とシフトレジスタSRの第３出力d4との論
理積（AND 素子L17)でセットされ、第２論理和素子L16
の出力の否定出力とシフトレジスタSRの第３出力d4との
論理積（AND 素子L19)でリセットされる第５フリップフ
ロップFF5 と、を備えて構成される。

【００２９】即ち、従来技術のエラー検出回路４と本発
明のエラー検出回路２との相違点は、上記先頭値抽出回
路12のシフトレジスタSRからの第１のビットシフト位置
QBの２ビットシフト出力信号d3を受信して、検出回路21
と、エラー出力回路23との間に挿入される付加回路22が
付加された点にある。次に、図２により、本発明の課題
である、変調データが低周波数から高周波数に変化する
ときのみ、高周波データのパルス幅歪みに対する許容マ
ージンを通常時に較べて広くして復調するパルス幅デー
タの復調方法を説明する。図２は、先に従来技術の項で
説明した図６と同様に、上段から順に原データ、変調デ
ータ波形、復調データ、エラー信号が図示され、正常な
変調データd0が入力されたときと、異常な変調データd0
が入力されたときと、の復調データ(d6)およびエラー信
号ERR(d15)の関係を図示したものである。

【００３０】図２において、原データとして1,0,0(*1),
0(*2),1,…が入力され、このときの変調データd0の波形
が次段に図示されている。３段目に復調データd6の波形
が変復調クロックCLK の10サイクル分に相当するデータ
１サイクル分遅れた位置に1,0,0,0,…が図示され、４段
目にエラー信号d15 が図示される。本発明では、変調デ
ータd0が低周波数（原データ１）から高周波数（原デー
タ０）に変化するときのみ、高周波データのパルス幅歪
みに対する許容マージンを変復調クロックCLK ×２〜７
サイクルとし、これ以外のとき、例えば、高周波データ
が継続するときは通常時に相当し、パルス幅歪みに対す
る許容マージンは、変調データの中心変復調クロックCL
K 数（原データ１のとき10サイクル、原データ０のとき
５サイクル）に対して±２サイクルとするものである。

【００３１】即ち、図２において、原データの0(*1) の
変調データは、原データが 0→0 で動作しているにも拘
らず、パルス幅が変復調クロックCLK の２サイクル分し
かないため、復調時に復調データ０を出力すると共に、
エラー信号(ERR出力) を出力するものである。また、原
データの0(*2) の変調データは、パルス幅が変復調クロ
ックCLK の１サイクル分しかないため、復調時に復調デ
ータ０と共に、エラー信号(ERR出力) を出力する。

【００３２】次に、図３、図４のタイミング図に基づ
き、図１に図示された回路動作を説明する。図３に復調
回路１のタイミング図を、図４にエラー検出回路２のタ
イミング図を示し、横軸に変復調クロックCLK のクロッ
ク番号 (t0〜t9,t10〜t73)を２段で表示し、縦軸に各部
の動作波形を示す。図３において、上から２段目に変調
データd0の入力信号を図示する。即ち、変調データd0の
入力信号は、図示例では、クロック番号t0〜t10, t10〜
t20,…の変復調クロックCLK の10サイクル毎に1,0,1,0,
0(異常),1,0(異常) の変調データが入力された状態を示
す。クロック番号 t32〜t34 の変調データd0は、上述し
たパルス幅歪みにより変復調クロックCLK の２サイクル
分の変調データd0が入力状態を示す。しかし、この場合
は低周波数（原データ１）から高周波数（原データ０）
に変化するときであるので、正常な変調データd0であ
る。しかし、次のクロック番号 t42〜t44 の変調データ
d0は、高周波数（原データ０）から高周波数（原データ
０）であるので、異常な変調データd0である。また、ク
ロック番号 t62〜t63 の変調データd0は、変復調クロッ
クCLK の１サイクル分であるので、異常な変調データd0
である。

【００３３】次に変化点抽出回路11の動作を説明する。
図３の３〜５段目に第１レジスタR1の第１ラッチ回路出
力q1と、第２ラッチ回路出力q2および第１排他論理和回
路L1の出力d1を図示する。第１ラッチ回路出力q1は、上
記変調データd0の波形を１変復調クロックCLK 分遅ら
せ、第２ラッチ回路出力q2は、第１ラッチ回路出力q1の
波形をさらに１変復調クロックCLK 分遅らせたものであ
る。そして第１排他論理和回路L1の出力d1は、この第１
ラッチ回路出力q1と第２ラッチ回路出力q2との排他論理
和をとることにより、変調データd0のデータ変化部分を
変復調クロックCLK の１サイクル分遅れた位置に検出す
る。即ち、第１排他論理和回路L1の出力d1（変化点抽出
信号）は、(t1,t2),(t11,t12),(t16,t17),(t21,t22),(t
33,t34),(t35,t36),(t43,t44),(t45,t46),(t51,t52),(t
63,t64,65),(t71,t72)のクロック位置に検出する。

【００３４】次に先頭点抽出回路12の動作を説明する。
図３の６〜９段目に第１フリップフロップFF1 のセット
入力端子(J) の入力信号d2と、第１フリップフロップFF
1 のリセット入力端子(K) の入力信号q3と、第１フリッ
プフロップFF1 の出力端子バーQ の出力信号q4および予
め定められたビットシフト位置QB,QG,QHにビットシフト
出力(d3),(q3),(d4)の出力を有するシフトレジスタSRの
出力d4を図示する。第１フリップフロップFF1 の出力端
子バーQ の出力信号q4は、セット入力端子(J)の入力信
号d2でセットされると、リセット入力端子(K) の入力信
号q3でリセットされるまでローレベルにある。従って、
セット入力信号d2で第１フリップフロップFF1 がセット
されると、シフトレジスタSRのビットシフト位置QGの７
ビットシフト出力q3によってリセットされるまで第１フ
リップフロップFF1 の出力信号q4はローレベルにあり、
この期間中の変化点抽出信号d1は、第１AND 素子L2によ
りマスクされる。

【００３５】図示例では、変復調クロック信号 CLK×７
以下の原データ０の第１フリップフロップFF1 のセット
入力端子(J) の入力信号d2は、先頭の変化点信号d1で第
１フリップフロップFF1 がセットされると第１AND 素子
L2により後続の７変復調クロック信号 CLK期間中の変化
点信号d1の出力がマスクされ、８変復調クロック信号CL
Kでこのマスクが解除されて、変化点信号d1が入力信号d
2に接続される。即ち、第１フリップフロップFF1 のセ
ット入力端子(J) の入力信号d2は、復調データ１サイク
ルの先頭点抽出信号d2として、(t1,t2),(t11,t12),(t2
1,t22),(t33,t34),(t43,t44),(t51,t52),(t63,t64),(t7
1,t72) のクロック位置に検出され、(t16,t17),(t35,t3
6),(t45,t46),(t64,t65) のクロック位置の変化点信号d
1は、マスクされる。

【００３６】第１フリップフロップFF1 のリセット入力
端子(K) の入力信号q3は、先頭点抽出信号d2の７ビット
シフト位置に出力される。そして、第１フリップフロッ
プFF1 の出力端子バーＱの出力信号は、セット入力端子
(J) の入力信号d2でローレベルになり、リセット入力端
子(K) の入力信号q3でハイレベルになる。シフトレジス
タSRの第３のビットシフト位置QHの８ビットシフト出力
d4は、この先頭点抽出信号d2の８ビットシフト位置に出
力される。

【００３７】次に復調出力回路13の動作を説明する。図
３のタイミング図では第２フリップフロップFF2 の行以
降がこれに相当する。第２フリップフロップFF2 のセッ
ト入力端子(J) の入力信号は、第１AND 素子出力d2と第
２ラッチ回路出力q2の否定出力との論理積（AND 素子L
4）で構成され、この AND素子L4の論理積出力は、(t1,t
2),(t33,t34),(t43,t44),(t51,t52) に出力される。ま
た、第２フリップフロップFF2 のリセット入力端子(K)
の入力信号は、第１AND 素子出力d2と第２ラッチ回路出
力q2との論理積（AND 素子L5）で構成され、このAND 素
子L5の論理積出力は、(t11,t12),(t21,t22),(t63,t64)
に出力される。そして、第２フリップフロップFF2 の出
力端子Ｑの出力信号q5は、フリップフロップFF2 のセッ
ト入力端子(J) の入力信号でハイレベルになり、リセッ
ト入力端子(K) の入力信号でローレベルになり、図示例
では、 (t2〜t12)、(t34〜t64)の期間でハイレベルが出
力される。第２排他論理和回路L6による第２フリップフ
ロップFF2 の出力q5と第２ラッチ回路出力q2との排他論
理和出力d5は、(t17〜t22)、(t36〜t44)、(t46〜t52)、
(t65〜 ) に出力される。

【００３８】そして、第３フリップフロップFF3 のセッ
ト入力端子(J) の入力信号は、シフトレジスタSRの第３
出力d4と第２排他論理和回路出力d5の否定出力との論理
積（AND 素子L8）で構成され、このAND 素子L8論理積出
力は、(t9,t10),(t29,t30),(t59,t60)に出力される。ま
た、第３フリップフロップFF3 リセット入力端子(K)の
入力信号は、シフトレジスタSRの第３出力d4と第２排他
論理和回路出力d5との論理積（AND 素子L9）で構成さ
れ、このAND 素子L9論理積出力は、(t19,t20),(t41,t4
2),(t51,t52),(t71,t72) に出力される。復調回路１の
復調データである第３フリップフロップFF3 の出力端子
Ｑの出力信号d6は、セット入力端子(J) の入力信号でハ
イレベルになり、リセット入力端子(K) の入力信号でロ
ーレベルになる。この結果、図示例では、(t10〜t20)、
(t30〜t42)、(t60〜t72)にハイレベルが出力され、残り
の区間にローレベルが出力される。この出力信号は、変
調データd0の入力信号を丁度10変復調クロック信号 CLK
だけ位相遅れした位置に、原データ１をハイレベルに、
原データ０をローレベルに復調したことになる。

【００３９】次に、図４に基づきエラー検出回路２を説
明する。図４において、変復調クロックCLK のクロック
番号 (t0〜t9,t10〜t73)および上から２段目に図示した
変調データd0の入力信号は、図３に図示したものと同じ
である。エラー検出回路２の検出回路21の第２レジスタ
R2の出力端子Ｑの出力信号d7は、図３の変化点抽出回路
11の変化点信号d1をラッチする。従って、出力信号d7は
変化点信号d1の出力波形よりも１変復調クロック信号 C
LKだけ位相遅れした位置に同し波形の出力がでる。そし
て、第２AND 素子L10 でこのラッチした第２レジスタR2
の出力d7と変化点信号d1との論理積をとることにより、
予め定められた通常状態における非許容パルス幅が設定
される。一実施例では１変復調クロック信号 CLK幅の変
調データd0が検出され、図示例では(t64,t66) に異常信
号d8が検出される。

【００４０】次に、本発明による許容マージンを拡大す
る付加回路22の動作を説明する。許容マージンを拡大す
る付加回路22は、変化点信号d1とシフトレジスタSRの第
１のビットシフト出力d3との積の否定を演算する論理素
子L11 と、この論理素子L11 の否定出力d9と上記復調回
路１の出力d6の否定出力との論理積を演算するNAND素子
L12 と、から構成されており、シフトレジスタSRの第１
のビットシフト位置QBの出力d3は、図３で述べた復調デ
ータ１サイクルの先頭点抽出信号d2をシフトレジスタSR
で２変復調クロック信号 CLKだけ位相を遅らせたことに
相当する。そして、論理素子L11 により、変化点信号d1
とシフトレジスタSRの第１のビットシフト出力d3との積
の否定出力バーd9は、２変復調クロック信号 CLKだけず
れた位置に変調データd0の変化点を抽出する信号、即
ち、パルス幅が２変復調クロック信号 CLKの変調データ
d0が(t35,t36),(t45,t46) に検出される。

【００４１】NAND素子L12 により、論理素子L11 の否定
出力d9と、図３で説明した復調回路１の出力d6の否定出
力と、の論理積の出力d10 は、１データサイクル前の変
調データd0の原データが１のときのパルス幅が２変復調
クロック信号 CLKの変調データd0が(t35,t36) をマスク
し、(t45,t46) の２変復調クロック信号 CLKの変調デー
タd0の異常信号d10 を検出することができる。そして、
異常信号d8とd10 との論理和を第１論理和素子L13 で演
算することにより、両異常信号を合成した異常信号d11
が(t45,t46),(t64,t66) に出力される。

【００４２】この異常信号d11 はエラー出力回路23でラ
ッチされてエラー信号d15 を出力する。以下、簡単にエ
ラー出力回路23の動作を説明する。第１論理和素子L13
の出力d11(異常信号) とシフトレジスタSRの第３出力d4
の否定出力との論理積でセットされ、シフトレジスタSR
の第３出力d4でリセットされる第４フリップフロップFF
4 の出力d12 は、各々異常信号d11 でセットされ、クロ
ック番号(t46〜t52),(t65 〜t72)でハイレベルの出力が
でる。

【００４３】第５フリップフロップFF5 のセット入力端
子(J),リセット入力端子(K) への入力信号波形はd13,d1
4 で図示されるパルス信号となり、第５フリップフロッ
プFF5 の出力信号d15 は、クロック番号(t52〜t60),(t7
2 〜 )でハイレベルの出力がでる。この出力信号d15
は、異常変調データd0が区間(t40,t50) および(t60,t7
0) に発生したとき、ほぼ１データサイクル遅れた区間
(t52,t60) および(t72,t80) でエラーデータd15 を検出
することができる。

【００４４】即ち、復調回路１で復調データd6を出力
し、エラー検出回路２でエラー信号ERR(d15)を出力する
ことにより、復調データd6とエラーデータd15 との両デ
ータを用いることにより、０と１とからなる２値データ
を低周波パルスと高周波パルスとの２種類のパルス幅デ
ータに変調し、この変調されたパルス幅データd0のパル
ス幅を計測して０と１とのデータに復調し、計測するパ
ルス幅データのパルス幅歪みに対して許容マージンを有
し、この許容マージンは、変調データが低周波パルスか
ら高周波パルスに変化するときのみ、高周波パルスのパ
ルス幅の許容マージンを広くすることができる。

【００４５】

【発明の効果】以上述べたように本発明の構成によれ
ば、パルス幅変調／復調を利用したデータ伝送で、変調
の特性を考慮することにより、従来技術では静的にパル
ス幅歪みの許容マージンを設けていたのに対して、本発
明では動的なパルス幅歪みの許容マージンを設け、変調
データが低周波パルスから高周波パルスに変化するとき
のみ、高周波パルスのパルス幅の許容マージンを広くす
ることができた。この結果、従来技術では例えば、ノイ
ズなどの外乱によって発生した異常に短いパルス幅の異
常な変調データを正常データとして復調していた異常デ
ータをエラーとして検出し、より信頼性の高いデータ伝
送を達成することができる。

【図面の簡単な説明】

【図１】本発明によるパルス幅データの復調方法および
復調装置を説明する説明図

【図２】一実施例による正常および異常データの復調方
法を説明する説明図

【図３】復調回路のタイミング図

【図４】エラー検出回路のタイミング図

【図５】従来技術によるパルス幅データの復調方法およ
び復調装置を説明する説明図

【図６】従来技術の正常および異常データの復調方法を
説明する説明図

【図７】変調データおよび復調データの定義図

【図８】変調データ歪みの一例を説明する説明図

【符号の説明】

１、３ 復調回路 11、 変化点抽出回路 12、32 先頭点抽出回路 13 復調出力回路 ２、４ エラー検出回路 21 検出回路 22 付加回路 23 エラー出力回路 CLK 変復調クロック信号 d0 変調データ d1 変化点抽出信号 d2 先頭点抽出信号 d3,d4,d5, d7〜d14,q1〜q5 信号 d6 復調データ d15 エラー信号 FF1 〜FF5 フリップフロップ L1〜L19 論理素子 R1,R2 レジスタ SR シフトレジスタ

フロントページの続き (56)参考文献 特開 平４−360422（ＪＰ，Ａ) 特開 平７−170190（ＪＰ，Ａ) 特開 平６−334530（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 5/08 H03K 7/08

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】０と１とからなる２値データを低周波パル
   スと高周波パルスとの２種類のパルス幅データに変調
   し、この変調されたパルス幅データのパルス幅を計測
   し、０と１とのデータに復調するパルス幅データの復調
   装置において、 計測するパルス幅データ（以下、変調データと略称す
   る）をサンプリングする変復調クロック信号と、復調回
   路と、エラー検出回路と、を備え、 前記復調回路は、 変調データのレベル変化点を抽出する変化点抽出回路
   と、 このレベル変化点の内, データ先頭点を抽出する先頭点
   抽出回路と、 このデータ先頭点から変調データ１サイクル間中のレベ
   ル変動の有無を検出し、０または１の復調データを決定
   する復調出力回路と、を備え、 前記エラー検出回路は、 連続する変復調クロック信号で前記変化点抽出回路のレ
   ベル変化点が２回連続して変動することを検出する検出
   回路と、 変調データが低周波パルスから高周波パルスに変化する
   ときのみ、高周波パルスのパルス幅の、変調データのパ
   ルス幅歪みに対する許容マージンを広くする許容マージ
   ン拡大回路と、前記検出回路出力と許容マージン拡大回
   路出力との論理和からなる付加回路と、 この付加回路の出力をラッチし、エラー信号を出力する
   エラー出力回路と、を備える、 ことを特徴とする復調装置。
2. 【請求項２】請求項１に記載の復調装置において、 前記復調回路の変化点抽出回路は、 変調データを第１ラッチ回路でラッチし，このラッチデ
   ータを第２ラッチ回路でラッチする第１レジスタと、第
   １ラッチ回路出力と第２ラッチ回路出力との排他論理和
   を演算する第１排他論理和回路と、を備え、 前記先頭点抽出回路は、 予め定められた第１，第２，第３のビットシフト位置に
   出力を有するシフトレジスタと、このシフトレジスタの
   入力信号でセットされ、第２のビットシフト出力でリセ
   ットされる第１フリップフロップと、この第１フリップ
   フロップ出力と第１排他論理和回路出力との論理積をと
   り、前記シフトレジスタに入力信号として出力する第１
   AND 素子と、を備え、 前記復調出力回路は、 第１AND 素子出力と第２ラッチ回路出力の否定出力との
   論理積でセットされ、第１AND 素子出力と第２ラッチ回
   路出力との論理積でリセットされる第２フリップフロッ
   プと、この第２フリップフロップ出力と第２ラッチ回路
   出力との排他論理和を演算する第２排他論理和回路と、
   前記シフトレジスタの第３出力と第２排他論理和回路出
   力の否定出力との論理積でセットされ、シフトレジスタ
   の第３出力と第２排他論理和回路出力との論理積でリセ
   ットされる第３フリップフロップと、を備え、 前記検出回路は、 前記変化点抽出回路の変化点信号をラッチする第２レジ
   スタと、このラッチした第２レジスタ出力と変化点信号
   との論理積をとる第２AND 素子と、を備え、 前記許容マージンを拡大する付加回路は、 変化点信号とシフトレジスタの第１のビットシフト出力
   との積の否定を演算する論理素子と、この論理素子の否
   定出力と前記復調出力回路の否定出力との論理積を演算
   するNAND素子と、このNAND素子の出力と前記検出回路の
   第２AND 素子出力との論理和を演算する第１論理和素子
   と、を備え、 前記エラー出力回路は、 前記付加回路の第１論理和素子出力と前記シフトレジス
   タの第３出力の否定出力との論理積でセットされ、シフ
   トレジスタの第３出力でリセットされる第４フリップフ
   ロップと、この第４フリップフロップの出力と第１論理
   和素子出力との論理和を演算する第２論理和素子と、こ
   の第２論理和素子出力と前記シフトレジスタの第３出力
   との論理積でセットされ、第２論理和素子出力の否定出
   力とシフトレジスタの第３出力との論理積でリセットさ
   れる第５フリップフロップと、を備える、 ことを特徴とする復調装置。