JP3297988B2 - アクティブマトリクス基板 - Google Patents
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置など
に用いられるアクティブマトリクス基板に関する。
に用いられるアクティブマトリクス基板に関する。
【０００２】
【従来の技術】近年、液晶表示装置をはじめとする平面
ディスプレイ等の画像表示用素子への応用を目的として
薄膜トランジスタ（以下「ＴＦＴ」という）の開発が行
われ、特に、多結晶シリコンＴＦＴを用いて表示部と駆
動回路部とを同一基板に形成したドライバモノリシック
型の液晶表示パネルの開発が活発に行われている。
ディスプレイ等の画像表示用素子への応用を目的として
薄膜トランジスタ（以下「ＴＦＴ」という）の開発が行
われ、特に、多結晶シリコンＴＦＴを用いて表示部と駆
動回路部とを同一基板に形成したドライバモノリシック
型の液晶表示パネルの開発が活発に行われている。
【０００３】図３は、このようなドライバモノリシック
型のアクティブマトリクス基板の平面図であり、同図に
おいて、２０は表示部、２１，２２は表示部２０の周辺
に配設された駆動回路部としてのデータ信号用駆動回路
部および走査信号用駆動回路部であり、データ信号用駆
動回路部２１および走査信号用駆動回路部２２には、デ
ータ信号線２３および走査信号線２４がそれぞれ接続さ
れている。
型のアクティブマトリクス基板の平面図であり、同図に
おいて、２０は表示部、２１，２２は表示部２０の周辺
に配設された駆動回路部としてのデータ信号用駆動回路
部および走査信号用駆動回路部であり、データ信号用駆
動回路部２１および走査信号用駆動回路部２２には、デ
ータ信号線２３および走査信号線２４がそれぞれ接続さ
れている。
【０００４】表示部２０の前記データ信号線２３および
走査信号線２４の交差部近傍には、図４に示されるよう
に、能動素子として画素ＴＦＴ２５と、画素電極２６と
が接続されており、走査信号用駆動回路部２２からの走
査信号により画素ＴＦＴ２５が駆動されてデータ信号用
駆動回路部２１からのデータ信号電圧が画素電極２６に
印加されるようになっている。
走査信号線２４の交差部近傍には、図４に示されるよう
に、能動素子として画素ＴＦＴ２５と、画素電極２６と
が接続されており、走査信号用駆動回路部２２からの走
査信号により画素ＴＦＴ２５が駆動されてデータ信号用
駆動回路部２１からのデータ信号電圧が画素電極２６に
印加されるようになっている。
【０００５】図５は、このアクティブマトリクス基板の
ＴＦＴの構成を示す断面図であり、同図において、２７
は透明絶縁基板、２８はチャンネル領域２９および低抵
抗領域３０を有する半導体層、３１はゲート絶縁膜、３
２はゲート電極、３３は層間絶縁膜、３４はソース／ド
レイン電極であり、このアクティブマトリクス基板は、
ＴＦＴの半導体層２８が、多結晶シリコンで構成された
スタガ型のＴＦＴである。
ＴＦＴの構成を示す断面図であり、同図において、２７
は透明絶縁基板、２８はチャンネル領域２９および低抵
抗領域３０を有する半導体層、３１はゲート絶縁膜、３
２はゲート電極、３３は層間絶縁膜、３４はソース／ド
レイン電極であり、このアクティブマトリクス基板は、
ＴＦＴの半導体層２８が、多結晶シリコンで構成された
スタガ型のＴＦＴである。
【０００６】一般に、上述の図３に示されるデータ信号
用駆動回路部２１あるいは走査信号用駆動回路部２２に
おいては、その内部の出力部などの構成要素として、図
６に示されるクロックドインバータが用いられており、
このクロックドインバータは、Ｎチャンネル型のＴＦＴ
３５と、Ｐチャンネル型のＴＦＴ３６と、各ＴＦＴ３
５，３６を駆動するクロック信号配線３７と、電圧を供
給する定電圧配線３８とを備えており、Ｎチャンネル型
ＴＦＴ３５とＰチャンネル型ＴＦＴ３６とを組み合わせ
た相補型とすることにより、Ｎチャンネル型ＴＦＴのみ
で構成する場合に比べて、回路の高速化および低消費電
力化を図っている。なお、この図６の左側の部分の実際
のパターンを図７の平面図に示している。
用駆動回路部２１あるいは走査信号用駆動回路部２２に
おいては、その内部の出力部などの構成要素として、図
６に示されるクロックドインバータが用いられており、
このクロックドインバータは、Ｎチャンネル型のＴＦＴ
３５と、Ｐチャンネル型のＴＦＴ３６と、各ＴＦＴ３
５，３６を駆動するクロック信号配線３７と、電圧を供
給する定電圧配線３８とを備えており、Ｎチャンネル型
ＴＦＴ３５とＰチャンネル型ＴＦＴ３６とを組み合わせ
た相補型とすることにより、Ｎチャンネル型ＴＦＴのみ
で構成する場合に比べて、回路の高速化および低消費電
力化を図っている。なお、この図６の左側の部分の実際
のパターンを図７の平面図に示している。
【０００７】この従来のアクティブマトリクス基板の製
法を、クロックドインバータの部分を示す図８に基づい
て説明する。
法を、クロックドインバータの部分を示す図８に基づい
て説明する。
【０００８】先ず、図８（ａ）に示されるように透明絶
縁基板上に、半導体層として多結晶シリコン薄膜３９を
形成し、ゲート絶縁膜となるＳｉＯ2を成膜した後、ゲ
ート電極４０およびクロス部用配線４１を、図８（ａ）
に示されるようにＡｌ合金薄膜で形成する。
縁基板上に、半導体層として多結晶シリコン薄膜３９を
形成し、ゲート絶縁膜となるＳｉＯ2を成膜した後、ゲ
ート電極４０およびクロス部用配線４１を、図８（ａ）
に示されるようにＡｌ合金薄膜で形成する。
【０００９】続いて、図８（ｂ）に示されるように、イ
オンドーピング法等でｎ型とｐ型の低抵抗領域４２，４
３を斜線で示されるように形成し、層間絶縁膜となるＳ
ｉＯ2を成膜し、コンタクトホール４４を形成した後、
クロック信号配線３７および定電圧配線３８を、同一の
金属薄膜であるデータ信号線用金属薄膜で形成するもの
であり、これによって、図７に示される状態となる。
オンドーピング法等でｎ型とｐ型の低抵抗領域４２，４
３を斜線で示されるように形成し、層間絶縁膜となるＳ
ｉＯ2を成膜し、コンタクトホール４４を形成した後、
クロック信号配線３７および定電圧配線３８を、同一の
金属薄膜であるデータ信号線用金属薄膜で形成するもの
であり、これによって、図７に示される状態となる。
【００１０】
【発明が解決しようとする課題】このようなアクティブ
マトリクス基板では、クロックドインバータなどを有す
る駆動回路部２１，２２の不良が、直ちに表示部２０の
不良につながるので、駆動回路部２１，２２における歩
留まりを向上させることが非常に重要であるが、図７に
示される従来例の駆動回路部では、接続不良や静電気の
影響を受け易いコンタクトホールの数が多く、しかも、
配線長も長く、断線が発生し易い配線の交差部分の数が
多いものとなっていた。
マトリクス基板では、クロックドインバータなどを有す
る駆動回路部２１，２２の不良が、直ちに表示部２０の
不良につながるので、駆動回路部２１，２２における歩
留まりを向上させることが非常に重要であるが、図７に
示される従来例の駆動回路部では、接続不良や静電気の
影響を受け易いコンタクトホールの数が多く、しかも、
配線長も長く、断線が発生し易い配線の交差部分の数が
多いものとなっていた。
【００１１】このため、コンタクトホールでの接続不良
率、配線の断線数も多くなり、製品としてのアクティブ
マトリクス基板の歩留まりは決して満足できるものでは
なかった。こうした配線の断線を防止する方法として、
特開平２−２８５６７８号公報に記載の技術のように、
クロック信号配線とか定電圧配線の一部を２重配線にす
ることもあるが、静電気の影響を受けやすく、そのため
ＴＦＴでの絶縁破壊率も高く、歩留まりの向上には至っ
ていない。
率、配線の断線数も多くなり、製品としてのアクティブ
マトリクス基板の歩留まりは決して満足できるものでは
なかった。こうした配線の断線を防止する方法として、
特開平２−２８５６７８号公報に記載の技術のように、
クロック信号配線とか定電圧配線の一部を２重配線にす
ることもあるが、静電気の影響を受けやすく、そのため
ＴＦＴでの絶縁破壊率も高く、歩留まりの向上には至っ
ていない。
【００１２】本発明は、上述の点に鑑みて為されたもの
であって、コンタクトホールの数の減少と配線の位置変
更とで静電気の影響を極力なくすことで、コンタクトホ
ールでの接続不良率の低減並びに配線の断線数の低減を
図れるようにして歩留まりを向上できるようにすること
を目的としている。
であって、コンタクトホールの数の減少と配線の位置変
更とで静電気の影響を極力なくすことで、コンタクトホ
ールでの接続不良率の低減並びに配線の断線数の低減を
図れるようにして歩留まりを向上できるようにすること
を目的としている。
【００１３】
【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。
を達成するために、次のように構成している。
【００１４】すなわち、請求項１記載の本発明は、マト
リクス状に配設された表示用の画素電極と、該画素電極
への信号の入出力を制御する能動素子と、前記能動素子
を順次オンオフ制御する走査信号用駆動回路部と、前記
能動素子を介して画素電極へデータを入出力するデータ
信号用駆動回路部とを備えるアクティブマトリクス基板
において、前記走査信号用駆動回路部およびデータ信号
用駆動回路部の少なくとも一方の駆動回路部のクロック
信号配線が、走査信号線用金属薄膜で形成されるととも
に、定電圧配線が、データ信号線用金属薄膜で形成され
ている。
リクス状に配設された表示用の画素電極と、該画素電極
への信号の入出力を制御する能動素子と、前記能動素子
を順次オンオフ制御する走査信号用駆動回路部と、前記
能動素子を介して画素電極へデータを入出力するデータ
信号用駆動回路部とを備えるアクティブマトリクス基板
において、前記走査信号用駆動回路部およびデータ信号
用駆動回路部の少なくとも一方の駆動回路部のクロック
信号配線が、走査信号線用金属薄膜で形成されるととも
に、定電圧配線が、データ信号線用金属薄膜で形成され
ている。
【００１５】請求項２記載の本発明は、前記少なくとも
一方の駆動回路部は、クロックドインバータを備え、該
クロックドインバータに、互いに逆位相のクロック信号
をそれぞれ与えるクロック信号配線が、該クロックドイ
ンバータを挟んで両側に配設されている。
一方の駆動回路部は、クロックドインバータを備え、該
クロックドインバータに、互いに逆位相のクロック信号
をそれぞれ与えるクロック信号配線が、該クロックドイ
ンバータを挟んで両側に配設されている。
【００１６】請求項３記載の本発明は、画素電極への信
号の入出力を制御する前記能動素子が薄膜トランジスタ
であり、前記少なくとも一方の駆動回路部は、薄膜トラ
ンジスタを備え、前記両薄膜トランジスタのゲート電極
が同一の金属薄膜でそれぞれ形成されるとともに、前記
両薄膜トランジスタのソース・ドレイン電極が、同一の
金属薄膜でそれぞれ形成されている。
号の入出力を制御する前記能動素子が薄膜トランジスタ
であり、前記少なくとも一方の駆動回路部は、薄膜トラ
ンジスタを備え、前記両薄膜トランジスタのゲート電極
が同一の金属薄膜でそれぞれ形成されるとともに、前記
両薄膜トランジスタのソース・ドレイン電極が、同一の
金属薄膜でそれぞれ形成されている。
【００１７】請求項１記載の本発明によれば、前記走査
信号用駆動回路部およびデータ信号用駆動回路部の少な
くとも一方の駆動回路部のクロック信号配線が、走査信
号線用金属薄膜、すなわち、能動素子である薄膜トラン
ジスタのゲート電極を形成する金属薄膜で形成されるの
で、従来例のように、薄膜トランジスタのゲート電極と
クロック信号配線とを接続するためのコンタクトホール
を形成する必要がなく、接続不良や静電気の影響を受け
易いコンタクトホールの数を低減することができ、歩留
まりが向上する。
信号用駆動回路部およびデータ信号用駆動回路部の少な
くとも一方の駆動回路部のクロック信号配線が、走査信
号線用金属薄膜、すなわち、能動素子である薄膜トラン
ジスタのゲート電極を形成する金属薄膜で形成されるの
で、従来例のように、薄膜トランジスタのゲート電極と
クロック信号配線とを接続するためのコンタクトホール
を形成する必要がなく、接続不良や静電気の影響を受け
易いコンタクトホールの数を低減することができ、歩留
まりが向上する。
【００１８】請求項２記載の本発明によれば、前記少な
くとも一方の駆動回路部のクロックドインバータに、互
いに逆位相のクロック信号をそれぞれ与えるクロック信
号配線が、該クロックドインバータを挟んで両側に配設
されているので、両クロック信号配線が一方側に配設さ
れている従来例に比べて、断線が発生し易い配線の交差
部分の数を低減することができ、歩留まりが向上する。
くとも一方の駆動回路部のクロックドインバータに、互
いに逆位相のクロック信号をそれぞれ与えるクロック信
号配線が、該クロックドインバータを挟んで両側に配設
されているので、両クロック信号配線が一方側に配設さ
れている従来例に比べて、断線が発生し易い配線の交差
部分の数を低減することができ、歩留まりが向上する。
【００１９】請求項３記載の本発明によれば、画素電極
への信号の入出力を制御する前記能動素子である薄膜ト
ランジスタと、前記少なくとも一方の駆動回路部の薄膜
トランジスタのゲート電極が同一の金属薄膜でそれぞれ
形成されるとともに、前記両薄膜トランジスタのソース
・ドレイン電極が、同一の金属薄膜でそれぞれ形成され
ている、すなわち、両薄膜トランジスタのゲート電極
を、クロック信号配線と共に走査信号線用金属薄膜で同
時に形成するとともに、両薄膜トランジスタのソース・
ドレイン電極を、定電圧配線と共にデータ信号線用金属
薄膜で同時に形成することができ、工程数を少なくでき
る。
への信号の入出力を制御する前記能動素子である薄膜ト
ランジスタと、前記少なくとも一方の駆動回路部の薄膜
トランジスタのゲート電極が同一の金属薄膜でそれぞれ
形成されるとともに、前記両薄膜トランジスタのソース
・ドレイン電極が、同一の金属薄膜でそれぞれ形成され
ている、すなわち、両薄膜トランジスタのゲート電極
を、クロック信号配線と共に走査信号線用金属薄膜で同
時に形成するとともに、両薄膜トランジスタのソース・
ドレイン電極を、定電圧配線と共にデータ信号線用金属
薄膜で同時に形成することができ、工程数を少なくでき
る。
【００２０】
【発明の実施の形態】以下、図面によって本発明の実施
の形態について、詳細に説明する。
の形態について、詳細に説明する。
【００２１】図１は、本発明の一つの実施の形態に係る
アクティブマトリクス基板の駆動回路部の構成要素であ
るクロックドインバータの回路図であり、図２は、その
製造工程を示す平面図であり、この図１および図２は、
上述の従来例の図６および図８に対応する図である。
アクティブマトリクス基板の駆動回路部の構成要素であ
るクロックドインバータの回路図であり、図２は、その
製造工程を示す平面図であり、この図１および図２は、
上述の従来例の図６および図８に対応する図である。
【００２２】この実施の形態のアクティブマトリクス基
板は、上述の図３，図４と同様に、多結晶シリコンＴＦ
Ｔを用いて表示部２０と駆動回路部２１，２２とを同一
基板に形成したドライバモノリシック型のアクティブマ
トリクス基板であり、上述の図５と同様のスタガ型のＴ
ＦＴを有するアクティブマトリクス基板である。
板は、上述の図３，図４と同様に、多結晶シリコンＴＦ
Ｔを用いて表示部２０と駆動回路部２１，２２とを同一
基板に形成したドライバモノリシック型のアクティブマ
トリクス基板であり、上述の図５と同様のスタガ型のＴ
ＦＴを有するアクティブマトリクス基板である。
【００２３】図１は、この実施の形態のアクティブマト
リクス基板のデータ信号用駆動回路部２１あるいは走査
信号用駆動回路部２２の内部の出力部などの構成要素で
あるクロックドインバータであり、Ｎチャンネル型のＴ
ＦＴ１と、Ｐチャンネル型のＴＦＴ２と、各ＴＦＴ１，
２を駆動するクロック信号配線３1，３2と、電圧を供給
する定電圧配線４とを備えている。
リクス基板のデータ信号用駆動回路部２１あるいは走査
信号用駆動回路部２２の内部の出力部などの構成要素で
あるクロックドインバータであり、Ｎチャンネル型のＴ
ＦＴ１と、Ｐチャンネル型のＴＦＴ２と、各ＴＦＴ１，
２を駆動するクロック信号配線３1，３2と、電圧を供給
する定電圧配線４とを備えている。
【００２４】この実施の形態のアクティブマトリクス基
板では、歩留まりの向上を図るために、次のように構成
している。
板では、歩留まりの向上を図るために、次のように構成
している。
【００２５】すなわち、この実施の形態では、クロック
信号配線３1，３2が、走査信号線用金属薄膜で形成され
るとともに、定電圧配線４が、データ信号線用金属薄膜
で形成されており、さらに、クロックドインバータに、
互いに逆位相のクロック信号をそれぞれ与えるクロック
信号配線３1，３2が、該クロックドインバータを挟んで
両側に配設されている。
信号配線３1，３2が、走査信号線用金属薄膜で形成され
るとともに、定電圧配線４が、データ信号線用金属薄膜
で形成されており、さらに、クロックドインバータに、
互いに逆位相のクロック信号をそれぞれ与えるクロック
信号配線３1，３2が、該クロックドインバータを挟んで
両側に配設されている。
【００２６】以下、かかる構成を有するアクティブマト
リクス基板の製法を、クロックドインバータの部分を示
す図２に基づいて説明する。
リクス基板の製法を、クロックドインバータの部分を示
す図２に基づいて説明する。
【００２７】先ず、図２（ａ）に示されるように、透明
絶縁基板上に、プラズマＣＶＤ法などによって膜厚１０
〜１００ｎｍ、好ましくは５０ｎｍの半導体層としての
多結晶シリコン薄膜５を成膜し、ゲート絶縁膜となる膜
厚５０〜３００ｎｍ、好ましくは１００ｎｍのＳｉＯ2
を成膜した後、クロック信号配線３1，３2とクロス部用
配線６を、膜厚１００〜５００ｎｍ、好ましくは３００
ｎｍのＡｌ合金薄膜である走査信号線用金属薄膜で、図
３の表示部２０の走査信号線２４と同時に形成する。
絶縁基板上に、プラズマＣＶＤ法などによって膜厚１０
〜１００ｎｍ、好ましくは５０ｎｍの半導体層としての
多結晶シリコン薄膜５を成膜し、ゲート絶縁膜となる膜
厚５０〜３００ｎｍ、好ましくは１００ｎｍのＳｉＯ2
を成膜した後、クロック信号配線３1，３2とクロス部用
配線６を、膜厚１００〜５００ｎｍ、好ましくは３００
ｎｍのＡｌ合金薄膜である走査信号線用金属薄膜で、図
３の表示部２０の走査信号線２４と同時に形成する。
【００２８】すなわち、この実施の形態では、クロック
信号配線３1，３2を、ＴＦＴ１，２のゲート電極と同一
の金属薄膜で同時に形成するのである。
信号配線３1，３2を、ＴＦＴ１，２のゲート電極と同一
の金属薄膜で同時に形成するのである。
【００２９】続いて、図２（ｂ）に示されるように、イ
オドーピング法でレジストマスクを介してリンやボロン
を注入し、ｎ型の低抵抗領域７とｐ型の低抵抗領域８を
形成し、層間絶縁膜となる膜厚１００ｎｍ〜１μｍ、好
ましくは４００ｎｍのＳｉＯ2を成膜し、コンタクトホ
ール９を形成した後、定電圧配線４とクロス部用配線１
０を、膜厚３００〜８００ｎｍ、好ましくは５００ｎｍ
のＡｌ合金薄膜であるデータ信号線用金属薄膜で、図３
の表示部２０のデータ信号線２３と同時に形成する。
オドーピング法でレジストマスクを介してリンやボロン
を注入し、ｎ型の低抵抗領域７とｐ型の低抵抗領域８を
形成し、層間絶縁膜となる膜厚１００ｎｍ〜１μｍ、好
ましくは４００ｎｍのＳｉＯ2を成膜し、コンタクトホ
ール９を形成した後、定電圧配線４とクロス部用配線１
０を、膜厚３００〜８００ｎｍ、好ましくは５００ｎｍ
のＡｌ合金薄膜であるデータ信号線用金属薄膜で、図３
の表示部２０のデータ信号線２３と同時に形成する。
【００３０】なお、図２では、クロックドインバータの
部分のみを示しているが、上述の工程に従って図３の表
示部２０における能動素子としての画素ＴＦＴ２５も、
クロックドインバータのＴＦＴ１，２と同時に形成され
る。
部分のみを示しているが、上述の工程に従って図３の表
示部２０における能動素子としての画素ＴＦＴ２５も、
クロックドインバータのＴＦＴ１，２と同時に形成され
る。
【００３１】このようにクロック信号配線３1，３2は、
ＴＦＴ１，２のゲート電極を形成している走査信号線用
金属薄膜で形成されるので、図８の従来例のように、ク
ロック信号配線３７を、コンタクトホール４４を形成し
てＴＦＴ３５，３６のゲート電極４０に接続する必要が
なく、これによって、駆動回路部におけるコンタクトホ
ールの数を低減することができ、歩留まりが向上するこ
とになる。
ＴＦＴ１，２のゲート電極を形成している走査信号線用
金属薄膜で形成されるので、図８の従来例のように、ク
ロック信号配線３７を、コンタクトホール４４を形成し
てＴＦＴ３５，３６のゲート電極４０に接続する必要が
なく、これによって、駆動回路部におけるコンタクトホ
ールの数を低減することができ、歩留まりが向上するこ
とになる。
【００３２】さらに、互いに逆位相のクロックをそれぞ
れ与える２つのクロック信号配線３1，３2を、クロック
ドインバータを挟むように両側に配置したので、図８の
従来例に比べて、断線の起こりやすい配線のクロス部の
数を、低減できることになる。すなわち、図８（ｂ）の
従来例では、配線のクロス部の数は、ｃ1〜ｃ8の８つで
あるが、図２（ｂ）の本発明では、配線のクロス部の数
は、ｃ1〜ｃ7の７つとなっている。
れ与える２つのクロック信号配線３1，３2を、クロック
ドインバータを挟むように両側に配置したので、図８の
従来例に比べて、断線の起こりやすい配線のクロス部の
数を、低減できることになる。すなわち、図８（ｂ）の
従来例では、配線のクロス部の数は、ｃ1〜ｃ8の８つで
あるが、図２（ｂ）の本発明では、配線のクロス部の数
は、ｃ1〜ｃ7の７つとなっている。
【００３３】しかも、図３および図４に示される表示部
２０の画素ＴＦＴ２５のゲート電極と走査信号線２４
を、クロック信号配線３1，３2と共に走査信号線用金属
薄膜で同時に形成し、ソース・ドレイン電極とデータ信
号線２３を、定電圧配線４と共にデータ信号線用金属薄
膜で同時に形成するので、例えば、表示部２０の画素Ｔ
ＦＴ２５のゲート電極と、駆動回路部のＴＦＴのゲート
電極とを別工程で形成する場合に比べて、工程数を減ら
すことができる。
２０の画素ＴＦＴ２５のゲート電極と走査信号線２４
を、クロック信号配線３1，３2と共に走査信号線用金属
薄膜で同時に形成し、ソース・ドレイン電極とデータ信
号線２３を、定電圧配線４と共にデータ信号線用金属薄
膜で同時に形成するので、例えば、表示部２０の画素Ｔ
ＦＴ２５のゲート電極と、駆動回路部のＴＦＴのゲート
電極とを別工程で形成する場合に比べて、工程数を減ら
すことができる。
【００３４】なお、この実施の形態では、半導体層とし
て多結晶シリコンを用いたけれども、本発明の他の実施
の形態として、単結晶シリコン、サファイアまたはダイ
ヤモンドのいずれかからなる基板あるいは薄膜を用いて
もよく、また、これらの移動度μは、μ≧５ｃｍ2／Ｖ
・ｓであるのが好ましい。すなわち、移動度μが低い
と、ＴＦＴがオンまたはオフの状態になる前に、クロッ
ク信号が変化して回路が反応しなくなるからである。
て多結晶シリコンを用いたけれども、本発明の他の実施
の形態として、単結晶シリコン、サファイアまたはダイ
ヤモンドのいずれかからなる基板あるいは薄膜を用いて
もよく、また、これらの移動度μは、μ≧５ｃｍ2／Ｖ
・ｓであるのが好ましい。すなわち、移動度μが低い
と、ＴＦＴがオンまたはオフの状態になる前に、クロッ
ク信号が変化して回路が反応しなくなるからである。
【００３５】なお、金属薄膜や絶縁膜の材質や膜厚は、
上述の実施の形態に限らず、工程での歩留まりや効率を
考慮して適宜変更してもよいのは勿論である。
上述の実施の形態に限らず、工程での歩留まりや効率を
考慮して適宜変更してもよいのは勿論である。
【００３６】上述の実施の形態では、駆動回路部２１，
２２のクロックドインバータの部分に適用して説明した
けれども、本発明はクロックドインバータに限らず、要
は、駆動回路部２１，２２の少なくとも一方の駆動回路
部において、クロック信号配線を、走査信号線用金属薄
膜で形成し、定電圧配線を、データ信号線用金属薄膜で
形成すればよい。
２２のクロックドインバータの部分に適用して説明した
けれども、本発明はクロックドインバータに限らず、要
は、駆動回路部２１，２２の少なくとも一方の駆動回路
部において、クロック信号配線を、走査信号線用金属薄
膜で形成し、定電圧配線を、データ信号線用金属薄膜で
形成すればよい。
【００３７】
【発明の効果】以上のように本発明によれば、走査信号
用駆動回路部およびデータ信号用駆動回路部の少なくと
も一方の駆動回路部のクロック信号配線が、走査信号線
用金属薄膜、すなわち、能動素子である薄膜トランジス
タのゲート電極を形成する金属薄膜で形成されるので、
従来例のように、薄膜トランジスタのゲート電極とクロ
ック信号配線とを接続するためのコンタクトホールを形
成する必要がなく、接続不良や静電気の影響を受け易い
コンタクトホールの数を低減することができ、歩留まり
が向上する。
用駆動回路部およびデータ信号用駆動回路部の少なくと
も一方の駆動回路部のクロック信号配線が、走査信号線
用金属薄膜、すなわち、能動素子である薄膜トランジス
タのゲート電極を形成する金属薄膜で形成されるので、
従来例のように、薄膜トランジスタのゲート電極とクロ
ック信号配線とを接続するためのコンタクトホールを形
成する必要がなく、接続不良や静電気の影響を受け易い
コンタクトホールの数を低減することができ、歩留まり
が向上する。
【００３８】また、駆動回路部のクロックドインバータ
に、互いに逆位相のクロック信号をそれぞれ与えるクロ
ック信号配線が、該クロックドインバータを挟んで両側
に配設されているので、両クロック信号配線が一方側に
配設されている従来例に比べて、断線が発生し易い配線
の交差部分の数を低減することができ、歩留まりが向上
する。
に、互いに逆位相のクロック信号をそれぞれ与えるクロ
ック信号配線が、該クロックドインバータを挟んで両側
に配設されているので、両クロック信号配線が一方側に
配設されている従来例に比べて、断線が発生し易い配線
の交差部分の数を低減することができ、歩留まりが向上
する。
【００３９】さらに、画素電極への信号の入出力を制御
する薄膜トランジスタと、駆動回路部の薄膜トランジス
タのゲート電極を、クロック信号配線と共に走査信号線
用金属薄膜で同時に形成するとともに、両薄膜トランジ
スタのソース・ドレイン電極を、定電圧配線と共にデー
タ信号線用金属薄膜で同時に形成することができ、工程
数を少なくできる。
する薄膜トランジスタと、駆動回路部の薄膜トランジス
タのゲート電極を、クロック信号配線と共に走査信号線
用金属薄膜で同時に形成するとともに、両薄膜トランジ
スタのソース・ドレイン電極を、定電圧配線と共にデー
タ信号線用金属薄膜で同時に形成することができ、工程
数を少なくできる。
【図１】本発明のアクティブマトリクス基板の駆動回路
内部のクロックドインバータを示す回路図である。
内部のクロックドインバータを示す回路図である。
【図２】図１の製造工程を示す平面図である。
【図３】アクティブマトリクス基板の構成を示す平面図
である。
である。
【図４】図３の表示部の一画素分の回路図である。
【図５】薄膜トランジスタの構成図である。
【図６】従来例のクロックドインバータの回路図であ
る。
る。
【図７】図６の平面図である。
【図８】図７の製造工程を示す平面図である。
３1，３2 クロック信号配線 ４ 定電圧配線 ２１ データ信号用駆動回路部 ２２ 走査信号用駆動回路部 ２３ データ信号線 ２４ 走査信号線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133,1/1343 G02F 1/1345,1/135 G02F 1/136,1/1365,1/1368 G09F 9/30 - 9/46 H01L 21/336,29/786
Claims (3)
- 【請求項１】 マトリクス状に配設された表示用の画素
電極と、該画素電極への信号の入出力を制御する能動素
子と、前記能動素子を順次オンオフ制御する走査信号用
駆動回路部と、前記能動素子を介して画素電極へデータ
を入出力するデータ信号用駆動回路部とを備えるアクテ
ィブマトリクス基板において、 前記走査信号用駆動回路部およびデータ信号用駆動回路
部の少なくとも一方の駆動回路部のクロック信号配線
が、走査信号線用金属薄膜で形成されるとともに、定電
圧配線が、データ信号線用金属薄膜で形成されることを
特徴とするアクティブマトリクス基板。 - 【請求項２】 前記少なくとも一方の駆動回路部は、ク
ロックドインバータを備え、該クロックドインバータ
に、互いに逆位相のクロック信号をそれぞれ与えるクロ
ック信号配線が、該クロックドインバータを挟んで両側
に配設される請求項１記載のアクティブマトリクス基
板。 - 【請求項３】 画素電極への信号の入出力を制御する前
記能動素子が薄膜トランジスタであり、前記少なくとも
一方の駆動回路部は、薄膜トランジスタを備え、 前記入出力を制御する前記薄膜トランジスタのゲート電
極と前記駆動回路部の前記薄膜トランジスタのゲート電
極とが同一の金属薄膜でそれぞれ形成される一方、前記
入出力を制御する前記薄膜トランジスタのソース・ドレ
イン電極と前記駆動回路部の前記薄膜トランジスタのソ
ース・ドレイン電極とが同一の金属薄膜でそれぞれ形成
される請求項１または２記載のアクティブマトリクス基
板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01118597A JP3297988B2 (ja) | 1997-01-24 | 1997-01-24 | アクティブマトリクス基板 |
| US09/012,723 US6229511B1 (en) | 1997-01-24 | 1998-01-23 | Active matrix substrate and method for fabricating the same |
| KR1019980002095A KR100271455B1 (ko) | 1997-01-24 | 1998-01-23 | 액티브 매트릭스 기판 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01118597A JP3297988B2 (ja) | 1997-01-24 | 1997-01-24 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10207398A JPH10207398A (ja) | 1998-08-07 |
| JP3297988B2 true JP3297988B2 (ja) | 2002-07-02 |
Family
ID=11771020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01118597A Expired - Fee Related JP3297988B2 (ja) | 1997-01-24 | 1997-01-24 | アクティブマトリクス基板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6229511B1 (ja) |
| JP (1) | JP3297988B2 (ja) |
| KR (1) | KR100271455B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100846464B1 (ko) * | 2002-05-28 | 2008-07-17 | 삼성전자주식회사 | 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219270A (ja) * | 1989-02-20 | 1990-08-31 | Nec Corp | 固体撮像装置 |
| JPH02285678A (ja) | 1989-04-27 | 1990-11-22 | Ricoh Co Ltd | 半導体装置 |
| JP2757583B2 (ja) * | 1991-05-02 | 1998-05-25 | 日本電気株式会社 | 半導体集積回路 |
| JPH0785502B2 (ja) * | 1993-01-22 | 1995-09-13 | 日本電気株式会社 | カラーリニアイメージセンサ |
| JP3122003B2 (ja) * | 1994-08-24 | 2001-01-09 | シャープ株式会社 | アクティブマトリクス基板 |
-
1997
- 1997-01-24 JP JP01118597A patent/JP3297988B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-23 KR KR1019980002095A patent/KR100271455B1/ko not_active IP Right Cessation
- 1998-01-23 US US09/012,723 patent/US6229511B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10207398A (ja) | 1998-08-07 |
| KR19980070779A (ko) | 1998-10-26 |
| KR100271455B1 (ko) | 2000-11-15 |
| US6229511B1 (en) | 2001-05-08 |
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