JP3284636B2 - Ｃｐｕシステムの異常検出装置 - Google Patents
Ｃｐｕシステムの異常検出装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＣＰＵシステムの異
常検出装置に関するものである。
常検出装置に関するものである。
【０００２】
【従来の技術】特開平２−２４９７６２号公報には、複
数のＣＰＵにて同一演算を行いその結果を用いてアクチ
ュエータの制御を行なう技術が開示されている。つま
り、ＣＰＵシステムの異常検出装置として、各センサ信
号をそれぞれのＣＰＵに入力し、それぞれで同一の演算
を行い演算結果を比較するものである。
数のＣＰＵにて同一演算を行いその結果を用いてアクチ
ュエータの制御を行なう技術が開示されている。つま
り、ＣＰＵシステムの異常検出装置として、各センサ信
号をそれぞれのＣＰＵに入力し、それぞれで同一の演算
を行い演算結果を比較するものである。
【０００３】
【発明が解決しようとする課題】しかし、この方法では
それぞれの信号入力を２つのＣＰＵで同期させることが
不可能であるため、演算結果に誤差を発生する問題が生
じる。
それぞれの信号入力を２つのＣＰＵで同期させることが
不可能であるため、演算結果に誤差を発生する問題が生
じる。
【０００４】そこで、この発明の目的は、常に確実にシ
ステムの異常を監視することができるＣＰＵシステムの
異常検出装置を提供することにある。
ステムの異常を監視することができるＣＰＵシステムの
異常検出装置を提供することにある。
【０００５】
【課題を解決するための手段】この発明は、メインＣＰ
ＵとサブＣＰＵとを有し、センサ信号をメインＣＰＵに
入力し、メインＣＰＵにて各種演算を行い、センサ信号
データと演算結果データをサブＣＰＵに転送し、サブＣ
ＰＵは入力されたセンサ信号データより各種演算を行い
メインＣＰＵからの演算結果データと比較を行い異常監
視をするとともに、サブＣＰＵが自己の演算結果データ
をメインＣＰＵへ転送しメインＣＰＵでも演算結果デー
タと比較を行い異常監視をするようにしたＣＰＵシステ
ムの異常検出装置をその要旨とする。
ＵとサブＣＰＵとを有し、センサ信号をメインＣＰＵに
入力し、メインＣＰＵにて各種演算を行い、センサ信号
データと演算結果データをサブＣＰＵに転送し、サブＣ
ＰＵは入力されたセンサ信号データより各種演算を行い
メインＣＰＵからの演算結果データと比較を行い異常監
視をするとともに、サブＣＰＵが自己の演算結果データ
をメインＣＰＵへ転送しメインＣＰＵでも演算結果デー
タと比較を行い異常監視をするようにしたＣＰＵシステ
ムの異常検出装置をその要旨とする。
【０００６】ここで、メインＣＰＵに較べ性能の劣るサ
ブＣＰＵを用い、ＣＰＵ間の相互監視処理をメインＣＰ
Ｕの演算周期に対し間引いて行うようにしてもよい。
ブＣＰＵを用い、ＣＰＵ間の相互監視処理をメインＣＰ
Ｕの演算周期に対し間引いて行うようにしてもよい。
【０００７】
【作用】センサ信号がメインＣＰＵに入力されて、メイ
ンＣＰＵにて各種演算が行われる。そして、センサ信号
データと演算結果データがサブＣＰＵに転送される。
又、サブＣＰＵにてセンサ信号データより各種演算が行
われ、メインＣＰＵからの演算結果データと比較され異
常監視が行われる。同時に、サブＣＰＵから自己の演算
結果データがメインＣＰＵへ転送され、メインＣＰＵで
も演算結果データと比較され異常監視が行われる。更
に、サブＣＰＵはメインＣＰＵに較べ性能が劣ってお
り、ＣＰＵ間の相互監視処理がメインＣＰＵの演算周期
に対し間引いて行われる。
ンＣＰＵにて各種演算が行われる。そして、センサ信号
データと演算結果データがサブＣＰＵに転送される。
又、サブＣＰＵにてセンサ信号データより各種演算が行
われ、メインＣＰＵからの演算結果データと比較され異
常監視が行われる。同時に、サブＣＰＵから自己の演算
結果データがメインＣＰＵへ転送され、メインＣＰＵで
も演算結果データと比較され異常監視が行われる。更
に、サブＣＰＵはメインＣＰＵに較べ性能が劣ってお
り、ＣＰＵ間の相互監視処理がメインＣＰＵの演算周期
に対し間引いて行われる。
【０００８】
【実施例】以下、この発明を車両の後輪舵角制御装置に
具体化した一実施例を図面に従って説明する。
具体化した一実施例を図面に従って説明する。
【０００９】図２において、後輪操舵機構１内に取り付
けられた直流サーボモータ２は電気的制御装置３の電気
的指令信号を受けて正逆方向に回転し、減衰ギア４を通
して油圧パワーアシスト付ラック・アンド・ピニオン機
構つまり操舵機構１の出力軸（図示しないトーションバ
ー）に連結されている。トーションバーの他端にはピニ
オンギア５が装着されており、パワーピストン６の一端
に形成されたラック７と噛み合っている。即ち、モータ
２によりトーションバーの一端が回され、トーションバ
ーが捩じれ、油圧バルブ８の絞り面積が変化し、トーシ
ョンバーの捩じれを修正する方向に油圧を供給してパワ
ーピストン６を動かす機構となっている。パワーピスト
ン６の両端は、それぞれタイロッド９を介してナックル
アーム１０に連結されている。後輪１１はナックルアー
ム１０によって左右方向へ揺動自在に支持されている。
けられた直流サーボモータ２は電気的制御装置３の電気
的指令信号を受けて正逆方向に回転し、減衰ギア４を通
して油圧パワーアシスト付ラック・アンド・ピニオン機
構つまり操舵機構１の出力軸（図示しないトーションバ
ー）に連結されている。トーションバーの他端にはピニ
オンギア５が装着されており、パワーピストン６の一端
に形成されたラック７と噛み合っている。即ち、モータ
２によりトーションバーの一端が回され、トーションバ
ーが捩じれ、油圧バルブ８の絞り面積が変化し、トーシ
ョンバーの捩じれを修正する方向に油圧を供給してパワ
ーピストン６を動かす機構となっている。パワーピスト
ン６の両端は、それぞれタイロッド９を介してナックル
アーム１０に連結されている。後輪１１はナックルアー
ム１０によって左右方向へ揺動自在に支持されている。
【００１０】従って、図中のＡ矢印方向にパワーピスト
ン６が動くことで、後輪１１は左右に操舵される。そし
て、トーションバーの捩じれがなくなると油圧バルブ８
の絞り面積は「０」となり、パワーピストン６を動かす
油圧は「０」となってパワーピストン６は停止する。こ
こで、後輪操舵角センサ１２は、パワーピストン６の位
置を検出し信号を出力する。電気的制御装置３は、この
信号に基づいて、パワーピストン６の位置と後輪実舵角
との関係から、後輪実舵角を求めるとともに、後輪実舵
角のその変化率より操舵角速度も求める。サーボモータ
２を含む操舵機構１と制御装置３とによって、後輪操舵
角指令位置に後輪実舵角が一致するように後輪１１を位
置決め制御する位置決めサーボ系を構成している。尚、
１３は油圧バルブ８を介してパワーピストン６に油圧を
供給する油圧ポンプ、１４はオイルタンクを示す。
ン６が動くことで、後輪１１は左右に操舵される。そし
て、トーションバーの捩じれがなくなると油圧バルブ８
の絞り面積は「０」となり、パワーピストン６を動かす
油圧は「０」となってパワーピストン６は停止する。こ
こで、後輪操舵角センサ１２は、パワーピストン６の位
置を検出し信号を出力する。電気的制御装置３は、この
信号に基づいて、パワーピストン６の位置と後輪実舵角
との関係から、後輪実舵角を求めるとともに、後輪実舵
角のその変化率より操舵角速度も求める。サーボモータ
２を含む操舵機構１と制御装置３とによって、後輪操舵
角指令位置に後輪実舵角が一致するように後輪１１を位
置決め制御する位置決めサーボ系を構成している。尚、
１３は油圧バルブ８を介してパワーピストン６に油圧を
供給する油圧ポンプ、１４はオイルタンクを示す。
【００１１】車速センサ１５は車軸又は車輪の回転速度
を検出して車速Ｖに応じた車速信号を制御装置３に出力
する。前輪操舵角センサ１６はロータリエンコーダより
なり、ステアリングシャフト１７に設けられている。そ
して、ステアリングホイール１８のハンドル操作に伴う
ステアリングシャフト１７の回転を検出して前輪１９の
操舵角θs に応じた前輪操舵角信号を制御装置３に出力
する。ヨーレイトセンサ２０はジャイロ等で構成され、
車両の重心を中心とした車両の回転角速度（ヨーレイト
Ｗa ）に応じたヨーレイト信号を制御装置３に出力す
る。左車輪速センサ２１は前輪１９の左車輪の回転速
（左車輪速ωL ）を検出し、右車輪速センサ２２は前輪
１９の右車輪の回転速（左車輪速ωR ）を検出する。ブ
レーキスイッチ２３はＡＢＳ（アンチロックブレーキシ
ステム）制御実行中、もしくは、ブレーキペダル操作が
行われているとオンする。
を検出して車速Ｖに応じた車速信号を制御装置３に出力
する。前輪操舵角センサ１６はロータリエンコーダより
なり、ステアリングシャフト１７に設けられている。そ
して、ステアリングホイール１８のハンドル操作に伴う
ステアリングシャフト１７の回転を検出して前輪１９の
操舵角θs に応じた前輪操舵角信号を制御装置３に出力
する。ヨーレイトセンサ２０はジャイロ等で構成され、
車両の重心を中心とした車両の回転角速度（ヨーレイト
Ｗa ）に応じたヨーレイト信号を制御装置３に出力す
る。左車輪速センサ２１は前輪１９の左車輪の回転速
（左車輪速ωL ）を検出し、右車輪速センサ２２は前輪
１９の右車輪の回転速（左車輪速ωR ）を検出する。ブ
レーキスイッチ２３はＡＢＳ（アンチロックブレーキシ
ステム）制御実行中、もしくは、ブレーキペダル操作が
行われているとオンする。
【００１２】制御装置３を図１に基づいて説明する。制
御装置３はメインＣＰＵ２４と、波形整形回路２５〜２
８と、アナログバッファ２９と、Ａ／Ｄコンバータ３０
と、デジタルバッファ３１と、駆動回路３２と、サブＣ
ＰＵ３３と、オアゲート３４とを備えている。波形整形
回路２５〜２８は車速センサ１５、左車輪速センサ２
１、右車輪速センサ２２、前輪操舵角センサ１６からの
信号を波形整形してメインＣＰＵ２４に取り込ませる。
又、アナログバッファ２９は後輪操舵角センサ１２とヨ
ーレイトセンサ２０からの各信号を取り込み、Ａ／Ｄコ
ンバータ３０はアナログデジタル変換を行う。デジタル
バッファ３１はブレーキスイッチ２３からの信号をラッ
チする。
御装置３はメインＣＰＵ２４と、波形整形回路２５〜２
８と、アナログバッファ２９と、Ａ／Ｄコンバータ３０
と、デジタルバッファ３１と、駆動回路３２と、サブＣ
ＰＵ３３と、オアゲート３４とを備えている。波形整形
回路２５〜２８は車速センサ１５、左車輪速センサ２
１、右車輪速センサ２２、前輪操舵角センサ１６からの
信号を波形整形してメインＣＰＵ２４に取り込ませる。
又、アナログバッファ２９は後輪操舵角センサ１２とヨ
ーレイトセンサ２０からの各信号を取り込み、Ａ／Ｄコ
ンバータ３０はアナログデジタル変換を行う。デジタル
バッファ３１はブレーキスイッチ２３からの信号をラッ
チする。
【００１３】さらに、駆動回路３２はメインＣＰＵ２４
からの電流指令値信号Ｉｆに応じた電流を直流サーボモ
ータ２に供給する。メインＣＰＵ２４とサブＣＰＵ３３
とはシリアルの出力ポートと入力ポートにて接続されて
いる。オアゲート３４の一方の入力端子にはメインＣＰ
Ｕ２４が接続されるとともに、オアゲート３４の他方の
入力端子にはサブＣＰＵ３３が接続されている。さら
に、オアゲート３４の出力端子は駆動回路３２と接続さ
れている。
からの電流指令値信号Ｉｆに応じた電流を直流サーボモ
ータ２に供給する。メインＣＰＵ２４とサブＣＰＵ３３
とはシリアルの出力ポートと入力ポートにて接続されて
いる。オアゲート３４の一方の入力端子にはメインＣＰ
Ｕ２４が接続されるとともに、オアゲート３４の他方の
入力端子にはサブＣＰＵ３３が接続されている。さら
に、オアゲート３４の出力端子は駆動回路３２と接続さ
れている。
【００１４】メインＣＰＵ２４は８ビットもしくは１６
ビットのマイクロコンピュータであり、後輪操舵制御に
必要な周期（例えば、３ｍｓｅｃもしくは５ｍｓｅｃ
等）で前述のセンサ信号を入力し、後輪操舵制御のため
の演算を実行し、後輪操舵制御信号を出力する。そし
て、この周期の数回に１回の周期（サブＣＰＵ通信周期
と呼ぶ）でシリアル入出力ポートにて、サブＣＰＵ３３
とデータの送・受信を行い、自己の演算結果とサブＣＰ
Ｕ３３の演算結果との比較を行い、結果に差が生じれば
「サブＣＰＵ異常信号」（Ｈレベル信号）をオアゲート
３４に出力する。又、この周期（サブＣＰＵ３３との通
信周期）間に、サブＣＰＵ３３からの演算結果データが
受信されない場合も「サブＣＰＵ異常信号」（Ｈレベル
信号）をオアゲート３４に出力する。
ビットのマイクロコンピュータであり、後輪操舵制御に
必要な周期（例えば、３ｍｓｅｃもしくは５ｍｓｅｃ
等）で前述のセンサ信号を入力し、後輪操舵制御のため
の演算を実行し、後輪操舵制御信号を出力する。そし
て、この周期の数回に１回の周期（サブＣＰＵ通信周期
と呼ぶ）でシリアル入出力ポートにて、サブＣＰＵ３３
とデータの送・受信を行い、自己の演算結果とサブＣＰ
Ｕ３３の演算結果との比較を行い、結果に差が生じれば
「サブＣＰＵ異常信号」（Ｈレベル信号）をオアゲート
３４に出力する。又、この周期（サブＣＰＵ３３との通
信周期）間に、サブＣＰＵ３３からの演算結果データが
受信されない場合も「サブＣＰＵ異常信号」（Ｈレベル
信号）をオアゲート３４に出力する。
【００１５】サブＣＰＵ３３は４ビットもしくは１ビッ
トのマイクロコンピュータである。このサブＣＰＵ３３
では、通常、メインＣＰＵ２４からのデータ待ち状態で
あり、メインＣＰＵ２４からのセンサ信号データ、およ
び演算結果データを入力する。そして、センサ信号デー
タを用いて後輪操舵制御のための演算を実行する。算出
された演算結果はメインＣＰＵ２４へ送信するととも
に、メインＣＰＵ２４からの演算結果と比較を行い、差
が生じた場合は「メインＣＰＵ異常信号」（Ｈレベル信
号）をオアゲート３４に出力する。演算結果が一致した
場合は、メインＣＰＵ２４からのデータ待ち状態とな
る。又、この待ち状態が一定時間経過してもメインＣＰ
Ｕ２４からデータが入力されない場合も「メインＣＰＵ
異常信号」（Ｈレベル信号）をオアゲート３４に出力す
る。
トのマイクロコンピュータである。このサブＣＰＵ３３
では、通常、メインＣＰＵ２４からのデータ待ち状態で
あり、メインＣＰＵ２４からのセンサ信号データ、およ
び演算結果データを入力する。そして、センサ信号デー
タを用いて後輪操舵制御のための演算を実行する。算出
された演算結果はメインＣＰＵ２４へ送信するととも
に、メインＣＰＵ２４からの演算結果と比較を行い、差
が生じた場合は「メインＣＰＵ異常信号」（Ｈレベル信
号）をオアゲート３４に出力する。演算結果が一致した
場合は、メインＣＰＵ２４からのデータ待ち状態とな
る。又、この待ち状態が一定時間経過してもメインＣＰ
Ｕ２４からデータが入力されない場合も「メインＣＰＵ
異常信号」（Ｈレベル信号）をオアゲート３４に出力す
る。
【００１６】オアゲート３４は、メインＣＰＵ２４とサ
ブＣＰＵ３３のポート出力が入力され、どちらか一方で
も異常信号（Ｈレベル信号）が入力されると、その出力
がＨレベルとなる。このオアゲート３４のＨレベルの出
力により、駆動回路３２において後輪操舵制御が中止さ
れるようになっている。
ブＣＰＵ３３のポート出力が入力され、どちらか一方で
も異常信号（Ｈレベル信号）が入力されると、その出力
がＨレベルとなる。このオアゲート３４のＨレベルの出
力により、駆動回路３２において後輪操舵制御が中止さ
れるようになっている。
【００１７】次に、作用を説明する。図３は、メインＣ
ＰＵ２４とサブＣＰＵ３３のデータ送・受信の状態を示
すタイムチャート図である。ここで、サブＣＰＵ３３の
通信周期はメインＣＰＵ２４の定時割込み周期の４回に
１回実施している。
ＰＵ２４とサブＣＰＵ３３のデータ送・受信の状態を示
すタイムチャート図である。ここで、サブＣＰＵ３３の
通信周期はメインＣＰＵ２４の定時割込み周期の４回に
１回実施している。
【００１８】このメインＣＰＵ２４の処理、及び、サブ
ＣＰＵ３３の処理をフローチャートを用いて説明する。
図４は、メインＣＰＵ２４の定時割込み処理のフローチ
ャートである。
ＣＰＵ３３の処理をフローチャートを用いて説明する。
図４は、メインＣＰＵ２４の定時割込み処理のフローチ
ャートである。
【００１９】メインＣＰＵ２４はステップ１０１で、前
回の割込み処理で算出された演算結果を駆動回路３２へ
出力する。そして、メインＣＰＵ２４はステップ１０２
で、演算結果をサブＣＰＵ３３へ転送するか否かを判定
する。ここで、本実施例では、定時割込み４回に１回サ
ブＣＰＵ３３へデータ転送を行うので、この転送周期を
カウントするカウンタの値ｎは正常時ｎ＝０〜３とな
る。メインＣＰＵ２４はｎ＝１ならばステップ１０３に
移行して、演算結果をサブＣＰＵ３３へ転送し、ｎ≠１
ならばステップ１０３の処理を実施せずにステップ１０
４に移行する。
回の割込み処理で算出された演算結果を駆動回路３２へ
出力する。そして、メインＣＰＵ２４はステップ１０２
で、演算結果をサブＣＰＵ３３へ転送するか否かを判定
する。ここで、本実施例では、定時割込み４回に１回サ
ブＣＰＵ３３へデータ転送を行うので、この転送周期を
カウントするカウンタの値ｎは正常時ｎ＝０〜３とな
る。メインＣＰＵ２４はｎ＝１ならばステップ１０３に
移行して、演算結果をサブＣＰＵ３３へ転送し、ｎ≠１
ならばステップ１０３の処理を実施せずにステップ１０
４に移行する。
【００２０】メインＣＰＵ２４はステップ１０４で各種
センサ信号を入力する。そして、メインＣＰＵ２４はス
テップ１０５で入力されたセンサ信号データをサブＣＰ
Ｕ３３へ転送するか否かを判定する処理を行う。つま
り、メインＣＰＵ２４はステップ１０５でｎ＝０なら
ば、ステップ１０６でセンサ信号データをサブＣＰＵ３
３へ転送し、ステップ１０５でｎ≠０ならば、ステップ
１０７に移行する。
センサ信号を入力する。そして、メインＣＰＵ２４はス
テップ１０５で入力されたセンサ信号データをサブＣＰ
Ｕ３３へ転送するか否かを判定する処理を行う。つま
り、メインＣＰＵ２４はステップ１０５でｎ＝０なら
ば、ステップ１０６でセンサ信号データをサブＣＰＵ３
３へ転送し、ステップ１０５でｎ≠０ならば、ステップ
１０７に移行する。
【００２１】メインＣＰＵ２４はステップ１０７で、カ
ウンタの値ｎを「１」インクリメントし、ステップ１０
８でセンサ信号から後輪指令値を算出する。そして、メ
インＣＰＵ２４はステップ１０９で演算結果がサブＣＰ
Ｕ３３からの演算結果と比較されるべきデータであるか
否かの判定を行い、ｎ＝１であればステップ１１０にて
比較用メモリにステップ１０８での演算結果を保存す
る。一方、メインＣＰＵ２４はｎ≠１であれば、ステッ
プ１１１に移行する。
ウンタの値ｎを「１」インクリメントし、ステップ１０
８でセンサ信号から後輪指令値を算出する。そして、メ
インＣＰＵ２４はステップ１０９で演算結果がサブＣＰ
Ｕ３３からの演算結果と比較されるべきデータであるか
否かの判定を行い、ｎ＝１であればステップ１１０にて
比較用メモリにステップ１０８での演算結果を保存す
る。一方、メインＣＰＵ２４はｎ≠１であれば、ステッ
プ１１１に移行する。
【００２２】メインＣＰＵ２４はステップ１１１でシリ
アル入力レジスタにサブＣＰＵ３３からのデータが転送
済であるか否かを判定し、データが転送済であればステ
ップ１１２で、サブＣＰＵ３３から転送された演算結果
データと、ステップ１１０で保存した自己の演算結果デ
ータとの比較を行なう。そして、メインＣＰＵ２４はス
テップ１１３にて、データが一致するか否かの判定を行
い、一致すればステップ１１４でカウンタの値ｎをクリ
ア（ｎ＝０）し、割込み処理を終了する。又、メインＣ
ＰＵ２４はステップ１１３でデータが一致しない場合、
ステップ１１６でオアゲート３４にサブＣＰＵ異常信号
（Ｈレベル信号）を出力する。
アル入力レジスタにサブＣＰＵ３３からのデータが転送
済であるか否かを判定し、データが転送済であればステ
ップ１１２で、サブＣＰＵ３３から転送された演算結果
データと、ステップ１１０で保存した自己の演算結果デ
ータとの比較を行なう。そして、メインＣＰＵ２４はス
テップ１１３にて、データが一致するか否かの判定を行
い、一致すればステップ１１４でカウンタの値ｎをクリ
ア（ｎ＝０）し、割込み処理を終了する。又、メインＣ
ＰＵ２４はステップ１１３でデータが一致しない場合、
ステップ１１６でオアゲート３４にサブＣＰＵ異常信号
（Ｈレベル信号）を出力する。
【００２３】一方、メインＣＰＵ２４はステップ１１１
でサブＣＰＵ３３からデータが転送されてない場合は、
ステップ１１５に移行して、ｎ≧４であるかどうか判定
する。これは、サブＣＰＵ３３からの入力待ちのタイム
オーバを判定する処理であり、ｎ＜４であれば、待ち時
間内であり、割込み処理を終了する。しかし、ｎ≧４で
あれば、メインＣＰＵ２４は待ち時間のタイムオーバと
なり、ステップ１１６へ移り、オアゲート３４にサブＣ
ＰＵ異常信号（Ｈレベル信号）を出力し、割込み処理を
終了する。
でサブＣＰＵ３３からデータが転送されてない場合は、
ステップ１１５に移行して、ｎ≧４であるかどうか判定
する。これは、サブＣＰＵ３３からの入力待ちのタイム
オーバを判定する処理であり、ｎ＜４であれば、待ち時
間内であり、割込み処理を終了する。しかし、ｎ≧４で
あれば、メインＣＰＵ２４は待ち時間のタイムオーバと
なり、ステップ１１６へ移り、オアゲート３４にサブＣ
ＰＵ異常信号（Ｈレベル信号）を出力し、割込み処理を
終了する。
【００２４】以上がメインＣＰＵ２４側のサブＣＰＵ３
３との送・受信処理である。次に、サブＣＰＵ３３側の
処理を図５、図６を用いて説明する。図５はサブＣＰＵ
３３のメインルーチンを示すフローチャートである。
３との送・受信処理である。次に、サブＣＰＵ３３側の
処理を図５、図６を用いて説明する。図５はサブＣＰＵ
３３のメインルーチンを示すフローチャートである。
【００２５】ステップ２０１〜２０３がパワーＯＮ時や
リセットスタート時のイニシャル・ルーチンであり、ス
テップ２０４以後がメインルーチン（メインループ）で
ある。
リセットスタート時のイニシャル・ルーチンであり、ス
テップ２０４以後がメインルーチン（メインループ）で
ある。
【００２６】まず、サブＣＰＵ３３はステップ２０１に
て、ＲＡＭチェック、メモリ、レジスタクリア等のチェ
ックを行なう。サブＣＰＵ３３はステップ２０２でフリ
ーランニングカウンタの値をＸ，Ｙに書き込む。そし
て、サブＣＰＵ３３はステップ２０３でメインＣＰＵ２
４にサブＣＰＵ３３がスタンバイできた旨の信号を出力
する。
て、ＲＡＭチェック、メモリ、レジスタクリア等のチェ
ックを行なう。サブＣＰＵ３３はステップ２０２でフリ
ーランニングカウンタの値をＸ，Ｙに書き込む。そし
て、サブＣＰＵ３３はステップ２０３でメインＣＰＵ２
４にサブＣＰＵ３３がスタンバイできた旨の信号を出力
する。
【００２７】サブＣＰＵ３３はステップ２０４でシリア
ル入力割込みによるメインＣＰＵ２４からのセンサ信号
データが受信済であるかどうか判定する。判定は、セン
サデータフラグを用い、フラグが「１」であれば、セン
サ信号データが受信済と判定し、ステップ２０５にてセ
ンサデータフラグを「０」にし、ステップ２０６で受信
されたセンサ信号データから後輪指令値の算出を行な
う。そして、サブＣＰＵ３３はステップ２０７で演算結
果データをメインＣＰＵ２４へシリアル出力を用いて転
送する。又、サブＣＰＵ３３はステップ２０４でフラグ
が「０」であれば、センサ信号データ未受信と判定し、
ステップ２０８に移行する。
ル入力割込みによるメインＣＰＵ２４からのセンサ信号
データが受信済であるかどうか判定する。判定は、セン
サデータフラグを用い、フラグが「１」であれば、セン
サ信号データが受信済と判定し、ステップ２０５にてセ
ンサデータフラグを「０」にし、ステップ２０６で受信
されたセンサ信号データから後輪指令値の算出を行な
う。そして、サブＣＰＵ３３はステップ２０７で演算結
果データをメインＣＰＵ２４へシリアル出力を用いて転
送する。又、サブＣＰＵ３３はステップ２０４でフラグ
が「０」であれば、センサ信号データ未受信と判定し、
ステップ２０８に移行する。
【００２８】サブＣＰＵ３３はステップ２０８でシリア
ル入力割り込みによるメインＣＰＵ２４からの演算結果
データが受信済であるかどうか判定する。判定は、演算
結果データフラグを用い、フラグが「１」であれば演算
結果データが受信済と判定し、ステップ２０９にて結果
データフラグを「０」にし、ステップ２１０で自己の演
算結果とメインＣＰＵ２４からの演算結果とのデータ比
較を行なう。
ル入力割り込みによるメインＣＰＵ２４からの演算結果
データが受信済であるかどうか判定する。判定は、演算
結果データフラグを用い、フラグが「１」であれば演算
結果データが受信済と判定し、ステップ２０９にて結果
データフラグを「０」にし、ステップ２１０で自己の演
算結果とメインＣＰＵ２４からの演算結果とのデータ比
較を行なう。
【００２９】そして、サブＣＰＵ３３はステップ２１１
で演算結果データが一致するか否かの判定を行い、一致
すればステップ２１２で、現在のフリーランカウンタか
らＸの値を減じたものをＴ１に書き込む。さらに、サブ
ＣＰＵ３３はステップ２１３で、Ｔ１の値がＴ１＞４τ
であるか否かの判定をする。ここで、τはメインＣＰＵ
２４の定時割込み時間であり、本実施例では、メインＣ
ＰＵ２４とサブＣＰＵ３３のデータ送受信は割込み４回
に対し１回実施する。従って、４τは、メイン−サブＣ
ＰＵ間の送受信サイクル時間であり、即ち、サブＣＰＵ
３３のメインＣＰＵ２４からの入力待ちでのタイムオー
バを判定するものである。
で演算結果データが一致するか否かの判定を行い、一致
すればステップ２１２で、現在のフリーランカウンタか
らＸの値を減じたものをＴ１に書き込む。さらに、サブ
ＣＰＵ３３はステップ２１３で、Ｔ１の値がＴ１＞４τ
であるか否かの判定をする。ここで、τはメインＣＰＵ
２４の定時割込み時間であり、本実施例では、メインＣ
ＰＵ２４とサブＣＰＵ３３のデータ送受信は割込み４回
に対し１回実施する。従って、４τは、メイン−サブＣ
ＰＵ間の送受信サイクル時間であり、即ち、サブＣＰＵ
３３のメインＣＰＵ２４からの入力待ちでのタイムオー
バを判定するものである。
【００３０】Ｔ１≦４τであれば、入力待ち時間内であ
るので、ステップ２０４へ戻り以後、同一処理を繰り返
す。一方、サブＣＰＵ３３はステップ２１３でＴ１＞４
τであれば、メインＣＰＵ入力待ちタイムオーバと判定
し、ステップ２１４でオアゲート３４にメインＣＰＵ異
常信号（Ｈレベル信号）の出力を行い、処理終了とな
る。又、サブＣＰＵ３３はステップ２１１で演算結果デ
ータが一致しなかった場合もステップ２１４に移行し
て、メインＣＰＵ異常信号（Ｈレベル信号）の出力を行
い処理終了となる。
るので、ステップ２０４へ戻り以後、同一処理を繰り返
す。一方、サブＣＰＵ３３はステップ２１３でＴ１＞４
τであれば、メインＣＰＵ入力待ちタイムオーバと判定
し、ステップ２１４でオアゲート３４にメインＣＰＵ異
常信号（Ｈレベル信号）の出力を行い、処理終了とな
る。又、サブＣＰＵ３３はステップ２１１で演算結果デ
ータが一致しなかった場合もステップ２１４に移行し
て、メインＣＰＵ異常信号（Ｈレベル信号）の出力を行
い処理終了となる。
【００３１】図６はサブＣＰＵ３３のシリアル入力割込
み処理を示すフローチャートである。サブＣＰＵ３３は
ステップ３０１でメインＣＰＵ２４からのデータ入力を
受信すると、ステップ３０２にてＸ＝Ｙの判定を行う。
ここで、図５のステップ２０２でＸ，Ｙを同じ値にし、
かつセンサ信号データが演算結果データよりも先に送ら
れてくるので、Ｘ＝Ｙであれば、入力データはセンサ信
号データであると判定する。そして、サブＣＰＵ３３は
Ｘ＝Ｙならば、ステップ３０３で現在のフリーランカウ
ンタの値をＸに書き込み、ステップ３０４にてセンサデ
ータフラグを「１」にして処理を終了する。
み処理を示すフローチャートである。サブＣＰＵ３３は
ステップ３０１でメインＣＰＵ２４からのデータ入力を
受信すると、ステップ３０２にてＸ＝Ｙの判定を行う。
ここで、図５のステップ２０２でＸ，Ｙを同じ値にし、
かつセンサ信号データが演算結果データよりも先に送ら
れてくるので、Ｘ＝Ｙであれば、入力データはセンサ信
号データであると判定する。そして、サブＣＰＵ３３は
Ｘ＝Ｙならば、ステップ３０３で現在のフリーランカウ
ンタの値をＸに書き込み、ステップ３０４にてセンサデ
ータフラグを「１」にして処理を終了する。
【００３２】サブＣＰＵ３３はステップ３０２でＸ≠Ｙ
であればメインＣＰＵ２４からの演算結果データと判定
し、ステップ３０５で現在のフリーランカウンタの値を
Ｘ及びＹに書き込み、ステップ３０６にて演算結果デー
タフラグを「１」にして処理を終了する。
であればメインＣＰＵ２４からの演算結果データと判定
し、ステップ３０５で現在のフリーランカウンタの値を
Ｘ及びＹに書き込み、ステップ３０６にて演算結果デー
タフラグを「１」にして処理を終了する。
【００３３】そして、オアゲート３４に対し、メインＣ
ＰＵ２４あるいはサブＣＰＵ３３のどちらか一方でも異
常信号（Ｈレベル信号）が入力されると、オアゲート３
４の出力がＨレベルとなる。オアゲート３４の出力がＨ
レベルとなると、駆動回路３２において後輪操舵制御が
中止される。
ＰＵ２４あるいはサブＣＰＵ３３のどちらか一方でも異
常信号（Ｈレベル信号）が入力されると、オアゲート３
４の出力がＨレベルとなる。オアゲート３４の出力がＨ
レベルとなると、駆動回路３２において後輪操舵制御が
中止される。
【００３４】このように本実施例では、メインＣＰＵ２
４とサブＣＰＵ３３とを有し、センサ信号を全てメイン
ＣＰＵ２４に入力し、メインＣＰＵ２４にて各種演算を
行い、センサ信号データと演算結果データをサブＣＰＵ
３３に転送する。そして、サブＣＰＵ３３は入力された
センサ信号データより各種演算を行いメインＣＰＵ２４
からの演算結果データと比較を行い異常監視をする。一
方、サブＣＰＵ３３が自己の演算結果データをメインＣ
ＰＵ２４へ転送しメインＣＰＵ２４でも演算結果データ
と比較を行い異常監視をするようにした。このようにし
てＣＰＵ間の演算データを用いての相互チェックができ
る。つまり、特開平２−２４９７６２号公報のように各
センサ信号をそれぞれのＣＰＵに入力し、それぞれで同
一の演算を行い演算結果を比較する場合にはそれぞれの
信号入力を２つのＣＰＵで同期させることが必要であっ
た。しかしながら、本実施例では、センサ信号入力を２
つのＣＰＵで同期させることなく、センサ入力時のタイ
ミングズレによる演算誤差を防止することができ、常に
確実にシステムの異常を監視することができることとな
る。
４とサブＣＰＵ３３とを有し、センサ信号を全てメイン
ＣＰＵ２４に入力し、メインＣＰＵ２４にて各種演算を
行い、センサ信号データと演算結果データをサブＣＰＵ
３３に転送する。そして、サブＣＰＵ３３は入力された
センサ信号データより各種演算を行いメインＣＰＵ２４
からの演算結果データと比較を行い異常監視をする。一
方、サブＣＰＵ３３が自己の演算結果データをメインＣ
ＰＵ２４へ転送しメインＣＰＵ２４でも演算結果データ
と比較を行い異常監視をするようにした。このようにし
てＣＰＵ間の演算データを用いての相互チェックができ
る。つまり、特開平２−２４９７６２号公報のように各
センサ信号をそれぞれのＣＰＵに入力し、それぞれで同
一の演算を行い演算結果を比較する場合にはそれぞれの
信号入力を２つのＣＰＵで同期させることが必要であっ
た。しかしながら、本実施例では、センサ信号入力を２
つのＣＰＵで同期させることなく、センサ入力時のタイ
ミングズレによる演算誤差を防止することができ、常に
確実にシステムの異常を監視することができることとな
る。
【００３５】又、サブＣＰＵ３３にメインＣＰＵ２４よ
りも性能の低いコンピュータを用いても、ＣＰＵ間の相
互監視処理をメインＣＰＵ２４の演算周期４回に対し１
回に間引いて行うことにより、異常を監視することがで
きる。
りも性能の低いコンピュータを用いても、ＣＰＵ間の相
互監視処理をメインＣＰＵ２４の演算周期４回に対し１
回に間引いて行うことにより、異常を監視することがで
きる。
【００３６】尚、この発明は上記実施例に限定されるも
のではなく、以下のように実施してもよい。例えば、前
記実施例ではオアゲート３４の出力端子と駆動回路３２
とを接続しオアゲート３４の出力がＨレベルになると駆
動回路３２で後輪操舵制御を中止したが、オアゲート３
４の出力端子とメインＣＰＵ２４のリセットポート及び
サブＣＰＵ３３のリセットポートとを接続する。そし
て、オアゲート３４の出力がＨレベルになるとメインＣ
ＰＵ２４とサブＣＰＵ３３とをリセットするようにして
もよい。
のではなく、以下のように実施してもよい。例えば、前
記実施例ではオアゲート３４の出力端子と駆動回路３２
とを接続しオアゲート３４の出力がＨレベルになると駆
動回路３２で後輪操舵制御を中止したが、オアゲート３
４の出力端子とメインＣＰＵ２４のリセットポート及び
サブＣＰＵ３３のリセットポートとを接続する。そし
て、オアゲート３４の出力がＨレベルになるとメインＣ
ＰＵ２４とサブＣＰＵ３３とをリセットするようにして
もよい。
【００３７】又、前記実施例では、２つのＣＰＵ間の相
互通信にシリアルポートを用いたが、８ビットのパラレ
ルポートを用いてもよい。さらに、前記実施例では、１
つの演算結果のみ比較したが、２つ以上の演算結果の比
較を行うことも可能であり、比較を増せば、相互チェッ
クの信頼度も上昇する。
互通信にシリアルポートを用いたが、８ビットのパラレ
ルポートを用いてもよい。さらに、前記実施例では、１
つの演算結果のみ比較したが、２つ以上の演算結果の比
較を行うことも可能であり、比較を増せば、相互チェッ
クの信頼度も上昇する。
【００３８】さらには、前記実施例ではメインＣＰＵ２
４とサブＣＰＵ３３の性能を異ならせたが、同一性能と
してもよい。図７は２つのＣＰＵが同一性能である場合
におけるメインＣＰＵ２４とサブＣＰＵ３３のデータ送
・受信状態のタイムチャートである。又、図８はこの場
合のメインＣＰＵ２４の処理のフローチャートである。
４とサブＣＰＵ３３の性能を異ならせたが、同一性能と
してもよい。図７は２つのＣＰＵが同一性能である場合
におけるメインＣＰＵ２４とサブＣＰＵ３３のデータ送
・受信状態のタイムチャートである。又、図８はこの場
合のメインＣＰＵ２４の処理のフローチャートである。
【００３９】つまり、図８において、メインＣＰＵ２４
はステップ４０１でサブＣＰＵ３３から入力データがあ
ったか否か判定し、入力データがあるとステップ４０２
でそのサブＣＰＵ３３からの演算結果データとメインＣ
ＰＵ２４の前回の演算結果データとの比較を行う。メイ
ンＣＰＵ２４はステップ４０３で演算結果データが一致
していると、ステップ４０４で前回の演算結果を駆動回
路３２に出力する。一方、メインＣＰＵ２４はステップ
４０３において演算結果データが一致しないとステップ
４０６でオアゲート３４にサブＣＰＵ異常信号（Ｈレベ
ル信号）を出力する。又、メインＣＰＵ２４はステップ
４０１においてサブＣＰＵ３３から入力データがない
と、ステップ４０５でカウンタの値ｎが「１」か否か判
定し、ｎ＝１ならばステップ４０６でオアゲート３４に
サブＣＰＵ異常信号（Ｈレベル信号）を出力する。メイ
ンＣＰＵ２４はステップ４０５においてｎ≠１ならばス
テップ４０７に移行する。メインＣＰＵ２４はステップ
４０７で各種センサ信号を入力し、ステップ４０８でサ
ブＣＰＵ３３にセンサ信号データを送信し、ステップ４
０９でカウンタの値ｎを「１」にする。さらに、メイン
ＣＰＵ２４はステップ４１０でセンサ信号データから後
輪指令値を演算し、ステップ４１１でサブＣＰＵ３３に
演算結果を転送する。
はステップ４０１でサブＣＰＵ３３から入力データがあ
ったか否か判定し、入力データがあるとステップ４０２
でそのサブＣＰＵ３３からの演算結果データとメインＣ
ＰＵ２４の前回の演算結果データとの比較を行う。メイ
ンＣＰＵ２４はステップ４０３で演算結果データが一致
していると、ステップ４０４で前回の演算結果を駆動回
路３２に出力する。一方、メインＣＰＵ２４はステップ
４０３において演算結果データが一致しないとステップ
４０６でオアゲート３４にサブＣＰＵ異常信号（Ｈレベ
ル信号）を出力する。又、メインＣＰＵ２４はステップ
４０１においてサブＣＰＵ３３から入力データがない
と、ステップ４０５でカウンタの値ｎが「１」か否か判
定し、ｎ＝１ならばステップ４０６でオアゲート３４に
サブＣＰＵ異常信号（Ｈレベル信号）を出力する。メイ
ンＣＰＵ２４はステップ４０５においてｎ≠１ならばス
テップ４０７に移行する。メインＣＰＵ２４はステップ
４０７で各種センサ信号を入力し、ステップ４０８でサ
ブＣＰＵ３３にセンサ信号データを送信し、ステップ４
０９でカウンタの値ｎを「１」にする。さらに、メイン
ＣＰＵ２４はステップ４１０でセンサ信号データから後
輪指令値を演算し、ステップ４１１でサブＣＰＵ３３に
演算結果を転送する。
【００４０】尚、サブＣＰＵ３３の処理は、図５，６と
同一となるが、図５においてステップ２１３でＴ１＞τ
となる（τはメインＣＰＵの定時割込み周期）。
同一となるが、図５においてステップ２１３でＴ１＞τ
となる（τはメインＣＰＵの定時割込み周期）。
【００４１】
【発明の効果】以上詳述したようにこの発明によれば、
常に確実にシステムの異常を監視することができる優れ
た効果を発揮する。
常に確実にシステムの異常を監視することができる優れ
た効果を発揮する。
【図１】実施例の演算装置の回路図である。
【図２】後輪操舵制御装置の構成図である。
【図３】作用を説明するためのタイムチャートである。
【図４】作用を説明するためのフローチャートである。
【図５】作用を説明するためのフローチャートである。
【図６】作用を説明するためのフローチャートである。
【図７】別例のタイムチャートである。
【図８】別例のフローチャートである。
２４ メインＣＰＵ ３３ サブＣＰＵ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/16 - 11/20 G06F 15/16 - 15/177 G05B 9/03
Claims (1)
- 【請求項１】 メインＣＰＵとサブＣＰＵとを有し、セ
ンサ信号をメインＣＰＵに入力し、メインＣＰＵにて各
種演算を行い、センサ信号データと演算結果データをサ
ブＣＰＵに転送し、サブＣＰＵは入力されたセンサ信号
データより各種演算を行いメインＣＰＵからの演算結果
データと比較を行い異常監視をするとともに、サブＣＰ
Ｕが自己の演算結果データをメインＣＰＵへ転送しメイ
ンＣＰＵでも演算結果データと比較を行い異常監視をす
るようにし、 メインＣＰＵに較べ性能の劣るサブＣＰＵを用い、ＣＰ
Ｕ間の相互監視処理をメインＣＰＵの演算周期に対し間
引いて行うようにし たことを特徴とするＣＰＵシステム
の異常検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01764693A JP3284636B2 (ja) | 1993-02-04 | 1993-02-04 | Ｃｐｕシステムの異常検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01764693A JP3284636B2 (ja) | 1993-02-04 | 1993-02-04 | Ｃｐｕシステムの異常検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06230994A JPH06230994A (ja) | 1994-08-19 |
| JP3284636B2 true JP3284636B2 (ja) | 2002-05-20 |
Family
ID=11949625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01764693A Expired - Lifetime JP3284636B2 (ja) | 1993-02-04 | 1993-02-04 | Ｃｐｕシステムの異常検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284636B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3991384B2 (ja) * | 1996-07-15 | 2007-10-17 | 株式会社デンソー | 電子制御装置 |
| JP4747930B2 (ja) * | 2006-04-24 | 2011-08-17 | トヨタ自動車株式会社 | 電子制御装置、及び、演算機能検査方法 |
| JP5575086B2 (ja) * | 2011-10-20 | 2014-08-20 | 三菱電機株式会社 | 電子制御装置 |
| JP6016257B2 (ja) * | 2011-12-27 | 2016-10-26 | ボッシュ株式会社 | 車両用エンジン制御装置 |
| WO2013103001A1 (ja) * | 2012-01-04 | 2013-07-11 | 富士通株式会社 | 検出装置、検出方法、および検出プログラム |
-
1993
- 1993-02-04 JP JP01764693A patent/JP3284636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06230994A (ja) | 1994-08-19 |
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Legal Events
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