JP3284501B2 - 高圧安定化回路 - Google Patents
高圧安定化回路Info
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- JP3284501B2 JP3284501B2 JP06732097A JP6732097A JP3284501B2 JP 3284501 B2 JP3284501 B2 JP 3284501B2 JP 06732097 A JP06732097 A JP 06732097A JP 6732097 A JP6732097 A JP 6732097A JP 3284501 B2 JP3284501 B2 JP 3284501B2
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- Japan
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Description
【０００１】
【発明の属する技術分野】本発明は、テレビジョン受像
機やディスプレイ装置等に用いられる高圧安定化回路に
関する。
機やディスプレイ装置等に用いられる高圧安定化回路に
関する。
【０００２】
【従来の技術】水平偏向回路と高圧発生回路とを一体化
した水平偏向高圧発生回路において、電源となる直流電
圧を可変することなく、高圧を安定化する技術がある。
図３はその一例、即ち、従来の高圧安定化回路の一例を
示す回路図である。図３において、水平出力トランジス
タＱ１には、共振コンデンサＣ１，Ｃ２の直列回路と、
ダンパーダイオードＤ１と、水平偏向コイルＬ１とＳ字
補正コンデンサＣｓの直列回路がそれぞれ並列に接続さ
れている。また、水平出力トランジスタＱ１には、フラ
イバックトランス１の１次巻線が接続されている。フラ
イバックトランス１の１次巻線には電源＋Ｂが供給され
る。
した水平偏向高圧発生回路において、電源となる直流電
圧を可変することなく、高圧を安定化する技術がある。
図３はその一例、即ち、従来の高圧安定化回路の一例を
示す回路図である。図３において、水平出力トランジス
タＱ１には、共振コンデンサＣ１，Ｃ２の直列回路と、
ダンパーダイオードＤ１と、水平偏向コイルＬ１とＳ字
補正コンデンサＣｓの直列回路がそれぞれ並列に接続さ
れている。また、水平出力トランジスタＱ１には、フラ
イバックトランス１の１次巻線が接続されている。フラ
イバックトランス１の１次巻線には電源＋Ｂが供給され
る。
【０００３】そして、周知の動作により、水平偏向コイ
ルＬ１に水平偏向電流を流し、フライバックトランス１
の２次巻線に高圧を発生させる。なお、フライバックト
ランス１の２次巻線に発生した高圧は、整流ダイオード
Ｄ２によって整流される。
ルＬ１に水平偏向電流を流し、フライバックトランス１
の２次巻線に高圧を発生させる。なお、フライバックト
ランス１の２次巻線に発生した高圧は、整流ダイオード
Ｄ２によって整流される。
【０００４】この図３において、共振コンデンサＣ１，
Ｃ２の接続点には、トランジスタＱ３を介して可変イン
ピーダンス素子２が接続されている。この可変インピー
ダンス素子２を可変することにより、等価共振容量を可
変することができる。これによって、水平出力トランジ
スタＱ１のコレクタに発生する帰線パルスの波高値を制
御することができ、フライバックトランス１の２次側に
発生する高圧を安定化することができる。
Ｃ２の接続点には、トランジスタＱ３を介して可変イン
ピーダンス素子２が接続されている。この可変インピー
ダンス素子２を可変することにより、等価共振容量を可
変することができる。これによって、水平出力トランジ
スタＱ１のコレクタに発生する帰線パルスの波高値を制
御することができ、フライバックトランス１の２次側に
発生する高圧を安定化することができる。
【０００５】この図３に示す従来の高圧安定化回路で
は、系の応答が速く、高圧の安定化には適しているが、
可変インピーダンス素子２の消費電力が大きく、実際に
は高圧の可変範囲を大きくとることができない。これを
解決する他の従来例として、図４に示す高圧安定化回路
がある。なお、図４において、図３と同一部分には同一
符号を付し、その説明を省略する。
は、系の応答が速く、高圧の安定化には適しているが、
可変インピーダンス素子２の消費電力が大きく、実際に
は高圧の可変範囲を大きくとることができない。これを
解決する他の従来例として、図４に示す高圧安定化回路
がある。なお、図４において、図３と同一部分には同一
符号を付し、その説明を省略する。
【０００６】図４において、共振コンデンサＣ１，Ｃ２
の接続点には、スイッチ３とダイオードＤ３との並列回
路が接続されている。このスイッチ３を、共振コンデン
サＣ１の充電期間内でオフさせると、共振コンデンサＣ
２も充電されるが、この際、帰線電流の瞬時値に比例し
た電圧が共振コンデンサＣ２の両端に発生するため、こ
のオフのタイミングを制御することによって、水平出力
トランジスタＱ１のコレクタに発生する帰線パルスの波
高値を制御することができる。これによって、図４に示
す高圧安定化回路においても、フライバックトランス１
の２次側に発生する高圧を安定化することができる。
の接続点には、スイッチ３とダイオードＤ３との並列回
路が接続されている。このスイッチ３を、共振コンデン
サＣ１の充電期間内でオフさせると、共振コンデンサＣ
２も充電されるが、この際、帰線電流の瞬時値に比例し
た電圧が共振コンデンサＣ２の両端に発生するため、こ
のオフのタイミングを制御することによって、水平出力
トランジスタＱ１のコレクタに発生する帰線パルスの波
高値を制御することができる。これによって、図４に示
す高圧安定化回路においても、フライバックトランス１
の２次側に発生する高圧を安定化することができる。
【０００７】この図４に示す高圧安定化回路は、安価に
構成でき、良好な高圧安定化特性を得ることができる
が、帰線時間内という非常に短い時間内で制御を行うた
め、その制御信号の生成には複雑な回路を必要とする。
構成でき、良好な高圧安定化特性を得ることができる
が、帰線時間内という非常に短い時間内で制御を行うた
め、その制御信号の生成には複雑な回路を必要とする。
【０００８】
【発明が解決しようとする課題】図４に示す従来の高圧
安定化回路において、スイッチ３のオンオフを制御する
ための制御パルスを生成する方法としては、帰線パルス
を成形して三角波を生成し、この三角波と高圧誤差増幅
器（図示せず）の出力とを比較器（図示せず）により比
較し、この比較結果を用いてＰＷＭ制御を行うことが一
般的である。この方法において、制御パルスの位相を帰
線時間内に入れるためには、制御パルスの遅れを帰線パ
ルスの立ち上がりに対して極力なくす必要がある。しか
しながら、現実には、上記の比較器の応答速度やスイッ
チ３の出力インピーダンス負荷を原因とする遅れ等が存
在し、水平偏向周波数が高くなるほど、即ち、帰線時間
が短くなるほど高圧の可変範囲は制限されてしまう。
安定化回路において、スイッチ３のオンオフを制御する
ための制御パルスを生成する方法としては、帰線パルス
を成形して三角波を生成し、この三角波と高圧誤差増幅
器（図示せず）の出力とを比較器（図示せず）により比
較し、この比較結果を用いてＰＷＭ制御を行うことが一
般的である。この方法において、制御パルスの位相を帰
線時間内に入れるためには、制御パルスの遅れを帰線パ
ルスの立ち上がりに対して極力なくす必要がある。しか
しながら、現実には、上記の比較器の応答速度やスイッ
チ３の出力インピーダンス負荷を原因とする遅れ等が存
在し、水平偏向周波数が高くなるほど、即ち、帰線時間
が短くなるほど高圧の可変範囲は制限されてしまう。
【０００９】これに対し、帰線パルスよりも位相の進ん
でいる水平出力トランジスタＱ１に入力されるドライブ
パルスをトリガとし、このパルスを遅延させることによ
って制御パルスの生成に好適な位相を持った三角波を得
ることができる。しかし、このドライブパルスに対する
帰線パルスの遅れは、水平出力トランジスタＱ１のスト
レージタイムに起因するものであり、その時間量は、素
子のばらつき、偏向電流、ドライブ電流、高圧負荷（ビ
ーム電流）等の要因で変動するため、水平出力トランジ
スタＱ１に入力されるドライブパルスを用いたとしても
高圧の安定化に少なからず影響を与える。
でいる水平出力トランジスタＱ１に入力されるドライブ
パルスをトリガとし、このパルスを遅延させることによ
って制御パルスの生成に好適な位相を持った三角波を得
ることができる。しかし、このドライブパルスに対する
帰線パルスの遅れは、水平出力トランジスタＱ１のスト
レージタイムに起因するものであり、その時間量は、素
子のばらつき、偏向電流、ドライブ電流、高圧負荷（ビ
ーム電流）等の要因で変動するため、水平出力トランジ
スタＱ１に入力されるドライブパルスを用いたとしても
高圧の安定化に少なからず影響を与える。
【００１０】本発明はこのような問題点に鑑みなされた
ものであり、水平偏向周波数や負荷変動等の影響を受け
ることなく、安定した高圧を得ることができる高圧安定
化回路を提供することを目的とする。
ものであり、水平偏向周波数や負荷変動等の影響を受け
ることなく、安定した高圧を得ることができる高圧安定
化回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、出力トランジスタ（Ｑ
１）と、この出力トランジスタに接続された複数の共振
コンデンサ（Ｃ１，Ｃ２）及びフライバックトランス
（１）とを備えた高圧発生回路に用いる高圧安定化回路
において、前記出力トランジスタに発生する帰線パルス
に同期したパルスを発生するＰＬＬ回路（４）と、前記
フライバックトランスに発生した高圧の変動分を検出し
て高圧誤差検知信号を出力する高圧誤差増幅器（６）
と、前記ＰＬＬ回路より出力されたパルスを、前記高圧
誤差検知信号に応じて遅延させる遅延回路（５）と、前
記遅延回路より出力されたパルスによりオンオフされ、
前記複数の共振コンデンサの内のいずれかを帰線時間内
でオフさせて共振容量を可変させるスイッチ素子（Ｑ
２）とを設けて構成したことを特徴とする高圧安定化回
路を提供するものである。
の技術の課題を解決するため、出力トランジスタ（Ｑ
１）と、この出力トランジスタに接続された複数の共振
コンデンサ（Ｃ１，Ｃ２）及びフライバックトランス
（１）とを備えた高圧発生回路に用いる高圧安定化回路
において、前記出力トランジスタに発生する帰線パルス
に同期したパルスを発生するＰＬＬ回路（４）と、前記
フライバックトランスに発生した高圧の変動分を検出し
て高圧誤差検知信号を出力する高圧誤差増幅器（６）
と、前記ＰＬＬ回路より出力されたパルスを、前記高圧
誤差検知信号に応じて遅延させる遅延回路（５）と、前
記遅延回路より出力されたパルスによりオンオフされ、
前記複数の共振コンデンサの内のいずれかを帰線時間内
でオフさせて共振容量を可変させるスイッチ素子（Ｑ
２）とを設けて構成したことを特徴とする高圧安定化回
路を提供するものである。
【００１２】
【発明の実施の形態】以下、本発明の高圧安定化回路に
ついて、添付図面を参照して説明する。図１は本発明の
高圧安定化回路の一実施例を示す回路図、図２は本発明
の高圧安定化回路の動作を説明するための波形図であ
る。なお、図１において、図３及び図４と同一部分には
同一符号が付してある。
ついて、添付図面を参照して説明する。図１は本発明の
高圧安定化回路の一実施例を示す回路図、図２は本発明
の高圧安定化回路の動作を説明するための波形図であ
る。なお、図１において、図３及び図４と同一部分には
同一符号が付してある。
【００１３】図１において、水平出力トランジスタＱ１
には、共振コンデンサＣ１，Ｃ２の直列回路と、ダンパ
ーダイオードＤ１と、水平偏向コイルＬ１とＳ字補正コ
ンデンサＣｓの直列回路がそれぞれ並列に接続されてい
る。また、水平出力トランジスタＱ１には、フライバッ
クトランス１の１次巻線が接続されている。フライバッ
クトランス１の１次巻線には電源＋Ｂが供給される。そ
して、周知の動作により、水平偏向コイルＬ１に水平偏
向電流を流し、フライバックトランス１の２次巻線に高
圧を発生させる。なお、フライバックトランス１の２次
巻線に発生した高圧は、整流ダイオードＤ２によって整
流される。
には、共振コンデンサＣ１，Ｃ２の直列回路と、ダンパ
ーダイオードＤ１と、水平偏向コイルＬ１とＳ字補正コ
ンデンサＣｓの直列回路がそれぞれ並列に接続されてい
る。また、水平出力トランジスタＱ１には、フライバッ
クトランス１の１次巻線が接続されている。フライバッ
クトランス１の１次巻線には電源＋Ｂが供給される。そ
して、周知の動作により、水平偏向コイルＬ１に水平偏
向電流を流し、フライバックトランス１の２次巻線に高
圧を発生させる。なお、フライバックトランス１の２次
巻線に発生した高圧は、整流ダイオードＤ２によって整
流される。
【００１４】さらに、図１において、共振コンデンサＣ
１，Ｃ２の接続点には、一例としてＦＥＴであるスイッ
チ素子Ｑ２とダイオードＤ３の並列回路が接続されてい
る。水平出力トランジスタＱ１には、コンデンサＣ３，
Ｃ４の直列回路が並列に接続されている。コンデンサＣ
３，Ｃ４の接続点には、抵抗Ｒ１が接続され、抵抗Ｒ１
の一端と接地間にはツェナーダイオードＤｚが接続され
ている。水平出力トランジスタＱ１のコレクタに発生す
る帰線パルスをＶ１とすると、帰線パルスＶ１はコンデ
ンサＣ３，Ｃ４により分圧され、ＰＬＬ回路４に入力さ
れる。
１，Ｃ２の接続点には、一例としてＦＥＴであるスイッ
チ素子Ｑ２とダイオードＤ３の並列回路が接続されてい
る。水平出力トランジスタＱ１には、コンデンサＣ３，
Ｃ４の直列回路が並列に接続されている。コンデンサＣ
３，Ｃ４の接続点には、抵抗Ｒ１が接続され、抵抗Ｒ１
の一端と接地間にはツェナーダイオードＤｚが接続され
ている。水平出力トランジスタＱ１のコレクタに発生す
る帰線パルスをＶ１とすると、帰線パルスＶ１はコンデ
ンサＣ３，Ｃ４により分圧され、ＰＬＬ回路４に入力さ
れる。
【００１５】ＰＬＬ回路４は、位相比較器４１，ローパ
スフィルタ（ＬＰＦ）４２，電圧制御発振器（ＶＣＯ）
４３，遅延回路４４よりなり、周知の動作によって帰線
パルスＶ１に同期したパルスを発生する。このＰＬＬ回
路４の出力は遅延回路５に入力されて所定時間遅延さ
れ、スイッチ素子Ｑ２に入力される。
スフィルタ（ＬＰＦ）４２，電圧制御発振器（ＶＣＯ）
４３，遅延回路４４よりなり、周知の動作によって帰線
パルスＶ１に同期したパルスを発生する。このＰＬＬ回
路４の出力は遅延回路５に入力されて所定時間遅延さ
れ、スイッチ素子Ｑ２に入力される。
【００１６】一方、整流ダイオードＤ２の出力は、抵抗
Ｒ２〜Ｒ５よりなる高圧分圧回路により分圧され、抵抗
Ｒ４，Ｒ５間の分圧出力は高圧誤差増幅器６の反転端子
に入力される。高圧誤差増幅器６の非反転端子には基準
電圧Ｅｓが入力される。高圧誤差増幅器６は高圧の変動
分を検出して高圧誤差検知信号を出力する。この高圧誤
差検知信号は遅延回路５に入力され、遅延回路５は高圧
誤差検知信号に応じてＰＬＬ回路４の出力を遅延する。
Ｒ２〜Ｒ５よりなる高圧分圧回路により分圧され、抵抗
Ｒ４，Ｒ５間の分圧出力は高圧誤差増幅器６の反転端子
に入力される。高圧誤差増幅器６の非反転端子には基準
電圧Ｅｓが入力される。高圧誤差増幅器６は高圧の変動
分を検出して高圧誤差検知信号を出力する。この高圧誤
差検知信号は遅延回路５に入力され、遅延回路５は高圧
誤差検知信号に応じてＰＬＬ回路４の出力を遅延する。
【００１７】このように構成される本発明の高圧安定化
回路において、帰線パルスＶ１が図２（Ａ）に示す波形
であるとすると、ＰＬＬ回路４内の遅延回路４４は負方
向に一定時間Ｔd1だけ遅延を行う（即ち、一定時間Ｔd1
だけ位相を進める）ので、ＶＣＯ４３の出力は図２
（Ｂ）に示す波形となる。これによって、スイッチ素子
Ｑ２のゲートドライブ等に起因する遅延分をキャンセル
する。そして、遅延回路５は図２（Ｂ）に示すＶＣＯ４
３の出力を遅延時間Ｔd2だけ遅延させ、図２（Ｃ）に示
す波形とする。この遅延時間Ｔd2は、上記のように、高
圧誤差増幅器６の出力によって可変される。
回路において、帰線パルスＶ１が図２（Ａ）に示す波形
であるとすると、ＰＬＬ回路４内の遅延回路４４は負方
向に一定時間Ｔd1だけ遅延を行う（即ち、一定時間Ｔd1
だけ位相を進める）ので、ＶＣＯ４３の出力は図２
（Ｂ）に示す波形となる。これによって、スイッチ素子
Ｑ２のゲートドライブ等に起因する遅延分をキャンセル
する。そして、遅延回路５は図２（Ｂ）に示すＶＣＯ４
３の出力を遅延時間Ｔd2だけ遅延させ、図２（Ｃ）に示
す波形とする。この遅延時間Ｔd2は、上記のように、高
圧誤差増幅器６の出力によって可変される。
【００１８】これによって、スイッチ素子Ｑ２のゲート
電圧Ｖｇは図２（Ｄ）に示すようになり、共振コンデン
サＣ１，Ｃ２の接続点には、図２（Ｅ）に示すパルス電
圧Ｖ２が印加されることになる。
電圧Ｖｇは図２（Ｄ）に示すようになり、共振コンデン
サＣ１，Ｃ２の接続点には、図２（Ｅ）に示すパルス電
圧Ｖ２が印加されることになる。
【００１９】以上の動作により、スイッチ素子Ｑ２がオ
フするタイミングを、高圧制御範囲である共振コンデン
サＣ１，Ｃ２の充電期間の任意の位相に制御することが
できる。帰線パルスＶ１の波高値は、共振コンデンサＣ
２に充電される電荷量で決まり、電荷量はスイッチ素子
Ｑ２がターンオフしたときの帰線電流の瞬時値に比例す
る。従って、遅延回路５の遅延量を高圧誤差検知信号に
よって制御することにとにより、フライバックトランス
１の２次側に発生する高圧を安定化することができる。
フするタイミングを、高圧制御範囲である共振コンデン
サＣ１，Ｃ２の充電期間の任意の位相に制御することが
できる。帰線パルスＶ１の波高値は、共振コンデンサＣ
２に充電される電荷量で決まり、電荷量はスイッチ素子
Ｑ２がターンオフしたときの帰線電流の瞬時値に比例す
る。従って、遅延回路５の遅延量を高圧誤差検知信号に
よって制御することにとにより、フライバックトランス
１の２次側に発生する高圧を安定化することができる。
【００２０】この本発明の高圧安定化回路においては、
スイッチ素子Ｑ２の制御パルス（遅延回路５の出力パル
ス）は、帰線パルスＶ１に対してロックした安定なパル
スであるので、高圧変動以外の要因で位相が変化するこ
とがなく、よって、水平偏向周波数や負荷変動等の影響
を受けることなく、安定した高圧を得ることができる。
従って、本発明の高圧安定化回路は、水平偏向周波数が
可変の水平偏向高圧発生回路、特に、帰線時間が短い水
平偏向高圧発生回路に用いて好適である。なお、本実施
例では、水平偏向回路と高圧発生回路とを一体化した水
平偏向高圧発生回路について説明したが、本発明は、水
平偏向・高圧発生分離型の高圧発生回路においても適用
することができることは当然である。この場合には、水
平出力トランジスタに代わって、高圧出力トランジスタ
と称される。
スイッチ素子Ｑ２の制御パルス（遅延回路５の出力パル
ス）は、帰線パルスＶ１に対してロックした安定なパル
スであるので、高圧変動以外の要因で位相が変化するこ
とがなく、よって、水平偏向周波数や負荷変動等の影響
を受けることなく、安定した高圧を得ることができる。
従って、本発明の高圧安定化回路は、水平偏向周波数が
可変の水平偏向高圧発生回路、特に、帰線時間が短い水
平偏向高圧発生回路に用いて好適である。なお、本実施
例では、水平偏向回路と高圧発生回路とを一体化した水
平偏向高圧発生回路について説明したが、本発明は、水
平偏向・高圧発生分離型の高圧発生回路においても適用
することができることは当然である。この場合には、水
平出力トランジスタに代わって、高圧出力トランジスタ
と称される。
【００２１】
【発明の効果】以上詳細に説明したように、本発明の高
圧安定化回路は、出力トランジスタに発生する帰線パル
スに同期したパルスを発生するＰＬＬ回路と、フライバ
ックトランスに発生した高圧の変動分を検出して高圧誤
差検知信号を出力する高圧誤差増幅器と、ＰＬＬ回路よ
り出力されたパルスを、高圧誤差検知信号に応じて遅延
させる遅延回路と、この遅延回路より出力されたパルス
によりオンオフされ、複数の共振コンデンサの内のいず
れかを帰線時間内でオフさせて共振容量を可変させるス
イッチ素子とを設けて構成したので、水平偏向周波数や
負荷変動等の影響を受けることなく、安定した高圧を得
ることができる。
圧安定化回路は、出力トランジスタに発生する帰線パル
スに同期したパルスを発生するＰＬＬ回路と、フライバ
ックトランスに発生した高圧の変動分を検出して高圧誤
差検知信号を出力する高圧誤差増幅器と、ＰＬＬ回路よ
り出力されたパルスを、高圧誤差検知信号に応じて遅延
させる遅延回路と、この遅延回路より出力されたパルス
によりオンオフされ、複数の共振コンデンサの内のいず
れかを帰線時間内でオフさせて共振容量を可変させるス
イッチ素子とを設けて構成したので、水平偏向周波数や
負荷変動等の影響を受けることなく、安定した高圧を得
ることができる。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の動作を説明するための波形図である。
【図３】従来例を示す回路図である。
【図４】他の従来例を示す回路図である。
１ フライバックトランス ４ ＰＬＬ回路 ５ 遅延回路 ６ 高圧誤差増幅器 Ｃ１，Ｃ２ 共振コンデンサ Ｃ３，Ｃ４ コンデンサ Ｃｓ Ｓ字補正コンデンサ Ｄ１ ダンパーダイオード Ｄ２ 整流ダイオード Ｄ３ ダイオード Ｄｚ ツェナーダイオード Ｅｓ 基準電圧 Ｌ１ 水平偏向コイル Ｑ１ 水平出力トランジスタ Ｑ２ スイッチ素子 Ｒ１〜Ｒ５ 抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 3/185
Claims (1)
- 【請求項１】出力トランジスタと、この出力トランジス
タに接続された複数の共振コンデンサ及びフライバック
トランスとを備えた高圧発生回路に用いる高圧安定化回
路において、 前記出力トランジスタに発生する帰線パルスに同期した
パルスを発生するＰＬＬ回路と、 前記フライバックトランスに発生した高圧の変動分を検
出して高圧誤差検知信号を出力する高圧誤差増幅器と、 前記ＰＬＬ回路より出力されたパルスを、前記高圧誤差
検知信号に応じて遅延させる遅延回路と、 前記遅延回路より出力されたパルスによりオンオフさ
れ、前記複数の共振コンデンサの内のいずれかを帰線時
間内でオフさせて共振容量を可変させるスイッチ素子と
を設けて構成したことを特徴とする高圧安定化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06732097A JP3284501B2 (ja) | 1997-03-05 | 1997-03-05 | 高圧安定化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06732097A JP3284501B2 (ja) | 1997-03-05 | 1997-03-05 | 高圧安定化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10248018A JPH10248018A (ja) | 1998-09-14 |
| JP3284501B2 true JP3284501B2 (ja) | 2002-05-20 |
Family
ID=13341620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06732097A Expired - Fee Related JP3284501B2 (ja) | 1997-03-05 | 1997-03-05 | 高圧安定化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284501B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010074945A (ja) * | 2008-09-18 | 2010-04-02 | Sanken Electric Co Ltd | Ｄｃ／ａｃコンバータ及びその制御回路 |
| JP6866729B2 (ja) * | 2017-03-31 | 2021-04-28 | スミダコーポレーション株式会社 | 位相調整回路、インバータ回路及び給電装置 |
-
1997
- 1997-03-05 JP JP06732097A patent/JP3284501B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10248018A (ja) | 1998-09-14 |
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