JP3274502B2 - インバータ電源回路 - Google Patents
インバータ電源回路Info
- Publication number
- JP3274502B2 JP3274502B2 JP25121392A JP25121392A JP3274502B2 JP 3274502 B2 JP3274502 B2 JP 3274502B2 JP 25121392 A JP25121392 A JP 25121392A JP 25121392 A JP25121392 A JP 25121392A JP 3274502 B2 JP3274502 B2 JP 3274502B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- switching element
- power supply
- bias voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、自励式インバータ電源
回路に係り、特に入力電源電圧の変更が可能なものに用
いて好適なインバータ電源回路に関する。
回路に係り、特に入力電源電圧の変更が可能なものに用
いて好適なインバータ電源回路に関する。
【０００２】
【従来の技術】従来、変圧器を介して１次入力から所要
の２次出力を得る自励式インバータ電源回路が知られて
いる（「Ｃ級自励発振形コンバータについて」電子情報
通信学会技術研究報告 第1〜6頁，Vol 91，No 37，1991
年5月17日発行）。
の２次出力を得る自励式インバータ電源回路が知られて
いる（「Ｃ級自励発振形コンバータについて」電子情報
通信学会技術研究報告 第1〜6頁，Vol 91，No 37，1991
年5月17日発行）。
【０００３】この回路図を図９に示す。同図は変圧器１
の１次側に１次巻線Ｌ1と自励発振のための帰還巻線Ｌ3
を有し、２次側には出力巻線Ｌ2を有する。また１次巻
線Ｌ1には共振用のコンデンサ１１が並列接続され、こ
の共振回路と直列にＦＥＴでなるスイッチング素子２が
接続されている。更に、起動抵抗１３、コンデンサ１５
及び発振安定のためのバイアス抵抗１４、ダイオ−ド１
２からなるバイアス制御回路が設けられている。この回
路動作を説明するに、電源が投入されると、抵抗１３を
通してコンデンサ１５が充電され、この充電電圧がスイ
ッチング素子２のしきい値電圧Ｖthに達することにより
スイッチング素子２が能動状態となって帰還巻線より帰
還がかかり、発振が開始する。
の１次側に１次巻線Ｌ1と自励発振のための帰還巻線Ｌ3
を有し、２次側には出力巻線Ｌ2を有する。また１次巻
線Ｌ1には共振用のコンデンサ１１が並列接続され、こ
の共振回路と直列にＦＥＴでなるスイッチング素子２が
接続されている。更に、起動抵抗１３、コンデンサ１５
及び発振安定のためのバイアス抵抗１４、ダイオ−ド１
２からなるバイアス制御回路が設けられている。この回
路動作を説明するに、電源が投入されると、抵抗１３を
通してコンデンサ１５が充電され、この充電電圧がスイ
ッチング素子２のしきい値電圧Ｖthに達することにより
スイッチング素子２が能動状態となって帰還巻線より帰
還がかかり、発振が開始する。
【０００４】ここで、コンデンサ１５の電圧よりスイッ
チング素子２の端子電圧が低くなる期間、コンデンサ１
５の電荷は抵抗１４、ダイオ−ド１２、スイッチング素
子２を通して放電される。このため、コンデンサ１５の
電圧は、上記しきい値Ｖthよりも低くなり、スイッチン
グ素子２のオン期間が短くなる。一方、スイッチング素
子２のオン期間が短くなると、コンデンサ１５の電荷を
放電する電流量が減少するので、コンデンサ１５の電位
は上昇し、バイアス電圧ＶBを安定化する方向に負帰還
が働いて、安定した自励発振動作を行う（図１０）。
チング素子２の端子電圧が低くなる期間、コンデンサ１
５の電荷は抵抗１４、ダイオ−ド１２、スイッチング素
子２を通して放電される。このため、コンデンサ１５の
電圧は、上記しきい値Ｖthよりも低くなり、スイッチン
グ素子２のオン期間が短くなる。一方、スイッチング素
子２のオン期間が短くなると、コンデンサ１５の電荷を
放電する電流量が減少するので、コンデンサ１５の電位
は上昇し、バイアス電圧ＶBを安定化する方向に負帰還
が働いて、安定した自励発振動作を行う（図１０）。
【０００５】また、図１１に示すように、入力電源電圧
が変動して高くなり、スイッチング素子２のオン期間が
長くなると、コンデンサ１５の電荷が長い期間放電され
るためバイアス電圧ＶBは低くなり、これによりスイッ
チング素子２のオン期間が短くなる。
が変動して高くなり、スイッチング素子２のオン期間が
長くなると、コンデンサ１５の電荷が長い期間放電され
るためバイアス電圧ＶBは低くなり、これによりスイッ
チング素子２のオン期間が短くなる。
【０００６】
【発明が解決しようとする課題】しかしながら、入力電
源電圧として、１００Ｖから２４０Ｖの範囲の電圧をカ
バ−しようとした場合に、バイアス電圧ＶBは、スイッ
チング素子２のオン時におけるバイアス制御回路とスイ
ッチング素子２との接続点の電圧にダイオ−ド１２の順
方向電圧を加えた電圧までは低下するが、さらに入力電
源電圧を上昇させても、図９に示すようにスイッチング
素子２には寄生のダイオード１６が存在するため、発振
により電圧ＶDが低下して負電圧まで下がろうとしたと
きに寄生のダイオード１６に逆電流（図１２のドレイン
電流ＩDの負側）が流れ、（グランド電圧−寄生のダイ
オード１６の順方向電圧）で固定されてしまい、それ以
上低下しなくなる。その結果、バイアス電圧ＶBはそれ
以下には低下しないため、このバイアス電圧ＶBがしき
い値Ｖthを越える期間が長くなり、スイッチング素子２
のオン期間が長くなっていき、図１２に示すように、ス
イッチング素子２のオン期間に電流ＩDが流れ、スイッ
チング素子２の損失は増大する。
源電圧として、１００Ｖから２４０Ｖの範囲の電圧をカ
バ−しようとした場合に、バイアス電圧ＶBは、スイッ
チング素子２のオン時におけるバイアス制御回路とスイ
ッチング素子２との接続点の電圧にダイオ−ド１２の順
方向電圧を加えた電圧までは低下するが、さらに入力電
源電圧を上昇させても、図９に示すようにスイッチング
素子２には寄生のダイオード１６が存在するため、発振
により電圧ＶDが低下して負電圧まで下がろうとしたと
きに寄生のダイオード１６に逆電流（図１２のドレイン
電流ＩDの負側）が流れ、（グランド電圧−寄生のダイ
オード１６の順方向電圧）で固定されてしまい、それ以
上低下しなくなる。その結果、バイアス電圧ＶBはそれ
以下には低下しないため、このバイアス電圧ＶBがしき
い値Ｖthを越える期間が長くなり、スイッチング素子２
のオン期間が長くなっていき、図１２に示すように、ス
イッチング素子２のオン期間に電流ＩDが流れ、スイッ
チング素子２の損失は増大する。
【０００７】かかる損失の増大を防止すべく、すなわち
入力電源電圧が上昇してもスイッチング素子２のオン期
間が長くならないようにするために、帰還巻線Ｌ3の巻
数を減らして帰還巻線Ｌ3の両端に誘起される電圧を抑
制し、または１次巻線Ｌ1の巻数を増やして帰還巻線Ｌ3
の両端に誘起される電圧を抑制して、前記しきい値Ｖt h
を越える期間を短くする方法が考えられる。
入力電源電圧が上昇してもスイッチング素子２のオン期
間が長くならないようにするために、帰還巻線Ｌ3の巻
数を減らして帰還巻線Ｌ3の両端に誘起される電圧を抑
制し、または１次巻線Ｌ1の巻数を増やして帰還巻線Ｌ3
の両端に誘起される電圧を抑制して、前記しきい値Ｖt h
を越える期間を短くする方法が考えられる。
【０００８】しかしながら、１次巻線Ｌ1の巻数を増や
すと、２次側出力が取り出しにくくなり、他方、帰還巻
線Ｌ3の巻数を減らすにも１タ−ン以下にはできないと
いう限界がある。
すと、２次側出力が取り出しにくくなり、他方、帰還巻
線Ｌ3の巻数を減らすにも１タ−ン以下にはできないと
いう限界がある。
【０００９】本発明は上記に鑑みてなされたもので、バ
イアス電圧として入力電源電圧に応じた、または所定の
レベルまでの負電圧を生成可能にして、入力電源の電圧
に影響されることなく、常に安定かつ低損失での発振を
行うインバータ電源回路を提供することを目的とする。
イアス電圧として入力電源電圧に応じた、または所定の
レベルまでの負電圧を生成可能にして、入力電源の電圧
に影響されることなく、常に安定かつ低損失での発振を
行うインバータ電源回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、ＦＥＴでなる
スイッチング素子と帰還巻線を有し、入力電源の投入を
受けて共振回路を自励発振で動作する自励発振回路と、
上記帰還巻線に前記入力電源の電荷を蓄積することでバ
イアス電圧を与えるバイアス電圧発生回路と、上記スイ
ッチング素子のオン期間中に上記バイアス電圧発生回路
の蓄積電荷を上記スイッチング素子を経て放電すること
により上記バイアス電圧発生回路のバイアス電圧を低下
させるバイアス制御回路とを有し、変圧器を介して１次
入力から２次出力を得るインバータ電源回路において、
上記入力電源の電圧に応じた負電圧を１次側の３次巻線
を介して発生する負電圧発生回路を備え、この負電圧を
上記バイアス電圧発生回路のバイアス電圧に重畳するよ
うにしたものである。（請求項１）
スイッチング素子と帰還巻線を有し、入力電源の投入を
受けて共振回路を自励発振で動作する自励発振回路と、
上記帰還巻線に前記入力電源の電荷を蓄積することでバ
イアス電圧を与えるバイアス電圧発生回路と、上記スイ
ッチング素子のオン期間中に上記バイアス電圧発生回路
の蓄積電荷を上記スイッチング素子を経て放電すること
により上記バイアス電圧発生回路のバイアス電圧を低下
させるバイアス制御回路とを有し、変圧器を介して１次
入力から２次出力を得るインバータ電源回路において、
上記入力電源の電圧に応じた負電圧を１次側の３次巻線
を介して発生する負電圧発生回路を備え、この負電圧を
上記バイアス電圧発生回路のバイアス電圧に重畳するよ
うにしたものである。（請求項１）
【００１１】また本発明は、ＦＥＴでなるスイッチング
素子と帰還巻線を有し、入力電源の投入を受けて共振回
路を自励発振で動作する自励発振回路と、上記帰還巻線
に前記入力電源の電荷を蓄積することでバイアス電圧を
与えるバイアス電圧発生回路と、上記スイッチング素子
のオン期間中に上記バイアス電圧発生回路の蓄積電荷を
上記スイッチング素子を経て放電することにより上記バ
イアス電圧発生回路のバイアス電圧を低下させるバイア
ス制御回路とを有するインバータ電源回路において、上
記スイッチング素子と上記バイアス制御回路との接続点
の電圧を前記共振回路で発生する共振電圧に応じたある
いは所定の負電圧にまで低下させる負電圧低下回路を上
記スイッチング素子に接続したものである（請求項
２）。
素子と帰還巻線を有し、入力電源の投入を受けて共振回
路を自励発振で動作する自励発振回路と、上記帰還巻線
に前記入力電源の電荷を蓄積することでバイアス電圧を
与えるバイアス電圧発生回路と、上記スイッチング素子
のオン期間中に上記バイアス電圧発生回路の蓄積電荷を
上記スイッチング素子を経て放電することにより上記バ
イアス電圧発生回路のバイアス電圧を低下させるバイア
ス制御回路とを有するインバータ電源回路において、上
記スイッチング素子と上記バイアス制御回路との接続点
の電圧を前記共振回路で発生する共振電圧に応じたある
いは所定の負電圧にまで低下させる負電圧低下回路を上
記スイッチング素子に接続したものである（請求項
２）。
【００１２】
【作用】請求項１記載の発明によれば、自励発信回路に
入力電源が投入されることにより、所定の周期で発振が
開始され、スイッチング素子がオン、オフされることに
より、この発振動作が維持される。入力電源の電圧に応
じた負電圧が、例えばスイッチング素子のオン期間中に
負電圧発生回路において、入力電源の電圧に応じた負電
圧として１次側の３次巻線を介して生成され、平滑等さ
れてバイアス電圧発生回路のバイアス電圧に重畳され
る。入力電源の電圧が高い場合には、レベルの高い負電
圧が重畳されることによりバイアス電圧は負電圧側にま
で低下し、これによりスイッチング素子のオン期間が短
くなる。
入力電源が投入されることにより、所定の周期で発振が
開始され、スイッチング素子がオン、オフされることに
より、この発振動作が維持される。入力電源の電圧に応
じた負電圧が、例えばスイッチング素子のオン期間中に
負電圧発生回路において、入力電源の電圧に応じた負電
圧として１次側の３次巻線を介して生成され、平滑等さ
れてバイアス電圧発生回路のバイアス電圧に重畳され
る。入力電源の電圧が高い場合には、レベルの高い負電
圧が重畳されることによりバイアス電圧は負電圧側にま
で低下し、これによりスイッチング素子のオン期間が短
くなる。
【００１３】請求項２記載の発明によれば、共振回路の
共振電圧のうちの負電圧は、スイッチング素子に接続さ
れた負電圧低下回路によって、スイッチング素子と上記
バイアス制御回路との接続点の電圧を零ボルトに制限す
ることなく、所定のあるいは共振回路で発生する負電圧
に応じた負電圧にまで低下される。これにより入力電源
の電圧が高い場合にバイアス電圧は零ボルト以下になる
ことができ、従って、スイッチング素子のオン期間を短
くすることができる。
共振電圧のうちの負電圧は、スイッチング素子に接続さ
れた負電圧低下回路によって、スイッチング素子と上記
バイアス制御回路との接続点の電圧を零ボルトに制限す
ることなく、所定のあるいは共振回路で発生する負電圧
に応じた負電圧にまで低下される。これにより入力電源
の電圧が高い場合にバイアス電圧は零ボルト以下になる
ことができ、従って、スイッチング素子のオン期間を短
くすることができる。
【００１４】
【実施例】図１は、本発明に係るインバータ電源回路の
第１実施例を示す回路図である。図１において、１は変
圧器で、１次側には１次巻線Ｌ1と自励発振のための帰
還巻線Ｌ3が巻かれており、一方、２次側には出力巻線
Ｌ2が巻かれている。この２次巻線Ｌ2に誘起された出力
はダイオード２１で整流されて負荷２２に供給される。
第１実施例を示す回路図である。図１において、１は変
圧器で、１次側には１次巻線Ｌ1と自励発振のための帰
還巻線Ｌ3が巻かれており、一方、２次側には出力巻線
Ｌ2が巻かれている。この２次巻線Ｌ2に誘起された出力
はダイオード２１で整流されて負荷２２に供給される。
【００１５】本インバータ電源回路は、後述するように
自励発振回路、バイアス電圧発生回路、バイアス制御回
路及び負電圧発生回路から構成されている。
自励発振回路、バイアス電圧発生回路、バイアス制御回
路及び負電圧発生回路から構成されている。
【００１６】入力端子Ｐ１，Ｐ２には入力電源が接続可
能になされており、この入力端子Ｐ１，Ｐ２間に変圧器
１の１次巻線Ｌ1とＦＥＴ等のスイッチング素子２が直
列に接続されている。１次巻線Ｌ1には共振用のコンデ
ンサ１１が並列接続されている。また、入力端子Ｐ１，
Ｐ２間には起動抵抗１３とバイアス電圧発生手段として
のコンデンサ１５が直列に接続され、その接続点に、後
述のバイアス電圧ＶBが発生するようになっている。帰
還巻線Ｌ3はこのバイアス電圧ＶBの発生点（以下、バイ
アス電圧点という）とスイッチング素子２のゲート間に
介在され、上記共振回路とスイッチング素子２とで自励
発振回路を構成している。
能になされており、この入力端子Ｐ１，Ｐ２間に変圧器
１の１次巻線Ｌ1とＦＥＴ等のスイッチング素子２が直
列に接続されている。１次巻線Ｌ1には共振用のコンデ
ンサ１１が並列接続されている。また、入力端子Ｐ１，
Ｐ２間には起動抵抗１３とバイアス電圧発生手段として
のコンデンサ１５が直列に接続され、その接続点に、後
述のバイアス電圧ＶBが発生するようになっている。帰
還巻線Ｌ3はこのバイアス電圧ＶBの発生点（以下、バイ
アス電圧点という）とスイッチング素子２のゲート間に
介在され、上記共振回路とスイッチング素子２とで自励
発振回路を構成している。
【００１７】また、バイアス電圧点と、上記共振回路と
スイッチング素子２との接続点間には、発振安定のため
のバイアス用の抵抗１４とダイオード１２が直列接続さ
れたバイアス制御回路が介設されている。
スイッチング素子２との接続点間には、発振安定のため
のバイアス用の抵抗１４とダイオード１２が直列接続さ
れたバイアス制御回路が介設されている。
【００１８】更に、変圧器１は１次側に３次巻線Ｌ31が
巻回形成されており、この３次巻線Ｌ31は１次巻線Ｌ1
に流入する電流の変化に応じた、すなわち入力電源の電
圧に応じたレベルの電圧を誘起するものである。３４は
この３次巻線Ｌ31に誘起される電圧を整流するダイオー
ド、３２はグランドに正極側が、ダイオード３４のアノ
ードであるＡ点に負極側が接続され、負電圧を平滑生成
するコンデンサ、３３は上記Ａ点と上記バイアス電圧点
の間に介在される分圧用の抵抗である。従って、Ａ点に
発生する負電圧は入力電源の電圧に応じたレベルとな
る。
巻回形成されており、この３次巻線Ｌ31は１次巻線Ｌ1
に流入する電流の変化に応じた、すなわち入力電源の電
圧に応じたレベルの電圧を誘起するものである。３４は
この３次巻線Ｌ31に誘起される電圧を整流するダイオー
ド、３２はグランドに正極側が、ダイオード３４のアノ
ードであるＡ点に負極側が接続され、負電圧を平滑生成
するコンデンサ、３３は上記Ａ点と上記バイアス電圧点
の間に介在される分圧用の抵抗である。従って、Ａ点に
発生する負電圧は入力電源の電圧に応じたレベルとな
る。
【００１９】次に、本インバータ電源回路の動作につい
て、図２，図３を用いて説明する。なお、図２は入力電
源の電圧が低い場合、図３は入力電源の電圧が高い場合
の各波形図である。
て、図２，図３を用いて説明する。なお、図２は入力電
源の電圧が低い場合、図３は入力電源の電圧が高い場合
の各波形図である。
【００２０】先ず、入力電源が低い場合、例えば１００
Ｖが投入された場合について説明する。電源が投入され
ると、起動抵抗１３を経てコンデンサ１５が充電され、
その両端電圧が上昇する。そして、この両端電圧がスイ
ッチング素子２のしきい値Ｖthに達すると、スイッチン
グ素子２が能動状態にされ、帰還巻線Ｌ3より帰還がか
かって、共振回路が発振を開始する。スイッチング素子
２がオンすると、スイッチング素子２の端子間電圧ＶD
はバイアス電圧ＶB以下となるので、コンデンサ１５の
電荷がバイアス制御回路及びスイッチング素子２を通し
て放電され、これによりコンデンサ１５のバイアス電圧
ＶBが低下する。従って、バイアス電圧ＶBが上記しきい
値Ｖthよりも低くなって、スイッチング素子２のオン期
間は短くなる。一方、スイッチング素子２のオン期間が
短くなると、コンデンサ１５の電荷の放電量が減少する
ため、コンデンサ１５の電位が上昇し、バイアス電圧Ｖ
Bを安定する方向に負帰還が働いて発振が安定する。こ
のときは、入力電源の電圧が低いため、Ａ点に発生する
負電圧は低く、従って、バイアス電圧ＶBは従来に比し
て僅かに低下している状態にある。
Ｖが投入された場合について説明する。電源が投入され
ると、起動抵抗１３を経てコンデンサ１５が充電され、
その両端電圧が上昇する。そして、この両端電圧がスイ
ッチング素子２のしきい値Ｖthに達すると、スイッチン
グ素子２が能動状態にされ、帰還巻線Ｌ3より帰還がか
かって、共振回路が発振を開始する。スイッチング素子
２がオンすると、スイッチング素子２の端子間電圧ＶD
はバイアス電圧ＶB以下となるので、コンデンサ１５の
電荷がバイアス制御回路及びスイッチング素子２を通し
て放電され、これによりコンデンサ１５のバイアス電圧
ＶBが低下する。従って、バイアス電圧ＶBが上記しきい
値Ｖthよりも低くなって、スイッチング素子２のオン期
間は短くなる。一方、スイッチング素子２のオン期間が
短くなると、コンデンサ１５の電荷の放電量が減少する
ため、コンデンサ１５の電位が上昇し、バイアス電圧Ｖ
Bを安定する方向に負帰還が働いて発振が安定する。こ
のときは、入力電源の電圧が低いため、Ａ点に発生する
負電圧は低く、従って、バイアス電圧ＶBは従来に比し
て僅かに低下している状態にある。
【００２１】図２において、波形ＶGはスイッチング素
子２のゲートに印加されるゲート電圧を示し、波形ＶD
はスイッチング素子２の両端電圧を示す。図に示される
ように、ゲート電圧ＶGが上昇するとスイッチング素子
２が能動状態となり、しきい値Ｖthに達するとスイッチ
ング素子２がオンする。しかしながら、入力電源の電圧
が低い場合には、帰還巻線Ｌ3に誘起される電圧レベル
も低いので、スイッチング素子２のオン期間は短く、安
定かつロスのない発振が持続される。
子２のゲートに印加されるゲート電圧を示し、波形ＶD
はスイッチング素子２の両端電圧を示す。図に示される
ように、ゲート電圧ＶGが上昇するとスイッチング素子
２が能動状態となり、しきい値Ｖthに達するとスイッチ
ング素子２がオンする。しかしながら、入力電源の電圧
が低い場合には、帰還巻線Ｌ3に誘起される電圧レベル
も低いので、スイッチング素子２のオン期間は短く、安
定かつロスのない発振が持続される。
【００２２】なお、入力電源の電圧が上昇すると、スイ
ッチング素子２のオン期間が長くなってコンデンサ１５
の電荷が長い期間放電されるようになるため、バイアス
電圧ＶBは徐々にグランド（零ボルト）に向けて低下す
る。一方、このとき、３次巻線Ｌ31での誘起負電圧は大
きくなるので、Ａ点に発生する負電圧のレベルが上昇
し、これにより、この負電圧が重畳されたバイアス電圧
ＶBは上記入力電源の電圧の上昇に応じて、グランドで
規制されることなく、徐々に低下していくこととなる。
ッチング素子２のオン期間が長くなってコンデンサ１５
の電荷が長い期間放電されるようになるため、バイアス
電圧ＶBは徐々にグランド（零ボルト）に向けて低下す
る。一方、このとき、３次巻線Ｌ31での誘起負電圧は大
きくなるので、Ａ点に発生する負電圧のレベルが上昇
し、これにより、この負電圧が重畳されたバイアス電圧
ＶBは上記入力電源の電圧の上昇に応じて、グランドで
規制されることなく、徐々に低下していくこととなる。
【００２３】次いで、入力電源の電圧が高い場合、例え
ば２４０Ｖが投入された場合について説明する。この場
合、３次巻線Ｌ31を考慮しなければ、バイアス電圧ＶB
はほぼグランド付近（ダイオード１２の順方向電圧）と
なるが、一方、帰還巻線Ｌ3に誘起される電圧レベルが
高いためゲート電圧ＶGの前記しきい値Ｖthを越える期
間が長くなって、スイッチング素子２のオン期間が長く
なり、スイッチング素子２に損失を生じることとなる。
ば２４０Ｖが投入された場合について説明する。この場
合、３次巻線Ｌ31を考慮しなければ、バイアス電圧ＶB
はほぼグランド付近（ダイオード１２の順方向電圧）と
なるが、一方、帰還巻線Ｌ3に誘起される電圧レベルが
高いためゲート電圧ＶGの前記しきい値Ｖthを越える期
間が長くなって、スイッチング素子２のオン期間が長く
なり、スイッチング素子２に損失を生じることとなる。
【００２４】ところが、入力電源の電圧が高くなると、
３次巻線Ｌ31での誘起電圧が高くなり、Ａ点の負電圧も
高くなるので、この負電圧が重畳されたバイアス電圧Ｖ
Bはグランド以下の負電圧にまで低下する。このため、
帰還巻線Ｌ3からのゲート電圧ＶGがしきい値Ｖthを越え
る期間が短くなり、スイッチング素子２のオン期間が短
くなって、損失電流の発生が抑制される。
３次巻線Ｌ31での誘起電圧が高くなり、Ａ点の負電圧も
高くなるので、この負電圧が重畳されたバイアス電圧Ｖ
Bはグランド以下の負電圧にまで低下する。このため、
帰還巻線Ｌ3からのゲート電圧ＶGがしきい値Ｖthを越え
る期間が短くなり、スイッチング素子２のオン期間が短
くなって、損失電流の発生が抑制される。
【００２５】このように、バイアス電圧ＶBをグランド
に制限することなく、入力電源の電圧に応じて負電圧に
まで低下可能としたので、入力電源電圧に影響されるこ
となく、常に安定かつ損失の少ない状態で発振を行わせ
ることができる。
に制限することなく、入力電源の電圧に応じて負電圧に
まで低下可能としたので、入力電源電圧に影響されるこ
となく、常に安定かつ損失の少ない状態で発振を行わせ
ることができる。
【００２６】次に、本発明に係るインバータ電源回路の
第２実施例について、図４を用いて説明する。なお、図
中、図１と同一番号が付されたものは同一機能を果たす
ものである。
第２実施例について、図４を用いて説明する。なお、図
中、図１と同一番号が付されたものは同一機能を果たす
ものである。
【００２７】この第２実施例では、前記第１実施例の３
次巻線Ｌ31、ダイオード３４、コンデンサ３２及び抵抗
３３からなる負電圧発生回路に代えて、１次巻線Ｌ1と
コンデンサ１１とからなる共振回路とバイアス制御回路
のダイオード１２との接続点とスイッチング素子２間に
ダイオード３５を介在させてなるものである。このダイ
オード３５は、そのアノードがダイオード１２のカソー
ド側に、カソードがスイッチング素子２側に接続されて
いる。
次巻線Ｌ31、ダイオード３４、コンデンサ３２及び抵抗
３３からなる負電圧発生回路に代えて、１次巻線Ｌ1と
コンデンサ１１とからなる共振回路とバイアス制御回路
のダイオード１２との接続点とスイッチング素子２間に
ダイオード３５を介在させてなるものである。このダイ
オード３５は、そのアノードがダイオード１２のカソー
ド側に、カソードがスイッチング素子２側に接続されて
いる。
【００２８】この第２実施例に係るインバータ電源回路
の動作について、図５を参照して説明する。第１実施例
の回路では、１次巻線Ｌ1とコンデンサ１１からなる共
振回路に直接スイッチング素子２が接続されていたため
に、共振電圧はグランドに制限されていた。しかし、第
２実施例のようにダイオード３５を介在させることによ
り、寄生のダイオード１６を流れる電流を阻止して、電
圧ＶDを負電圧まで低下させることができ、従ってバイ
アス電圧ＶBを低下できるので、スイッチング素子２の
オン期間を短縮し、損失を低減することができる。すな
わち、入力電圧変動等に応じてバイアス電圧ＶBが上下
し、低損失の最適なバイアス電圧ＶBに制御できる。
の動作について、図５を参照して説明する。第１実施例
の回路では、１次巻線Ｌ1とコンデンサ１１からなる共
振回路に直接スイッチング素子２が接続されていたため
に、共振電圧はグランドに制限されていた。しかし、第
２実施例のようにダイオード３５を介在させることによ
り、寄生のダイオード１６を流れる電流を阻止して、電
圧ＶDを負電圧まで低下させることができ、従ってバイ
アス電圧ＶBを低下できるので、スイッチング素子２の
オン期間を短縮し、損失を低減することができる。すな
わち、入力電圧変動等に応じてバイアス電圧ＶBが上下
し、低損失の最適なバイアス電圧ＶBに制御できる。
【００２９】従って、この第２実施例では、単一の部品
を付加するだけで、構成の簡素化が図れるとともに、第
１実施例と同様、入力電源電圧が高い場合でもスイッチ
ング素子２のオン期間を短くでき、常に安定かつ損失の
少ない状態で発振を行わせることができる。
を付加するだけで、構成の簡素化が図れるとともに、第
１実施例と同様、入力電源電圧が高い場合でもスイッチ
ング素子２のオン期間を短くでき、常に安定かつ損失の
少ない状態で発振を行わせることができる。
【００３０】次に、本発明に係るインバータ電源回路の
第３実施例について、図６を用いて説明する。なお、図
中、図４と同一番号が付されたものは同一機能を果たす
ものである。
第３実施例について、図６を用いて説明する。なお、図
中、図４と同一番号が付されたものは同一機能を果たす
ものである。
【００３１】この第３実施例では、前記第２実施例のダ
イオード３５に並列に、抵抗４１を接続したものであ
る。この第３実施例に係るインバータ電源回路の動作に
ついて、図７，図８を参照して説明する。
イオード３５に並列に、抵抗４１を接続したものであ
る。この第３実施例に係るインバータ電源回路の動作に
ついて、図７，図８を参照して説明する。
【００３２】上記第２実施例の回路では、スイッチング
素子２のドレイン電圧ＶAの電圧波形は、図７に示すよ
うな波形になる。これは、スイッチング素子２には、図
６に示すように寄生のダイオード１６とともに寄生のコ
ンデンサ１７も存在するために、電圧ＶDが低下し始め
ても、スイッチング素子２のオフ期間に蓄積された電荷
の放電経路が無いのでドレイン電圧ＶAが低下しないか
らである。そして、スイッチング素子２がオンすると、
上記蓄積電荷がこれを通して放電されるので、損失の増
大につながることとなる。
素子２のドレイン電圧ＶAの電圧波形は、図７に示すよ
うな波形になる。これは、スイッチング素子２には、図
６に示すように寄生のダイオード１６とともに寄生のコ
ンデンサ１７も存在するために、電圧ＶDが低下し始め
ても、スイッチング素子２のオフ期間に蓄積された電荷
の放電経路が無いのでドレイン電圧ＶAが低下しないか
らである。そして、スイッチング素子２がオンすると、
上記蓄積電荷がこれを通して放電されるので、損失の増
大につながることとなる。
【００３３】そこで、この第３実施例では、ダイオード
３５に並列に抵抗４１を接続することにより、スイッチ
ング素子２のオフ期間に寄生のコンデンサ１７に蓄積さ
れた電荷を、抵抗４１を通して共振回路へ回生するよう
になっている。
３５に並列に抵抗４１を接続することにより、スイッチ
ング素子２のオフ期間に寄生のコンデンサ１７に蓄積さ
れた電荷を、抵抗４１を通して共振回路へ回生するよう
になっている。
【００３４】これによって、スイッチング素子２のドレ
イン電圧ＶAの電圧波形は、図８に示すような波形にな
り、損失を低減し、効率を向上させることができる。
イン電圧ＶAの電圧波形は、図８に示すような波形にな
り、損失を低減し、効率を向上させることができる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
自励発振式のインバータ電源回路において、バイアス電
圧をグランド（零ボルト）に制限することなく、入力電
源電圧に応じて、または所定のレベルの負電圧にまで低
下し得るようにしてスイッチング素子のオン期間を短縮
させるようにしたので、入力電源電圧に影響されること
なく、常に安定かつ損失の少ない状態で発振を行わせる
ことができる。
自励発振式のインバータ電源回路において、バイアス電
圧をグランド（零ボルト）に制限することなく、入力電
源電圧に応じて、または所定のレベルの負電圧にまで低
下し得るようにしてスイッチング素子のオン期間を短縮
させるようにしたので、入力電源電圧に影響されること
なく、常に安定かつ損失の少ない状態で発振を行わせる
ことができる。
【図１】本発明に係るインバータ電源回路の第１実施例
を示す回路図である。
を示す回路図である。
【図２】第１実施例のインバータ電源回路において入力
電源電圧が低い場合の発振波形図である。
電源電圧が低い場合の発振波形図である。
【図３】第１実施例のインバータ電源回路において入力
電源電圧が高い場合の発振波形図である。
電源電圧が高い場合の発振波形図である。
【図４】本発明に係るインバータ電源回路の第２実施例
を示す回路図である。
を示す回路図である。
【図５】第２実施例におけるインバータ電源回路の発振
波形図である。
波形図である。
【図６】本発明に係るインバータ電源回路の第３実施例
を示す回路図である。
を示す回路図である。
【図７】第２実施例における電圧ＶD及びドレイン電圧
ＶAの電圧波形図である。
ＶAの電圧波形図である。
【図８】第３実施例における電圧ＶD及びドレイン電圧
ＶAの電圧波形図である。
ＶAの電圧波形図である。
【図９】従来のインバータ電源回路の回路図である。
【図１０】従来のインバータ電源回路における入力電源
電圧が低い場合の発振波形図である。
電圧が低い場合の発振波形図である。
【図１１】従来のインバータ電源回路における入力電源
電圧が中程度の場合の発振波形図である。
電圧が中程度の場合の発振波形図である。
【図１２】従来のインバータ電源回路における入力電源
電圧が高い場合の発振波形図である。
電圧が高い場合の発振波形図である。
１ 変圧器 ２ スイッチング素子 １１ 共振用コンデンサ １２ ダイオード（バイアス制御回路） １３ 起動抵抗 １４ 抵抗（バイアス制御回路） １５ コンデンサ（バイアス電圧発生回路） ２１ 整流用ダイオード ２２ 負荷 Ｌ31 ３次巻線（負電圧発生回路） ３２ コンデンサ（負電圧発生回路） ３３ 抵抗 ３４ ダイオード（負電圧発生回路） ３５ ダイオード（負電圧低下回路） ４１ 抵抗 Ｌ1 １次巻線 Ｌ3 帰還巻線
───────────────────────────────────────────────────── フロントページの続き 審査官 川端 修 (56)参考文献 特開 平２−46177（ＪＰ，Ａ) 特開 昭62−290366（ＪＰ，Ａ) 特開 昭59−44974（ＪＰ，Ａ) 実開 昭60−192692（ＪＰ，Ｕ) 実開 平１−71992（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/537 H02J 1/00
Claims (2)
- 【請求項１】 ＦＥＴでなるスイッチング素子と帰還巻
線を有し、入力電源の投入を受けて共振回路を自励発振
で動作する自励発振回路と、上記帰還巻線に前記入力電
源の電荷を蓄積することでバイアス電圧を与えるバイア
ス電圧発生回路と、上記スイッチング素子のオン期間中
に上記バイアス電圧発生回路の蓄積電荷を上記スイッチ
ング素子を経て放電することにより上記バイアス電圧発
生回路のバイアス電圧を低下させるバイアス制御回路と
を有し、変圧器を介して１次入力から２次出力を得るイ
ンバータ電源回路において、上記入力電源の電圧に応じ
た負電圧を１次側の３次巻線を介して発生する負電圧発
生回路を備え、この負電圧を上記バイアス電圧発生回路
のバイアス電圧に重畳するようにしたことを特徴とする
インバータ電源回路。 - 【請求項２】 ＦＥＴでなるスイッチング素子と帰還巻
線を有し、入力電源の投入を受けて共振回路を自励発振
で動作する自励発振回路と、上記帰還巻線に前記入力電
源の電荷を蓄積することでバイアス電圧を与えるバイア
ス電圧発生回路と、上記スイッチング素子のオン期間中
に上記バイアス電圧発生回路の蓄積電荷を上記スイッチ
ング素子を経て放電することにより上記バイアス電圧発
生回路のバイアス電圧を低下させるバイアス制御回路と
を有するインバータ電源回路において、上記スイッチン
グ素子と上記バイアス制御回路との接続点の電圧を前記
共振回路で発生する共振電圧に応じたあるいは所定の負
電圧にまで低下させる負電圧低下回路を上記スイッチン
グ素子に接続したことを特徴とするインバータ電源回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25121392A JP3274502B2 (ja) | 1992-05-22 | 1992-09-21 | インバータ電源回路 |
| US08/063,327 US5333104A (en) | 1992-05-22 | 1993-05-19 | Inverter power source |
| DE4316945A DE4316945C2 (de) | 1992-05-22 | 1993-05-21 | Spannungsversorgung mit selbstschwingendem Wechselrichter |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-131129 | 1992-05-22 | ||
| JP13112992 | 1992-05-22 | ||
| JP25121392A JP3274502B2 (ja) | 1992-05-22 | 1992-09-21 | インバータ電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0646573A JPH0646573A (ja) | 1994-02-18 |
| JP3274502B2 true JP3274502B2 (ja) | 2002-04-15 |
Family
ID=26466059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25121392A Expired - Lifetime JP3274502B2 (ja) | 1992-05-22 | 1992-09-21 | インバータ電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3274502B2 (ja) |
-
1992
- 1992-09-21 JP JP25121392A patent/JP3274502B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646573A (ja) | 1994-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3707409B2 (ja) | スイッチング電源装置 | |
| JP3707436B2 (ja) | スイッチング電源装置 | |
| KR0147285B1 (ko) | 텔레비젼 장치의 스위치 모드 전원 공급장치 | |
| EP0404191B2 (en) | Switching power supply device | |
| JP3475887B2 (ja) | スイッチング電源装置 | |
| KR20010080701A (ko) | 공진 모드 전원 장치 | |
| US6690143B2 (en) | Power factor correction circuit with resonant snubber | |
| JP3419797B2 (ja) | スイッチング電源装置 | |
| JP2002369517A (ja) | スイッチング電源装置およびそれを用いた電子装置 | |
| US6781852B2 (en) | Switching power supply using a transformer, rectifier, control circuit and voltage generating circuits | |
| JP2003224973A (ja) | スイッチング電源装置 | |
| KR20100132957A (ko) | 보조 전력 공급 전압을 발생시키는 완충용 커패시터 | |
| JP3381769B2 (ja) | 自励発振型スイッチング電源装置 | |
| JP3028044B2 (ja) | スイッチング電源装置 | |
| JPH08182321A (ja) | 導通形コンバータ | |
| US6072702A (en) | Ringing choke converter | |
| JP3691498B2 (ja) | 自励式スイッチング電源回路 | |
| JP3274502B2 (ja) | インバータ電源回路 | |
| JPH09327170A (ja) | 電源回路 | |
| JP3033085B2 (ja) | 降圧型ｄｃ−ｄｃコンバータ | |
| JP3198831B2 (ja) | スイッチング電源装置 | |
| US5923155A (en) | Circuit for the production of an auxiliary voltage | |
| JP3242456B2 (ja) | インバータ電源回路 | |
| JP3570270B2 (ja) | 電源装置 | |
| JP3129037B2 (ja) | スイッチング電源装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100201 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100201 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120201 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130201 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130201 Year of fee payment: 11 |