JP3272298B2 - 放電回路を備えたスイッチ回路および電子機器 - Google Patents
放電回路を備えたスイッチ回路および電子機器Info
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- circuit
- switch circuit
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
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- Physics & Mathematics (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は小電力の制御用スイ
ッチ回路に関し、より詳細にはスイッチをオフにしたと
きにスイッチの出力回路に生ずる残留電圧を高信頼度で
減少させるのに適したスイッチ回路に関する。
ッチ回路に関し、より詳細にはスイッチをオフにしたと
きにスイッチの出力回路に生ずる残留電圧を高信頼度で
減少させるのに適したスイッチ回路に関する。
【０００２】
【従来の技術】パーソナル・コンピュータを構成するシ
ステム負荷は電源系統に静電容量を含んでおり、電源を
オフにしてもただちに電圧が低下せず、たとえば５Ｖの
電源電圧をオフにしたあとに０．４Ｖまで低下するのに
２０秒程度必要とする場合がある。電源回路のこの残留
電圧が所定の電圧まで低下する前に電源を再度オンにす
ると、システムが動作エラーを起こすことはよく知られ
ている。特にスイッチの制御をソフトウエアと人間の操
作の両方でできるような場合に、ソフトウエアによるオ
フ直後に人間がオン操作をする場合があり、残留電圧に
よる動作不良が発生しやすい。これを防止するためにス
イッチ回路には残留電圧を除去する回路を含んでいる。
ステム負荷は電源系統に静電容量を含んでおり、電源を
オフにしてもただちに電圧が低下せず、たとえば５Ｖの
電源電圧をオフにしたあとに０．４Ｖまで低下するのに
２０秒程度必要とする場合がある。電源回路のこの残留
電圧が所定の電圧まで低下する前に電源を再度オンにす
ると、システムが動作エラーを起こすことはよく知られ
ている。特にスイッチの制御をソフトウエアと人間の操
作の両方でできるような場合に、ソフトウエアによるオ
フ直後に人間がオン操作をする場合があり、残留電圧に
よる動作不良が発生しやすい。これを防止するためにス
イッチ回路には残留電圧を除去する回路を含んでいる。
【０００３】図１は残留電圧を除去する回路を含む従来
のスイッチ回路を示す。例として５Ｖの主電源入力が電
源ライン・スイッチ用ＦＥＴ１１のドレインに接続さ
れ、ソースが主電源出力に接続されている。ＦＥＴ１１
のゲートは１２Ｖのゲート駆動電源に１００Ｋオームの
抵抗１９を経由して接続され、さらにゲート駆動用トラ
ンジスタ１３のコレクタに接続されている。トランジス
タ１３のベースは、抵抗２１を経由して制御信号１に接
続され、エミッタはアースに接続されている。主電源出
力には１００オームの放電電流制限抵抗１５の一方の端
子が接続され、他方の端子に放電回路スイッチ用ＦＥＴ
１７のドレインが接続されている。ＦＥＴ１７のゲート
は制御信号２に接続され、ソースはアースに接続されて
いる。
のスイッチ回路を示す。例として５Ｖの主電源入力が電
源ライン・スイッチ用ＦＥＴ１１のドレインに接続さ
れ、ソースが主電源出力に接続されている。ＦＥＴ１１
のゲートは１２Ｖのゲート駆動電源に１００Ｋオームの
抵抗１９を経由して接続され、さらにゲート駆動用トラ
ンジスタ１３のコレクタに接続されている。トランジス
タ１３のベースは、抵抗２１を経由して制御信号１に接
続され、エミッタはアースに接続されている。主電源出
力には１００オームの放電電流制限抵抗１５の一方の端
子が接続され、他方の端子に放電回路スイッチ用ＦＥＴ
１７のドレインが接続されている。ＦＥＴ１７のゲート
は制御信号２に接続され、ソースはアースに接続されて
いる。
【０００４】図１の回路で主電源出力へ電源を送るとき
には、トランジスタ１３をオフにするように制御信号１
をベースに供給してＦＥＴ１１をオンにする。このとき
同時にＦＥＴ１７をオフにするように制御信号２をゲー
トに与える。つぎに、主電源出力への電源を切るときに
は制御信号１によりトランジスタ１３をオンにしてＦＥ
Ｔ１１をオフにすると同時に、制御信号２でＦＥＴ１７
をオンにする。この動作が時間遅れがなく制御され、素
子が正常に機能して行われるならば、ＦＥＴ１１がオフ
になってから短時間のうちに残留電荷は抵抗１５を通じ
てアースに放電され残留電圧は低下する。しかし、ＦＥ
Ｔ１７がオフ状態で故障していると主電源出力は抵抗１
５を通じて放電することができなくなり、自然放電によ
る残留電圧の低下を待つと約２０秒必要とすることがあ
り、再投入による誤動作の可能性が高まってくる。さら
にＦＥＴ１７がオン状態で故障しているとＦＥＴ１１が
オンになっている間、抵抗１５を通じて電流がアースに
流れ続けて無駄な電力を消費し、安全面から抵抗１５の
定格を大きくしておく必要がある。またＦＥＴ１７が故
障していることを製品の出荷前に検出することは一般に
困難である。
には、トランジスタ１３をオフにするように制御信号１
をベースに供給してＦＥＴ１１をオンにする。このとき
同時にＦＥＴ１７をオフにするように制御信号２をゲー
トに与える。つぎに、主電源出力への電源を切るときに
は制御信号１によりトランジスタ１３をオンにしてＦＥ
Ｔ１１をオフにすると同時に、制御信号２でＦＥＴ１７
をオンにする。この動作が時間遅れがなく制御され、素
子が正常に機能して行われるならば、ＦＥＴ１１がオフ
になってから短時間のうちに残留電荷は抵抗１５を通じ
てアースに放電され残留電圧は低下する。しかし、ＦＥ
Ｔ１７がオフ状態で故障していると主電源出力は抵抗１
５を通じて放電することができなくなり、自然放電によ
る残留電圧の低下を待つと約２０秒必要とすることがあ
り、再投入による誤動作の可能性が高まってくる。さら
にＦＥＴ１７がオン状態で故障しているとＦＥＴ１１が
オンになっている間、抵抗１５を通じて電流がアースに
流れ続けて無駄な電力を消費し、安全面から抵抗１５の
定格を大きくしておく必要がある。またＦＥＴ１７が故
障していることを製品の出荷前に検出することは一般に
困難である。
【０００５】また、パーソナル・コンピュータでは、通
常図１に示すようなスイッチ回路を電源の種類と動作モ
ード毎に複数含んでおり、これらを同時に投入して過大
な電流が流れるのを防止するために、制御信号１とトラ
ンジスタ１３のベースの間に遅延回路を設けて動作タイ
ミングをシーケンシャルに設定する。したがって、ＦＥ
Ｔ１７の動作がＦＥＴ１１の動作より早くなり、主電源
出力への電源を切る場合にＦＥＴ１１とＦＥＴ１７が共
にオンになる期間が存在し無駄な電力を消費していた。
ノートブック式のパーソナル・コンピュータでは、この
ような電力の無駄な消費を防止することが特に求められ
ている。
常図１に示すようなスイッチ回路を電源の種類と動作モ
ード毎に複数含んでおり、これらを同時に投入して過大
な電流が流れるのを防止するために、制御信号１とトラ
ンジスタ１３のベースの間に遅延回路を設けて動作タイ
ミングをシーケンシャルに設定する。したがって、ＦＥ
Ｔ１７の動作がＦＥＴ１１の動作より早くなり、主電源
出力への電源を切る場合にＦＥＴ１１とＦＥＴ１７が共
にオンになる期間が存在し無駄な電力を消費していた。
ノートブック式のパーソナル・コンピュータでは、この
ような電力の無駄な消費を防止することが特に求められ
ている。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、信頼度の高い残留電圧除去機能を備えた簡易なス
イッチ回路を提供することにある。さらに本発明の目的
は、ノートブック式のパーソナル・コンピュータに有用
なスイッチ回路を提供することにある。
的は、信頼度の高い残留電圧除去機能を備えた簡易なス
イッチ回路を提供することにある。さらに本発明の目的
は、ノートブック式のパーソナル・コンピュータに有用
なスイッチ回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の原理は、主電源
用の第１のスイッチを制御する第２のスイッチを放電回
路のスイッチと兼用し、第２のスイッチが故障してもそ
の発見が容易でかつ放電回路の動作と主電源回路の動作
のタイミングにずれがないスイッチ回路の構成にある。
本発明のスイッチ回路は、第１の電源端子に接続された
第１の端子と電源出力端子に接続された第２の端子と第
１の制御端子に接続された制御端子とを備える第１のス
イッチと、第１のスイッチの制御端子に接続された第１
の端子と第２の電源端子に接続された第２の端子と第２
の制御端子に接続された制御端子とを備える第２のスイ
ッチと、電源出力端子と第２のスイッチの第１の端子の
間に接続された逆流防止素子とを有する。第１の制御端
子には、第１のスイッチの駆動用の電源が供給される。
第２の制御端子には、スイッチ回路の動作を制御する信
号が供給される。本発明のスイッチには、ＦＥＴまたは
バイポーラ・トランジスタを使用することが好ましい
が、本発明の思想には、制御端子を備えて電気的に動作
を制御できるいかなるスイッチも含む。また電源出力端
子に接続される負荷は、電子機器を構成するいかなる要
素であってもよいが、特に静電容量を多く含む負荷の残
留電圧を短時間に除去する必要がある回路に有効であ
る。逆流防止素子は、第２のスイッチがオフの状態のと
きに第２の制御端子に供給される信号が電源出力端子に
伝わるのを防止する。
用の第１のスイッチを制御する第２のスイッチを放電回
路のスイッチと兼用し、第２のスイッチが故障してもそ
の発見が容易でかつ放電回路の動作と主電源回路の動作
のタイミングにずれがないスイッチ回路の構成にある。
本発明のスイッチ回路は、第１の電源端子に接続された
第１の端子と電源出力端子に接続された第２の端子と第
１の制御端子に接続された制御端子とを備える第１のス
イッチと、第１のスイッチの制御端子に接続された第１
の端子と第２の電源端子に接続された第２の端子と第２
の制御端子に接続された制御端子とを備える第２のスイ
ッチと、電源出力端子と第２のスイッチの第１の端子の
間に接続された逆流防止素子とを有する。第１の制御端
子には、第１のスイッチの駆動用の電源が供給される。
第２の制御端子には、スイッチ回路の動作を制御する信
号が供給される。本発明のスイッチには、ＦＥＴまたは
バイポーラ・トランジスタを使用することが好ましい
が、本発明の思想には、制御端子を備えて電気的に動作
を制御できるいかなるスイッチも含む。また電源出力端
子に接続される負荷は、電子機器を構成するいかなる要
素であってもよいが、特に静電容量を多く含む負荷の残
留電圧を短時間に除去する必要がある回路に有効であ
る。逆流防止素子は、第２のスイッチがオフの状態のと
きに第２の制御端子に供給される信号が電源出力端子に
伝わるのを防止する。
【０００８】本発明のスイッチ回路は、電源と、電源コ
ントローラと、システム負荷を備える電子機器またはパ
ーソナル・コンピュータに適用できる。スイッチ回路は
電源とシステム負荷の間に接続されて電源コントローラ
により制御される。電源コントローラは、スイッチ回路
に制御信号を与えるものであればよく、他の機能は特に
本発明の範囲を限定しない。
ントローラと、システム負荷を備える電子機器またはパ
ーソナル・コンピュータに適用できる。スイッチ回路は
電源とシステム負荷の間に接続されて電源コントローラ
により制御される。電源コントローラは、スイッチ回路
に制御信号を与えるものであればよく、他の機能は特に
本発明の範囲を限定しない。
【０００９】
【発明の実施の形態】図２に本発明のスイッチ回路の実
施例を示す。電源ライン・スイッチ用ＦＥＴ１０１のド
レインには５Ｖの主電源入力端子が接続され、ソースに
は主電源出力端子が接続されている。スイッチ回路が
３．３Ｖで使用される場合は、主電源入力端子には３．
３Ｖの電圧が印加される。ＦＥＴ１０１のゲートには、
１２Ｖのゲート駆動電源端子が３３Ｋオームの抵抗１０
９を経由して接続され、さらにゲート駆動用トランジス
タ１０３のコレクタが接続されている。トランジスタ１
０３のベースには、抵抗１１１を経由して制御信号端子
が接続され、エミッタにはアース端子が接続されてい
る。主電源出力端子には１００オームの放電電流制限抵
抗１０５の一方の端子が接続され、他方の端子には逆流
防止用ダイオード１０７のアノードが接続されている。
ダイオード１０７のカソードにはトランジスタ１０３の
コレクタが接続されている。主電源出力端子には、電子
機器のシステム負荷が接続される。
施例を示す。電源ライン・スイッチ用ＦＥＴ１０１のド
レインには５Ｖの主電源入力端子が接続され、ソースに
は主電源出力端子が接続されている。スイッチ回路が
３．３Ｖで使用される場合は、主電源入力端子には３．
３Ｖの電圧が印加される。ＦＥＴ１０１のゲートには、
１２Ｖのゲート駆動電源端子が３３Ｋオームの抵抗１０
９を経由して接続され、さらにゲート駆動用トランジス
タ１０３のコレクタが接続されている。トランジスタ１
０３のベースには、抵抗１１１を経由して制御信号端子
が接続され、エミッタにはアース端子が接続されてい
る。主電源出力端子には１００オームの放電電流制限抵
抗１０５の一方の端子が接続され、他方の端子には逆流
防止用ダイオード１０７のアノードが接続されている。
ダイオード１０７のカソードにはトランジスタ１０３の
コレクタが接続されている。主電源出力端子には、電子
機器のシステム負荷が接続される。
【００１０】図２の回路の動作は以下のとおりである。
主電源出力端子へ電源を送るときには、制御信号端子か
ら信号をトランジスタ１０３のベースに供給してトラン
ジスタ１０３をオフにすると、ゲート駆動電源によりゲ
ート電圧が上昇してＦＥＴ１０１がオンになる。このと
き抵抗１０５、ダイオード１０７およびトランジスタ１
０３からなるアース端子への放電回路がオフになるの
で、主電源出力から抵抗１０５を経由して電流が流れる
ことはない。つぎに、主電源出力への電源を切るときに
は制御信号によりトランジスタ１０３をオンにし、ＦＥ
Ｔ１０１のゲート電圧を低下させてＦＥＴ１０１をオフ
にすると同時に、主電源出力に接続されたシステム負荷
に含まれる静電容量に蓄積された電荷を抵抗１０５、ダ
イオード１０７、およびトランジスタ１０３による放電
回路を経由してアースに放電する。この回路を使用して
実際にＦＥＴ１０１をオフにしてから主電源出力の電圧
が０．４Ｖまで低下する時間を測定すると約２秒であ
り、電源再投入時の残留電圧による動作エラーを解消す
るには十分短い時間であった。トランジスタ１０３がオ
フになっている間ダイオード１０７はゲート駆動電源端
子から主電源出力端子に電流が逆流するのを防止する。
主電源出力端子へ電源を送るときには、制御信号端子か
ら信号をトランジスタ１０３のベースに供給してトラン
ジスタ１０３をオフにすると、ゲート駆動電源によりゲ
ート電圧が上昇してＦＥＴ１０１がオンになる。このと
き抵抗１０５、ダイオード１０７およびトランジスタ１
０３からなるアース端子への放電回路がオフになるの
で、主電源出力から抵抗１０５を経由して電流が流れる
ことはない。つぎに、主電源出力への電源を切るときに
は制御信号によりトランジスタ１０３をオンにし、ＦＥ
Ｔ１０１のゲート電圧を低下させてＦＥＴ１０１をオフ
にすると同時に、主電源出力に接続されたシステム負荷
に含まれる静電容量に蓄積された電荷を抵抗１０５、ダ
イオード１０７、およびトランジスタ１０３による放電
回路を経由してアースに放電する。この回路を使用して
実際にＦＥＴ１０１をオフにしてから主電源出力の電圧
が０．４Ｖまで低下する時間を測定すると約２秒であ
り、電源再投入時の残留電圧による動作エラーを解消す
るには十分短い時間であった。トランジスタ１０３がオ
フになっている間ダイオード１０７はゲート駆動電源端
子から主電源出力端子に電流が逆流するのを防止する。
【００１１】図２のスイッチ回路でトランジスタ１０３
が故障したときは、ＦＥＴ１０１が動作しないので容易
に発見することができる。したがって、放電回路のトラ
ンジスタがオン状態またはオフ状態で故障した状態で電
源ライン・スイッチを操作することによる無駄な電力の
消費や放電時間の遅延を防止できる。さらに放電電流制
限抵抗１０５の定格を余分な電流を流すことを前提にし
て決定する必要がない。制御信号端子とトランジスタ１
０３のベースとの間に遅延回路を設けたとしても、主電
源のオン・オフと放電回路の形成の間に時間的なずれが
ないため余分な電力の消費がない。さらにまた、従来の
スイッチ回路のように放電回路専用のＦＥＴを設ける必
要がないため部品点数を減少させることができる。
が故障したときは、ＦＥＴ１０１が動作しないので容易
に発見することができる。したがって、放電回路のトラ
ンジスタがオン状態またはオフ状態で故障した状態で電
源ライン・スイッチを操作することによる無駄な電力の
消費や放電時間の遅延を防止できる。さらに放電電流制
限抵抗１０５の定格を余分な電流を流すことを前提にし
て決定する必要がない。制御信号端子とトランジスタ１
０３のベースとの間に遅延回路を設けたとしても、主電
源のオン・オフと放電回路の形成の間に時間的なずれが
ないため余分な電力の消費がない。さらにまた、従来の
スイッチ回路のように放電回路専用のＦＥＴを設ける必
要がないため部品点数を減少させることができる。
【００１２】図３には、本発明を実現するのに適した典
型的なノートブック・パーソナル・コンピュータ（Ｐ
Ｃ）２００の外形を示す。ただし本発明はノートブック
・コンピュータに限らずデスクトップ・コンピュータお
よび電子機器一般への適用が可能である。図４に、図３
に示したＰＣ２００のハードウエア構成を模式的に示
す。メイン・コントローラであるＣＰＵ２０１は、オペ
レーティング・システム（ＯＳ）の制御下で各種プログ
ラムを実行するようになっている。ＣＰＵ２０１はプロ
セッサ・バス２０３、ローカル・バスとしてのＰＣＩ
（Peripheral Component Interconnect）バス２０５、
及びシステム・バスとしてのＩＳＡ（Industry Standar
d Architecture）バス２０７という３階層のバスを介し
て、各ハードウェア・ブロックと相互接続している。プ
ロセッサ・バス２０３とＰＣＩバス２０５とは、ブリッ
ジ回路（ホスト−ＰＣＩブリッジ）２０９によって連絡
されている。本実施例のブリッジ回路２０９は、メイン
・メモリ２１１へのアクセス動作を制御するメモリ・コ
ントローラや、両バス２０３、２０６間のデータ転送速
度の差を吸収するためのデータ・バッファなどを含んだ
構成となっている。
型的なノートブック・パーソナル・コンピュータ（Ｐ
Ｃ）２００の外形を示す。ただし本発明はノートブック
・コンピュータに限らずデスクトップ・コンピュータお
よび電子機器一般への適用が可能である。図４に、図３
に示したＰＣ２００のハードウエア構成を模式的に示
す。メイン・コントローラであるＣＰＵ２０１は、オペ
レーティング・システム（ＯＳ）の制御下で各種プログ
ラムを実行するようになっている。ＣＰＵ２０１はプロ
セッサ・バス２０３、ローカル・バスとしてのＰＣＩ
（Peripheral Component Interconnect）バス２０５、
及びシステム・バスとしてのＩＳＡ（Industry Standar
d Architecture）バス２０７という３階層のバスを介し
て、各ハードウェア・ブロックと相互接続している。プ
ロセッサ・バス２０３とＰＣＩバス２０５とは、ブリッ
ジ回路（ホスト−ＰＣＩブリッジ）２０９によって連絡
されている。本実施例のブリッジ回路２０９は、メイン
・メモリ２１１へのアクセス動作を制御するメモリ・コ
ントローラや、両バス２０３、２０６間のデータ転送速
度の差を吸収するためのデータ・バッファなどを含んだ
構成となっている。
【００１３】メイン・メモリ２１１は、ＣＰＵ２０１の
実行プログラムの読み込み領域として、あるいは実行プ
ログラムの処理データを書き込む作業領域として利用さ
れる、書き込み可能メモリである。なお、ここで言う実
行プログラムには、Ｗｉｎｄｏｗｓ９５などのＯＳ、周
辺機器類をハードウェア操作するための各デバイス・ド
ライバ、及び各種アプリケーション・プログラムなどが
含まれる。レベル２（Ｌ２）−キャッシュ２１３は、Ｃ
ＰＵ２０１がメイン・メモリ２１１にアクセスする時間
を吸収するための高速動作メモリである。ＣＰＵ２０１
が頻繁にアクセスするごく限られたコードやデータがＬ
２−キャッシュ２１３に一時格納される。ＰＣＩバス２
０５は、比較的高速なデータ転送が可能なタイプのバス
であり、ビデオ・コントローラ２１５やカードバス・コ
ントローラ２１７のような比較的高速で駆動するＰＣＩ
デバイス類がこれに接続される。
実行プログラムの読み込み領域として、あるいは実行プ
ログラムの処理データを書き込む作業領域として利用さ
れる、書き込み可能メモリである。なお、ここで言う実
行プログラムには、Ｗｉｎｄｏｗｓ９５などのＯＳ、周
辺機器類をハードウェア操作するための各デバイス・ド
ライバ、及び各種アプリケーション・プログラムなどが
含まれる。レベル２（Ｌ２）−キャッシュ２１３は、Ｃ
ＰＵ２０１がメイン・メモリ２１１にアクセスする時間
を吸収するための高速動作メモリである。ＣＰＵ２０１
が頻繁にアクセスするごく限られたコードやデータがＬ
２−キャッシュ２１３に一時格納される。ＰＣＩバス２
０５は、比較的高速なデータ転送が可能なタイプのバス
であり、ビデオ・コントローラ２１５やカードバス・コ
ントローラ２１７のような比較的高速で駆動するＰＣＩ
デバイス類がこれに接続される。
【００１４】ビデオ・コントローラ２１９は、ＣＰＵ２
０１からの描画命令を実際に処理するための専用コント
ローラであり、処理した描画情報を画面バッファ（ＶＲ
ＡＭ）２２１に一旦書き込むとともに、ＶＲＡＭ２２１
から描画情報を読み出して液晶表示ディスプレイ（ＬＣ
Ｄ）２２３に描画データとして出力するようになってい
る。カードバス・コントローラ２１７は、ＰＣＩバス２
０５のバス信号をＰＣカード・スロット２２５Ａのイン
ターフェース・コネクタ（カードバス）に直結させるた
めの専用コントローラである。カード・スロット２２５
Ａには、ＰＣＭＣＩＡ（Personal Computer Memory Car
d International Association）／ＪＥＩＤＡ（Japan E
lectronic Industry Development Association）が策定
した仕様（例えば"ＰＣ Ｃａｒｄ Ｓｔａｎｄａｒｄ
９５"）に準拠したＰＣカード２２５Ｂを挿入すること
ができる。ＰＣカード２２５Ｂとしては、ネットワーク
接続するためのＬＡＮカードや、外部記憶装置としての
ＨＤＤ内蔵カード、ＳＣＳＩ（Small Computer System
Interface）機器を外部接続するためのＳＣＳＩカード
等が挙げられる。
０１からの描画命令を実際に処理するための専用コント
ローラであり、処理した描画情報を画面バッファ（ＶＲ
ＡＭ）２２１に一旦書き込むとともに、ＶＲＡＭ２２１
から描画情報を読み出して液晶表示ディスプレイ（ＬＣ
Ｄ）２２３に描画データとして出力するようになってい
る。カードバス・コントローラ２１７は、ＰＣＩバス２
０５のバス信号をＰＣカード・スロット２２５Ａのイン
ターフェース・コネクタ（カードバス）に直結させるた
めの専用コントローラである。カード・スロット２２５
Ａには、ＰＣＭＣＩＡ（Personal Computer Memory Car
d International Association）／ＪＥＩＤＡ（Japan E
lectronic Industry Development Association）が策定
した仕様（例えば"ＰＣ Ｃａｒｄ Ｓｔａｎｄａｒｄ
９５"）に準拠したＰＣカード２２５Ｂを挿入すること
ができる。ＰＣカード２２５Ｂとしては、ネットワーク
接続するためのＬＡＮカードや、外部記憶装置としての
ＨＤＤ内蔵カード、ＳＣＳＩ（Small Computer System
Interface）機器を外部接続するためのＳＣＳＩカード
等が挙げられる。
【００１５】ＰＣＩバス２０５とＩＳＡバス２０７と
は、ブリッジ回路（ＰＣＩ−ＩＳＡブリッジ）２２７に
よって相互接続されている。本実施例のブリッジ回路２
２７は、ＤＭＡコントローラや、プログラマブル割り込
みコントローラ（ＰＩＣ）、及びプログラマブル・イン
ターバル・タイマ（ＰＩＴ）を含んだ構成となってい
る。ＤＭＡコントローラは、周辺機器（例えばＦＤＤ）
とメイン・メモリ２１１間のデータ転送をＣＰＵ２０１
の介在なしに実行するための専用コントローラである。
また、ＰＩＣは、周辺機器からの割り込み要求（ＩＲ
Ｑ）に応答して所定の処理プログラム（割り込みハンド
ラ）を実行させるための専用コントローラである。ま
た、ＰＩＴは、タイマ信号（通常は矩形波）を所定周期
で発生させるための装置であり、その発生周期はプログ
ラマブルである。
は、ブリッジ回路（ＰＣＩ−ＩＳＡブリッジ）２２７に
よって相互接続されている。本実施例のブリッジ回路２
２７は、ＤＭＡコントローラや、プログラマブル割り込
みコントローラ（ＰＩＣ）、及びプログラマブル・イン
ターバル・タイマ（ＰＩＴ）を含んだ構成となってい
る。ＤＭＡコントローラは、周辺機器（例えばＦＤＤ）
とメイン・メモリ２１１間のデータ転送をＣＰＵ２０１
の介在なしに実行するための専用コントローラである。
また、ＰＩＣは、周辺機器からの割り込み要求（ＩＲ
Ｑ）に応答して所定の処理プログラム（割り込みハンド
ラ）を実行させるための専用コントローラである。ま
た、ＰＩＴは、タイマ信号（通常は矩形波）を所定周期
で発生させるための装置であり、その発生周期はプログ
ラマブルである。
【００１６】本実施例のブリッジ回路２２７は、さら
に、ＩＤＥ（Integrated Drive Electronics）に準拠し
た外部記憶装置を接続するためのＩＤＥインターフェー
スも備えている。ＩＤＥインターフェースには、ＩＤＥ
ハード・ディスク・ドライブ（ＨＤＤ）２２９が接続さ
れる他、ＩＤＥ ＣＤ−ＲＯＭドライブ２３１がＡＴＡ
ＰＩ（AT Attachment Packet Interface）接続される。
また、ＩＤＥ ＣＤ−ＲＯＭドライブ２３１の代わり
に、ＤＶＤ（Digital Video Disc又はDigital Versatil
e DIsc）ドライブのような他のタイプのＩＤＥ装置が接
続されていてもよい。また、本実施例のブリッジ回路２
２７は、汎用バスであるＵＳＢ（UniversalSerial Bu
s）を接続するためのＵＳＢルート・コントローラを内
蔵するとともに、ＵＳＢポート２５９を備えている。Ｕ
ＳＢは、電源投入のまま新しい周辺機器（ＵＳＢデバイ
ス）を抜き差しする機能（ホット・プラギング機能）
や、新たに接続された周辺機器を自動認識しシステム・
コンフィギュレーションを再設定する機能（プラグ・ア
ンド・プレイ機能）をサポートしている。１つのＵＳＢ
ポートに対して、最大６３個のＵＳＢデバイスをデイジ
ー・チェーン接続することができる。ＵＳＢデバイスの
例は、キーボード、マウス、ジョイスティック、スキャ
ナ、プリンタ、モデム、ディスプレイ・モニタ、タブレ
ットなど様々である。
に、ＩＤＥ（Integrated Drive Electronics）に準拠し
た外部記憶装置を接続するためのＩＤＥインターフェー
スも備えている。ＩＤＥインターフェースには、ＩＤＥ
ハード・ディスク・ドライブ（ＨＤＤ）２２９が接続さ
れる他、ＩＤＥ ＣＤ−ＲＯＭドライブ２３１がＡＴＡ
ＰＩ（AT Attachment Packet Interface）接続される。
また、ＩＤＥ ＣＤ−ＲＯＭドライブ２３１の代わり
に、ＤＶＤ（Digital Video Disc又はDigital Versatil
e DIsc）ドライブのような他のタイプのＩＤＥ装置が接
続されていてもよい。また、本実施例のブリッジ回路２
２７は、汎用バスであるＵＳＢ（UniversalSerial Bu
s）を接続するためのＵＳＢルート・コントローラを内
蔵するとともに、ＵＳＢポート２５９を備えている。Ｕ
ＳＢは、電源投入のまま新しい周辺機器（ＵＳＢデバイ
ス）を抜き差しする機能（ホット・プラギング機能）
や、新たに接続された周辺機器を自動認識しシステム・
コンフィギュレーションを再設定する機能（プラグ・ア
ンド・プレイ機能）をサポートしている。１つのＵＳＢ
ポートに対して、最大６３個のＵＳＢデバイスをデイジ
ー・チェーン接続することができる。ＵＳＢデバイスの
例は、キーボード、マウス、ジョイスティック、スキャ
ナ、プリンタ、モデム、ディスプレイ・モニタ、タブレ
ットなど様々である。
【００１７】ＩＳＡバス２０７は、ＰＣＩバス２０５に
比しデータ転送速度が低いバスであり、ＲＯＭ２３３や
モデム・カード２３５、リアル・タイム・クロック（Ｒ
ＴＣ）２３７、Ｉ／Ｏコントローラ２３９、キーボード
／マウス・コントローラ２４１、オーディオ・コントロ
ーラ２１５のような比較的低速で駆動する周辺機器類を
接続するのに用いられる。ＲＯＭ２３３は、キーボード
２４３やフロッピー・ディスク・ドライブ（ＦＤＤ）２
４７などの各ハードウェアの入出力操作を制御するため
のコード群（ＢＩＯＳ：Basic Input/Output System）
や、電源投入時の自己診断テスト・プログラム（ＰＯＳ
Ｔ：Power On Self Test）などを恒久的に格納するため
の不揮発性メモリである。
比しデータ転送速度が低いバスであり、ＲＯＭ２３３や
モデム・カード２３５、リアル・タイム・クロック（Ｒ
ＴＣ）２３７、Ｉ／Ｏコントローラ２３９、キーボード
／マウス・コントローラ２４１、オーディオ・コントロ
ーラ２１５のような比較的低速で駆動する周辺機器類を
接続するのに用いられる。ＲＯＭ２３３は、キーボード
２４３やフロッピー・ディスク・ドライブ（ＦＤＤ）２
４７などの各ハードウェアの入出力操作を制御するため
のコード群（ＢＩＯＳ：Basic Input/Output System）
や、電源投入時の自己診断テスト・プログラム（ＰＯＳ
Ｔ：Power On Self Test）などを恒久的に格納するため
の不揮発性メモリである。
【００１８】モデム・カード２３５は、デジタル的なコ
ンピュータ・データをアナログ的な公衆回線（ＰＳＴ
Ｎ:Public Switched Telephone Network）経由で伝送す
るための装置である。モデム・カード２３５は、送信デ
ータを変調（modulate）したり受信データを復調（demo
dula3te）するための信号処理回路（モデム・チップ）
や、各国毎の回線交換機規格に応じてモデムと公衆回線
を接続せしめるためのデータ・アクセス・アレンジメン
ト機能回路（ＤＡＡ）などの回路コンポーネントを含ん
でいる。リアル・タイム・クロック（ＲＴＣ）２３７
は、現在時刻を計測するための装置である。ＲＴＣ２３
７は、一般に、ＣＭＯＳメモリ（図示しない）とともに
１チップ上に実装されている。このＣＭＯＳメモリは、
例えばシステム・コンフィギュレーション情報（ＢＩＯ
Ｓの設定値）やパワー・オン・パスワードのような、シ
ステム２００のセキュリティ／セーフティに不可欠な情
報を保管するために用いられる。
ンピュータ・データをアナログ的な公衆回線（ＰＳＴ
Ｎ:Public Switched Telephone Network）経由で伝送す
るための装置である。モデム・カード２３５は、送信デ
ータを変調（modulate）したり受信データを復調（demo
dula3te）するための信号処理回路（モデム・チップ）
や、各国毎の回線交換機規格に応じてモデムと公衆回線
を接続せしめるためのデータ・アクセス・アレンジメン
ト機能回路（ＤＡＡ）などの回路コンポーネントを含ん
でいる。リアル・タイム・クロック（ＲＴＣ）２３７
は、現在時刻を計測するための装置である。ＲＴＣ２３
７は、一般に、ＣＭＯＳメモリ（図示しない）とともに
１チップ上に実装されている。このＣＭＯＳメモリは、
例えばシステム・コンフィギュレーション情報（ＢＩＯ
Ｓの設定値）やパワー・オン・パスワードのような、シ
ステム２００のセキュリティ／セーフティに不可欠な情
報を保管するために用いられる。
【００１９】Ｉ／Ｏコントローラ２３９は、フロッピー
・ディスク・ドライブ（ＦＤＤ）２４７の駆動制御、シ
リアル・ポート２４９を介したシリアル・データの入出
力（ＳＩＯ）、パラレル・ポート２５１を介したパラレ
ル・データの入出力（ＰＩＯ）を制御するための周辺コ
ントローラである。シリアル・ポートにはジョイスティ
ックが、また、パラレル・ポートにはプリンタが接続さ
れる。キーボード／マウス・コントローラ（ＫＭＣ）２
４１は、キーボード２４３からの入力スキャン・コード
や、ポインティング・デバイス（マウスやトラックポイ
ントなど）２４５による指示座標値をコンピュータ・デ
ータとして取り込むための周辺コントローラである。
・ディスク・ドライブ（ＦＤＤ）２４７の駆動制御、シ
リアル・ポート２４９を介したシリアル・データの入出
力（ＳＩＯ）、パラレル・ポート２５１を介したパラレ
ル・データの入出力（ＰＩＯ）を制御するための周辺コ
ントローラである。シリアル・ポートにはジョイスティ
ックが、また、パラレル・ポートにはプリンタが接続さ
れる。キーボード／マウス・コントローラ（ＫＭＣ）２
４１は、キーボード２４３からの入力スキャン・コード
や、ポインティング・デバイス（マウスやトラックポイ
ントなど）２４５による指示座標値をコンピュータ・デ
ータとして取り込むための周辺コントローラである。
【００２０】オーディオ・コントローラ２１５は、オー
ディオ信号の入出力を行なうための専用コントローラで
あり、オーディオ信号をデジタル録音・再生するための
ＣＯＤＥＣ回路（COder-DECoder：すなわちミキシング
機能を備えたＡＤ，ＤＡ変換器）を含んでいる。オーデ
ィオ信号の入力は、例えばマイク２５３からの音声入
力、又は、外部オーディオ機器（図示しない）からのラ
イン入力として行なわれる。また、生成されたオーディ
オ信号は、外部オーディオ機器（図示しない）にライン
出力されるか、又は、オーディオ・アンプで増幅した後
スピーカ２５５で出力される。各バス２０５、２０７の
一端には、夫々１以上のＰＣＩバス・スロット２０５
Ａ、ＩＳＡバス・スロット２０７Ａが装備されている場
合もある。これらバス・スロット２０５Ａ／２０７Ａ
は、コンピュータ２００本体の壁面の一部から外部に現
れている。バス・スロット２０５Ａ及び２０７Ａには、
夫々、ＰＣＩ対応アダプタ・カード２０５Ｂ及びＩＳＡ
対応アダプタ・カード２０７Ｂを装着することができ
る。
ディオ信号の入出力を行なうための専用コントローラで
あり、オーディオ信号をデジタル録音・再生するための
ＣＯＤＥＣ回路（COder-DECoder：すなわちミキシング
機能を備えたＡＤ，ＤＡ変換器）を含んでいる。オーデ
ィオ信号の入力は、例えばマイク２５３からの音声入
力、又は、外部オーディオ機器（図示しない）からのラ
イン入力として行なわれる。また、生成されたオーディ
オ信号は、外部オーディオ機器（図示しない）にライン
出力されるか、又は、オーディオ・アンプで増幅した後
スピーカ２５５で出力される。各バス２０５、２０７の
一端には、夫々１以上のＰＣＩバス・スロット２０５
Ａ、ＩＳＡバス・スロット２０７Ａが装備されている場
合もある。これらバス・スロット２０５Ａ／２０７Ａ
は、コンピュータ２００本体の壁面の一部から外部に現
れている。バス・スロット２０５Ａ及び２０７Ａには、
夫々、ＰＣＩ対応アダプタ・カード２０５Ｂ及びＩＳＡ
対応アダプタ・カード２０７Ｂを装着することができ
る。
【００２１】典型的な汎用パーソナル・コンピュータ
は、図４に示したコンピュータ・システム２００として
充分機能を発揮する。なお、コンピュータ・システム２
００を構成するためには、図１に示した以外にも多くの
電気回路等が必要である。但し、これらは当業者には周
知であり、また、本発明の要旨を構成するものではない
ので、本明細書中では省略している。また、図面の錯綜
を回避するため、図中の各ハードウェア・ブロック間の
接続も一部しか図示していない。本発明のスイッチ回路
を制御する電源コントローラ２５７は、主としてシステ
ム内の各部への電力供給を管理するために設けられた周
辺コントローラであり、プロセッサの他にＲＡＭ、ＲＯ
Ｍ、タイマなどを内蔵しその機能はプログラマブルであ
る。
は、図４に示したコンピュータ・システム２００として
充分機能を発揮する。なお、コンピュータ・システム２
００を構成するためには、図１に示した以外にも多くの
電気回路等が必要である。但し、これらは当業者には周
知であり、また、本発明の要旨を構成するものではない
ので、本明細書中では省略している。また、図面の錯綜
を回避するため、図中の各ハードウェア・ブロック間の
接続も一部しか図示していない。本発明のスイッチ回路
を制御する電源コントローラ２５７は、主としてシステ
ム内の各部への電力供給を管理するために設けられた周
辺コントローラであり、プロセッサの他にＲＡＭ、ＲＯ
Ｍ、タイマなどを内蔵しその機能はプログラマブルであ
る。
【００２２】図５に、上記ＰＣ内の構成機器への電源供
給系統を模式的に示す。図４と同一構成機器には同一の
符合を付している。同図に示すようにＰＣ２００は、商
用電源または内蔵バッテリ３０３を主電源とし、ＡＣア
ダプタ３０１によりＡＣ１００ＶからＤＣ１６Ｖに変換
された商用電源とバッテリの出力端子の各々は、ＤＣ／
ＤＣコンバータ３０５、３０７、および３０９に並列に
接続される。ＰＣ内部では、２１Ｖ、１６Ｖ、１２Ｖ、
５Ｖ、および３．３Ｖからなる４種類の電源を使用し、
それぞれ２１Ｖ ＤＣバス３４９、１６Ｖ入力ＤＣバス
３３９、１２ＶＤＣバス３４５、５Ｖ ＤＣバス３４
１、および３．３Ｖ ＤＣバス３４３によりシステム負
荷３１１に電源を供給する。ブートストラップ回路３４
７は、１６Ｖと５Ｖの入力を加算して２１Ｖの出力電圧
を生成し、本実施例による１２Ｖ系と１６Ｖ系の負荷に
使用するスイッチ回路のゲート駆動電源を供給する。
給系統を模式的に示す。図４と同一構成機器には同一の
符合を付している。同図に示すようにＰＣ２００は、商
用電源または内蔵バッテリ３０３を主電源とし、ＡＣア
ダプタ３０１によりＡＣ１００ＶからＤＣ１６Ｖに変換
された商用電源とバッテリの出力端子の各々は、ＤＣ／
ＤＣコンバータ３０５、３０７、および３０９に並列に
接続される。ＰＣ内部では、２１Ｖ、１６Ｖ、１２Ｖ、
５Ｖ、および３．３Ｖからなる４種類の電源を使用し、
それぞれ２１Ｖ ＤＣバス３４９、１６Ｖ入力ＤＣバス
３３９、１２ＶＤＣバス３４５、５Ｖ ＤＣバス３４
１、および３．３Ｖ ＤＣバス３４３によりシステム負
荷３１１に電源を供給する。ブートストラップ回路３４
７は、１６Ｖと５Ｖの入力を加算して２１Ｖの出力電圧
を生成し、本実施例による１２Ｖ系と１６Ｖ系の負荷に
使用するスイッチ回路のゲート駆動電源を供給する。
【００２３】システム負荷３１１は、ＰＣ２００の内部
で使用される負荷の集合を示し、電源電圧と制御モード
により６つのブロックに分かれている。各ブロックの負
荷は、それぞれ静電容量を有しており、電源をオフにし
てもただちに電圧が消滅しない。５Ｖ系負荷３１３およ
び３．３Ｖ系負荷３１５はサスペンド・モードおよびノ
ーマル・モードの双方で動作するそれぞれ５Ｖおよび
３．３Ｖ機器の集合である。５Ｖ系負荷３１７および
３．３Ｖ系負荷３１９は、それぞれノーマル・モードで
動作する機器の集合である。ここにサスペンド・モード
は、電力の節約とタスク再開の迅速化を図るために、処
理中のタスクの再開に必要なデータを退避させた後にシ
ステムの動作を停止し、選択した機器のみを動作させて
おく状態をいう。５Ｖ系負荷３１３には、オーディオ・
コントローラ２１５、シリアルポート２４９、ＫＭＣ２
４１、およびＶＲＡＭ２２１が含まれる。３．３Ｖ系負
荷３１５には、メイン・メモリ２１１、ビデオ・コント
ローラ２１９が含まれる。５Ｖ系負荷３１７には、ＨＤ
Ｄ２２９、ＣＤ−ＲＯＭ２３１、ＦＤＤ２４７、モデム
・カード２３５、オーディオ・コントローラ２１５、パ
ラレル・ポート２５１、ＲＯＭ２３３およびＩ／Ｏコン
トローラ２３９が含まれる。３．３Ｖ系負荷３２９には
ＣＰＵ２０１が含まれる。カードバス・コントローラ２
１７は、サスペンド・モードとノーマル・モードの双方
で動作し、５Ｖおよび１２Ｖの２種類の電源を使用す
る。ＬＣＤパネル２２３は、冷陰極線管を点灯するイン
バータ用の１６Ｖと、システム用の５Ｖの２種類の電源
を使用し、ノーマルおよびサスペンドのモードとは異な
るモードで動作する。
で使用される負荷の集合を示し、電源電圧と制御モード
により６つのブロックに分かれている。各ブロックの負
荷は、それぞれ静電容量を有しており、電源をオフにし
てもただちに電圧が消滅しない。５Ｖ系負荷３１３およ
び３．３Ｖ系負荷３１５はサスペンド・モードおよびノ
ーマル・モードの双方で動作するそれぞれ５Ｖおよび
３．３Ｖ機器の集合である。５Ｖ系負荷３１７および
３．３Ｖ系負荷３１９は、それぞれノーマル・モードで
動作する機器の集合である。ここにサスペンド・モード
は、電力の節約とタスク再開の迅速化を図るために、処
理中のタスクの再開に必要なデータを退避させた後にシ
ステムの動作を停止し、選択した機器のみを動作させて
おく状態をいう。５Ｖ系負荷３１３には、オーディオ・
コントローラ２１５、シリアルポート２４９、ＫＭＣ２
４１、およびＶＲＡＭ２２１が含まれる。３．３Ｖ系負
荷３１５には、メイン・メモリ２１１、ビデオ・コント
ローラ２１９が含まれる。５Ｖ系負荷３１７には、ＨＤ
Ｄ２２９、ＣＤ−ＲＯＭ２３１、ＦＤＤ２４７、モデム
・カード２３５、オーディオ・コントローラ２１５、パ
ラレル・ポート２５１、ＲＯＭ２３３およびＩ／Ｏコン
トローラ２３９が含まれる。３．３Ｖ系負荷３２９には
ＣＰＵ２０１が含まれる。カードバス・コントローラ２
１７は、サスペンド・モードとノーマル・モードの双方
で動作し、５Ｖおよび１２Ｖの２種類の電源を使用す
る。ＬＣＤパネル２２３は、冷陰極線管を点灯するイン
バータ用の１６Ｖと、システム用の５Ｖの２種類の電源
を使用し、ノーマルおよびサスペンドのモードとは異な
るモードで動作する。
【００２４】システム負荷３１１の各ブロックは、電源
バスとの間に挿入された本発明の実施例によるスイッチ
回路３２３、３２５、３２７、３２９、３３１、３３
３、３３５、および３３７からなるスイッチ回路群３２
１により電源のオン／オフが制御される。各スイッチ回
路は１回路または２回路ごとに半導体チップで形成でき
るが、チップ当たりの回路構成は他のいかなる態様であ
ってもよい。５Ｖ系負荷３１３、３１７、２１７、およ
び２２３に使用するスイッチ回路３２３、３２７、３３
３、および３３５、ならびに、３．３Ｖ系負荷３１５お
よび３１９に使用するスイッチ回路３２５および３２９
には、ゲート駆動電源として１２Ｖの電源が１２Ｖ Ｄ
Ｃバスから供給される。１２Ｖ系負荷２１７および１６
Ｖ系負荷２２３に使用するスイッチ回路３３１および３
３７には、ゲート駆動電源として２１Ｖの電源がブート
ストラップ回路の出力から２１Ｖ ＤＣバス３４９を経
由して供給される。スイッチ回路の主電源入力は、シス
テム負荷の各ブロックの電圧の種類に従って、３．３
Ｖ、５Ｖ、１２Ｖ、および１６Ｖの電源が各バス３４
３、３４１、３４５、および３３９より供給される。本
実施例の電源コントローラ２５７は、内蔵バッテリ３０
３の残量、ＬＣＤパネル２２３のＰＣ本体への開閉状
況、操作していない一定時間等をモニタして、モニタ結
果に応じてシステム内の構成機器の電源のオン／オフを
指示するようにスイッチ回路に制御信号を与える。
バスとの間に挿入された本発明の実施例によるスイッチ
回路３２３、３２５、３２７、３２９、３３１、３３
３、３３５、および３３７からなるスイッチ回路群３２
１により電源のオン／オフが制御される。各スイッチ回
路は１回路または２回路ごとに半導体チップで形成でき
るが、チップ当たりの回路構成は他のいかなる態様であ
ってもよい。５Ｖ系負荷３１３、３１７、２１７、およ
び２２３に使用するスイッチ回路３２３、３２７、３３
３、および３３５、ならびに、３．３Ｖ系負荷３１５お
よび３１９に使用するスイッチ回路３２５および３２９
には、ゲート駆動電源として１２Ｖの電源が１２Ｖ Ｄ
Ｃバスから供給される。１２Ｖ系負荷２１７および１６
Ｖ系負荷２２３に使用するスイッチ回路３３１および３
３７には、ゲート駆動電源として２１Ｖの電源がブート
ストラップ回路の出力から２１Ｖ ＤＣバス３４９を経
由して供給される。スイッチ回路の主電源入力は、シス
テム負荷の各ブロックの電圧の種類に従って、３．３
Ｖ、５Ｖ、１２Ｖ、および１６Ｖの電源が各バス３４
３、３４１、３４５、および３３９より供給される。本
実施例の電源コントローラ２５７は、内蔵バッテリ３０
３の残量、ＬＣＤパネル２２３のＰＣ本体への開閉状
況、操作していない一定時間等をモニタして、モニタ結
果に応じてシステム内の構成機器の電源のオン／オフを
指示するようにスイッチ回路に制御信号を与える。
【００２５】システム負荷３１３に含まれる各負荷ブロ
ックのオン操作は、一度にすべてのシステム負荷に電源
を投入すると過大な電流が流れるため、ソフトウエア上
または遅延回路によりスイッチ回路３２３〜３３７のオ
ン動作が順番に行われるように処置されている。電源コ
ントローラには、人間が操作するパワーオン・スイッチ
３４９が連結されている。スイッチ３４９を操作する
と、スイッチ回路に電源投入信号が送られる。図２を使
用して説明した本発明の実施例を示すスイッチ回路で
は、電源コントローラ２５７がプログラムされた内容に
したがってスイッチ回路群３２１にオフの指示をする
と、放電回路がシステム負荷の残留電圧を短時間で除去
し、スイッチ３４９を直後に操作してもエラーが発生す
ることはない。また、トランジスタ１０３のベースに遅
延回路があることに起因して放電回路が先に形成され、
無駄な電力を消費をするようなこともない。図６に、図
５で示したスイッチ回路の一部の概略配線図を示す。図
６は、図５のスイッチ回路のうち典型的な電圧を使用す
るシステム負荷に使用されているスイッチ回路のみを示
しているが、他のシステム負荷への配線方法は図６より
当業者には明らかである。
ックのオン操作は、一度にすべてのシステム負荷に電源
を投入すると過大な電流が流れるため、ソフトウエア上
または遅延回路によりスイッチ回路３２３〜３３７のオ
ン動作が順番に行われるように処置されている。電源コ
ントローラには、人間が操作するパワーオン・スイッチ
３４９が連結されている。スイッチ３４９を操作する
と、スイッチ回路に電源投入信号が送られる。図２を使
用して説明した本発明の実施例を示すスイッチ回路で
は、電源コントローラ２５７がプログラムされた内容に
したがってスイッチ回路群３２１にオフの指示をする
と、放電回路がシステム負荷の残留電圧を短時間で除去
し、スイッチ３４９を直後に操作してもエラーが発生す
ることはない。また、トランジスタ１０３のベースに遅
延回路があることに起因して放電回路が先に形成され、
無駄な電力を消費をするようなこともない。図６に、図
５で示したスイッチ回路の一部の概略配線図を示す。図
６は、図５のスイッチ回路のうち典型的な電圧を使用す
るシステム負荷に使用されているスイッチ回路のみを示
しているが、他のシステム負荷への配線方法は図６より
当業者には明らかである。
【００２６】
【発明の効果】本発明により、信頼度の高い残留電圧除
去機能を備えた簡易なスイッチ回路を提供することがで
きた。本発明により、パーソナル・コンピュータに特に
適したスイッチ回路を提供することができた。
去機能を備えた簡易なスイッチ回路を提供することがで
きた。本発明により、パーソナル・コンピュータに特に
適したスイッチ回路を提供することができた。
【図１】 従来のスイッチ回路を示す概略配線図であ
る。
る。
【図２】 本発明の実施例におけるスイッチ回路の概略
配線図である。
配線図である。
【図３】 本発明の実施例におけるパーソナル・コンピ
ュータの概略外形図である。
ュータの概略外形図である。
【図４】 本発明の実施例におけるパーソナル・コンン
ピュータの概略ハードウエア構成である。
ピュータの概略ハードウエア構成である。
【図５】 本発明の実施例におけるパーソナル・コンピ
ュータの概略電源系統図である。
ュータの概略電源系統図である。
【図６】 図５の電源系統図に示したスイッチ回路の一
部の概略配線図である。
部の概略配線図である。
１０１ 電源ライン・スイッチ用ＦＥＴ １０３ ゲート駆動用トランジスタ １０５ 放電電流制限抵抗 １０７ 逆流防止用ダイオード １０９ 抵抗 ２５７ 電源コントローラ ３１１ システム負荷 ３２１ スイッチ回路群 ３２３、３２５、３２７、３２９、３３１、３３３、３
３５、３３７ スイッチ回路
３５、３３７ スイッチ回路
フロントページの続き (72)発明者 山 崎 哲 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (56)参考文献 特開 平６−188703（ＪＰ，Ａ) 特開 平５−29901（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (5)
- 【請求項１】 電源ラインのスイッチ回路であって、第 １の電源端子に接続された第１の端子と電源出力端子
に接続された第２の端子と第１の制御端子に接続された
制御端子とを備える第１のスイッチと、 前記第１のスイッチの制御端子に接続された第１の端子
と第２の電源端子に接続された第２の端子と第２の制御
端子に接続された制御端子とを備える第２のスイッチ
と、 前記電源出力端子と前記第２のスイッチの第１の端子と
の間に接続された逆流防止素子とを有するスイッチ回
路。 - 【請求項２】 前記第１のスイッチおよび前記第２のス
イッチがトランジスタである請求項１記載のスイッチ回
路。 - 【請求項３】 前記スイッチ回路がさらに前記電源出力
端子と前記第２の電源端子との間に接続した放電電流制
限抵抗を備える請求項１記載のスイッチ回路。 - 【請求項４】 電源と、電源コントローラと、前記電源
および前記電源コントローラに接続されたスイッチ回路
と、前記スイッチ回路に接続されたシステム負荷を有す
る電子機器であって、 前記スイッチ回路が請求項１ないし請求項３のいずれか
に記載のスイッチ回路である電子機器。 - 【請求項５】 電源と、電源コントローラと、前記電源
および前記電源コントローラに接続されたスイッチ回路
と、前記スイッチ回路に接続されたシステム負荷を有す
るパーソナル・コンピュータであって、 前記スイッチ回路が請求項１ないし請求項３のいずれか
に記載のスイッチ回路であるパーソナル・コンピュー
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11714998A JP3272298B2 (ja) | 1998-04-27 | 1998-04-27 | 放電回路を備えたスイッチ回路および電子機器 |
| US09/299,934 US6278598B1 (en) | 1998-04-27 | 1999-04-26 | PC switch circuit with discharge circuitry |
| US09/299,935 US6256182B1 (en) | 1998-04-27 | 1999-04-26 | Switch circuit and electronic apparatus with a discharge circuit |
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