JP3270107B2 - Information processing device - Google Patents
Information processing deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、オペランドの重複を許可する可変長オペランド命
令の制御を行なう情報処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus,
In particular, the present invention relates to an information processing apparatus that controls a variable-length operand instruction that permits operand duplication.
【０００２】[0002]
【従来の技術】従来の情報処理装置は、実効アドレスの
物理アドレスへの変換過程で変換方法の異なる複数のア
ドレスモードをサポートし、可変長のソース及びディス
ティネーションの２つのオペランドデータを有し、ソー
スオペランドデータを示す実効アドレスのアドレスモー
ドとディスティネーションオペランドデータを示す実効
アドレスのアドレスモードとの一致時にのみ、オペラン
ドの重複を許可する命令の実行時に重複が存在するため
に、ソースオペランドのアドレスモードとディスティネ
ーションオペランドのアドレスモードとの一致時にの
み、重複の検出を有効として制御記憶へ通知し、該通知
により制御記憶のシーケンスを重複有りと重複無しとの
各々の制御ルーチンに分け、メモリへのリクエスト制御
を行なう。2. Description of the Related Art A conventional information processing apparatus supports a plurality of address modes having different conversion methods in a process of converting an effective address into a physical address, and has two operand data of a variable length source and a destination. Only when the address mode of the effective address indicating the source operand data matches the address mode of the effective address indicating the destination operand data, there is duplication when executing an instruction that permits duplication of operands. Only when the address and the address mode of the destination operand match, the detection of duplication is made valid and notified to the control storage. Based on the notification, the control storage sequence is divided into control routines with and without duplication. Performs request control.
【０００３】図３は、従来の情報処理装置の動作の一例
を示すタイムチャートである。図３は、従来の情報処理
装置について、アドレスモードの一致検出及び重複検出
の確定のタイミングの例を示している。図３に示すよう
に、Ｔ2 のタイミングで、ソースオペランドとディステ
ィネーションオペランドとのアドレスモードの一致また
は不一致が確定し、更にＴ5 のタイミングで、重複検出
が確定する。そして、上述したＴ5 のタイミングで、ア
ドレスモードの一致または不一致及び重複検出結果によ
って制御記憶のシーケンスを変更し、Ｔ6 のタイミング
よりシーケンスを分けて制御を行なっていた。FIG. 3 is a time chart showing an example of the operation of a conventional information processing apparatus. FIG. 3 shows an example of the timing of determining the coincidence detection and the duplication detection of the address mode in the conventional information processing apparatus. As shown in FIG. 3, at the timing of T 2, match or confirmed mismatch address mode the source operand and the destination operand, further at timing T 5, duplicate detection is determined. Then, at timing T 5 described above, to change the sequence of the control store by a match or mismatch and duplicate detection result of the address modes, were subjected to control by dividing the sequence than the timing of T 6.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の情報処
理装置は、アドレスモードの不一致の検出が早期に確定
しても、重複検出回路による重複の検出が確定するまで
は、制御記憶のシーケンスの変更を行なえないために、
性能の低下をまねいてしまうという欠点を有している。In the conventional information processing apparatus described above, even if the detection of the address mode mismatch is determined early, the sequence of the control storage sequence is maintained until the detection of the duplication by the duplication detection circuit is determined. To be unable to make changes,
It has the disadvantage of causing a drop in performance.
【０００５】[0005]
【課題を解決するための手段】本発明の情報処理装置
は、実効アドレスの物理アドレスへの変換過程で変換方
法の異なる複数のアドレスモードをサポートし、実効ア
ドレスを生成する実効アドレス生成回路とアドレスモー
ド生成回路とを有し、可変長のソースオペランド及びデ
ィスティネーションオペランドの２つのオペランドデー
タを有して、前記２つのオペランドが同一のアドレスモ
ードをもつ場合のみ、オペランドの重複を許可する可変
長命令の実行可能な情報処理装置において、メモリへの
アクセス要求を制御する制御記憶と、可変長命令のソー
スオペランドの実効アドレスに対するアドレスモードを
ディスティネーションオペランドの実効アドレスに対す
るアドレスモードに比較して不一致（一致）を検出する
アドレスモード一致検出手段と、前記アドレスモード一
致検出手段により検出されたアドレスモード一致信号を
前記制御記憶に通知し、ソースオペランドおよびディス
ティネーションオペランドの各実効アドレスのアドレス
モードが一致か不一致かにより、前記制御記憶のシーケ
ンスを分けるように制御を行なうアドレスモード一致テ
スト手段と、可変長命令の実行時にソースオペランドお
よびディスティネーションオペランドが重複しているか
否かを検出する重複検出手段と、前記重複検出手段によ
り検出された重複信号を前記制御記憶へ通知して重複し
ているか否かにより前記制御記憶のシーケンスを分ける
ように制御を行なう重複テスト手段とを有して構成され
ている。An information processing apparatus according to the present invention supports a plurality of address modes having different conversion methods in a process of converting an effective address into a physical address, and generates an effective address generating circuit for generating an effective address. A mode generation circuit, and having two operand data of a variable-length source operand and a destination operand, wherein the two operands have the same address mode.
In an information processor capable of executing a variable-length instruction that permits duplication of operands only when the instruction has a mode, a control storage for controlling a memory access request and an address mode for an effective address of a source operand of the variable-length instruction are set. Address mode match detecting means for detecting a mismatch (match) in comparison with the address mode for the effective address of the destination operand; and notifying the control storage of an address mode match signal detected by the address mode match detecting means, Address mode match test means for performing control so as to divide the control storage sequence depending on whether the address mode of each effective address of the operand and the destination operand matches or not, and a source operand and a destination A duplication detecting means for detecting whether or not the operation operands are duplicated, and a duplication signal detected by the duplication detection means is notified to the control storage to separate the control storage sequence according to whether the duplication signal is duplicated. And a duplication test means for performing control.
【０００６】[0006]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の情報処理装置の一実施例
を示すブロック図である。図２は、本実施例の情報処理
装置の動作の一例を示すタイムチャートである。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the information processing apparatus of the present invention. FIG. 2 is a time chart illustrating an example of the operation of the information processing apparatus according to the present embodiment.
【０００７】図１に示すように、アドレスモード生成回
路１は、実効アドレス生成回路２で生成される実効アド
レスの、物理アドレスへの変換の方法を示すアドレスモ
ードを生成する回路である。実効アドレス生成回路２
は、実効アドレスの生成を行なう。制御記憶３は、メモ
リへのリクエスト制御を行なう。As shown in FIG. 1, an address mode generation circuit 1 is a circuit for generating an address mode indicating a method of converting an effective address generated by an effective address generation circuit 2 into a physical address. Effective address generation circuit 2
Generates an effective address. The control memory 3 controls requests to the memory.
【０００８】アドレスモード一致検出手段４は、２つの
オペランドを有する可変長命令の実行時に、ソースオペ
ランドとディスティネーションオペランドとの各アドレ
スモードをラッチして比較を行ない、一致（不一致）を
検出する検出手段である。Address mode match detection means 4 performs a comparison by latching each address mode of a source operand and a destination operand during execution of a variable length instruction having two operands, and detecting a match (mismatch). Means.
【０００９】アドレスモード一致テスト手段５は、アド
レスモード一致検出手段４により検出されたアドレスモ
ードの一致を制御記憶３の指示によりテストし、制御記
憶３の制御シーケンスを切り換える手段である。The address mode match test means 5 is a means for testing the match of the address modes detected by the address mode match detection means 4 according to an instruction of the control memory 3 and switching the control sequence of the control memory 3.
【００１０】重複検出手段６は、２つのオペランドを有
する可変長命令の実行時に、ソースオペランドとディス
ティネーションオペランドとの重複を検出する手段であ
る。重複テスト手段７は、重複検出手段６により検出さ
れたオペランドデータの重複を制御記憶３の指示により
テストし、制御記憶３のシーケンスを切り換える手段で
ある。The duplication detecting means 6 is a means for detecting duplication between a source operand and a destination operand when a variable-length instruction having two operands is executed. The duplication test means 7 is a means for testing the duplication of the operand data detected by the duplication detection means 6 according to the instruction of the control storage 3 and switching the sequence of the control storage 3.
【００１１】次に、本実施例の動作について図２を参照
して説明する。まず、２つのオペランドを有する可変長
命令の実行に際して、Ｔ0 のサイクルで、制御記憶３に
起動がかけられる。本タイミングで、実効アドレス生成
回路２は、ソースオペランドデータの実効アドレスを生
成し、また、アドレスモード生成回路１は、ソースオペ
ランドの実効アドレスのアドレスモードを生成する。Next, the operation of this embodiment will be described with reference to FIG. First, upon execution of variable length instructions having two operands, in cycle T 0, activation is applied to control store 3. At this timing, the effective address generation circuit 2 generates an effective address of the source operand data, and the address mode generation circuit 1 generates an address mode of the effective address of the source operand.
【００１２】また、Ｔ1 のタイミングで、実効アドレス
生成回路２は、ディスティネーションオペランドデータ
の実効アドレスを生成し、アドレスモード生成回路１
は、ディスティネーションオペランドの実効アドレスの
アドレスモードを生成する。又、アドレスモード一致検
出手段４は、Ｔ0 のサイクルに生成されたソースオペラ
ンドの実効アドレスのアドレスモードをラッチする。[0012] In addition, at the timing of T 1, the effective address generating circuit 2 generates the effective address of the destination operand data, address mode generating circuit 1
Generates the address mode of the effective address of the destination operand. The address mode coincidence detector 4 latches the address mode of the effective address of the source operand that is generated cycle T 0.
【００１３】次に、Ｔ2 のタイミングで、Ｔ1 のタイミ
ングに生成されたディスティネーションオペランドの実
効アドレスのアドレスモードと、アドレスモード一致検
出手段４にてラッチされているソースオペランドの実効
アドレスのアドレスモードとをアドレスモード一致検出
手段にて比較し、ソースオペランドのアドレスモードと
ディスティネーションオペランドのアドレスモードとが
一致しているか否かを検出して結果をアドレスモード一
致テスト手段５に供給する。Next, at the timing of T 2 , the address mode of the effective address of the destination operand generated at the timing of T 1 and the address of the effective address of the source operand latched by the address mode match detecting means 4 The mode is compared with the address mode match detecting means, and it is detected whether or not the address mode of the source operand matches the address mode of the destination operand, and the result is supplied to the address mode match test means 5.
【００１４】アドレスモードの一致の可否を供給された
アドレスモード一致テスト手段５は、該信号のテストを
行なうか否かの指示を制御記憶３から受け、テスト有効
指示である場合には、アドレスモード一致信号をテスト
し、Ｔ3 のサイクルで、制御記憶３のシーケンスを切り
換える。The address mode match test means 5 to which the address mode match is supplied receives an instruction from the control storage 3 as to whether or not to test the signal. test the coincidence signal, in the cycle of T 3, switching the sequence of control memory 3.
【００１５】以後、テストによって、アドレスモードが
不一致の場合には、重複はないために、重複のテストを
行なう必要はなく、制御記憶３のシーケンスは、重複無
しの処理を行なう。又、アドレスモード一致の場合に
は、Ｔ5 のサイクルで、重複検出手段６が検出したオペ
ランドの重複を重複テスト手段７がテストし、重複の有
無により、Ｔ6 のサイクル以後の制御記憶３のシーケン
スを切り換える。Thereafter, if the address modes do not match as a result of the test, there is no duplication, so there is no need to perform the duplication test, and the sequence of the control storage 3 performs a process without duplication. In the case of address mode matching, in the cycle of T 5, overlapping detector 6 is tested duplicate testing means 7 the duplicate operand detected, the presence or absence of overlap of T 6 cycles after the control store 3 Switch the sequence.
【００１６】[0016]
【発明の効果】以上説明したように、本発明の情報処理
装置は、アドレスモードの一致（不一致）をテストして
制御記憶のシーケンスを分けるためのアドレスモード一
致検出手段とアドレスモード一致テスト手段とを設ける
ことにより、図２に示すように、アドレスモード不一致
側の制御記憶のシーケンスでは、図３に示すように必ず
重複のテストを行なった後に制御シーケンスを分ける制
御を行なう必要がなく、より高速に命令の処理を行なう
ことが可能となるという効果を有している。As described above, the information processing apparatus of the present invention comprises an address mode match detecting means and an address mode match test means for testing a match (mismatch) of an address mode to divide a control storage sequence. In the control storage sequence on the address mode mismatch side as shown in FIG. 2, there is no need to perform the control of dividing the control sequence after performing the duplication test as shown in FIG. Has the effect that it is possible to perform the instruction processing.
【図１】本発明の情報処理装置の一実施例を示すブロッ
ク図である。FIG. 1 is a block diagram illustrating an embodiment of an information processing apparatus according to the present invention.
【図２】本実施例の情報処理装置の動作の一例を示すタ
イムチャートである。FIG. 2 is a time chart illustrating an example of an operation of the information processing apparatus according to the embodiment.
【図３】従来の情報処理装置の動作の一例を示すタイム
チャートである。FIG. 3 is a time chart illustrating an example of an operation of a conventional information processing apparatus.
１ アドレスモード生成回路 ２ 実効アドレス生成回路 ３ 制御記憶 ４ アドレスモード一致検出手段 ５ アドレスモード一致テスト手段 ６ 重複検出手段 ７ 重複テスト手段 DESCRIPTION OF SYMBOLS 1 Address mode generation circuit 2 Effective address generation circuit 3 Control storage 4 Address mode match detection means 5 Address mode match test means 6 Duplication detection means 7 Duplication test means
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊達 結城 山梨県甲府市大津町1088−３甲府日本電 気株式会社内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Yuki Date 1088-3 Otsucho, Kofu City, Yamanashi Prefecture Inside Kofu Nippon Electric Co., Ltd.
Claims (1)
程で変換方法の異なる複数のアドレスモードをサポート
し、実効アドレスを生成する実効アドレス生成回路とア
ドレスモード生成回路とを有し、可変長のソースオペラ
ンド及びディスティネーションオペランドの２つのオペ
ランドデータを有して、前記２つのオペランドが同一の
アドレスモードをもつ場合のみ、オペランドの重複を許
可する可変長命令の実行可能な情報処理装置において、
メモリへのアクセス要求を制御する制御記憶と、可変長
命令のソースオペランドの実効アドレスに対するアドレ
スモードをディスティネーションオペランドの実効アド
レスに対するアドレスモードに比較して不一致（一致）
を検出するアドレスモード一致検出手段と、前記アドレ
スモード一致検出手段により検出されたアドレスモード
一致信号を前記制御記憶に通知し、ソースオペランドお
よびディスティネーションオペランドの各実効アドレス
のアドレスモードが一致か不一致かにより、前記制御記
憶のシーケンスを分けるように制御を行なうアドレスモ
ード一致テスト手段と、可変長命令の実行時にソースオ
ペランドおよびディスティネーションオペランドが重複
しているか否かを検出する重複検出手段と、前記重複検
出手段により検出された重複信号を前記制御記憶へ通知
して重複しているか否かにより前記制御記憶のシーケン
スを分けるように制御を行なう重複テスト手段とを有す
ることを特徴とする情報処理装置。1. A variable-length source that supports a plurality of address modes having different conversion methods in a process of converting an effective address into a physical address, has an effective address generation circuit for generating an effective address, and an address mode generation circuit. Having two operand data, an operand and a destination operand, wherein the two operands are identical.
Only in the case of having an address mode, in an information processing device capable of executing a variable-length instruction permitting duplication of operands,
The control storage for controlling the access request to the memory and the address mode for the effective address of the source operand of the variable length instruction do not match (match) the address mode for the effective address of the destination operand.
And an address mode coincidence signal detected by the address mode coincidence detection means is notified to the control storage, and whether the address mode of each effective address of the source operand and the destination operand is coincident or inconsistent is determined. Address mode match test means for performing control so as to divide the sequence of the control storage, duplication detection means for detecting whether a source operand and a destination operand are duplicated when a variable length instruction is executed, and An information processing apparatus, comprising: a duplication test unit for notifying a duplication signal detected by a detection unit to the control storage and performing control so as to divide the sequence of the control storage depending on whether or not there is duplication.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939192A JP3270107B2 (en) | 1992-05-13 | 1992-05-13 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939192A JP3270107B2 (en) | 1992-05-13 | 1992-05-13 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05313892A JPH05313892A (en) | 1993-11-26 |
| JP3270107B2 true JP3270107B2 (en) | 2002-04-02 |
Family
ID=14760346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11939192A Expired - Fee Related JP3270107B2 (en) | 1992-05-13 | 1992-05-13 | Information processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270107B2 (en) |
-
1992
- 1992-05-13 JP JP11939192A patent/JP3270107B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05313892A (en) | 1993-11-26 |
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