JP3268688B2 - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＱＦＰ（Ｑｕａｄ ＦｌａｔＰａｃｋａｇ
ｅ）タイプのリードフレームの成形時におけるリードの
変形の防止について有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a QFP (Quad FlatPackag).
e) The present invention relates to an effective technique for preventing deformation of a lead during molding of a type lead frame.
【０００２】[0002]
【従来の技術】今日、半導体集積回路装置の高集積度化
にともなって、半導体チップと電気的に接続されるリー
ドフレームも多ピン化の一途を辿っている。この多ピン
化は、換言すれば、リード間隔の微細ピッチ化およびリ
ードの幅狭化ということができる。2. Description of the Related Art Today, with the increase in the degree of integration of semiconductor integrated circuit devices, lead frames that are electrically connected to semiconductor chips have been increasing in number of pins. In other words, the increase in the number of pins can be said to be a fine pitch of the lead interval and a narrowing of the lead.
【０００３】すなわち、半導体集積回路装置をプリント
基板へ半田付け装着する場合において、隣接するリード
同士が半田により電気的に接続されて導通不良となる、
いわゆる半田ブリッジを防止するため、リードの間隔は
一定寸法以上のピッチが必要となる。したがって、リー
ドフレームの多ピン化は、リード間隔の微細ピッチ化の
みに委ねることはできず、リードの幅狭化をも同時に推
進して達成されることとなるからである。That is, when a semiconductor integrated circuit device is mounted on a printed circuit board by soldering, adjacent leads are electrically connected to each other by soldering, resulting in poor conduction.
In order to prevent a so-called solder bridge, the intervals between the leads must be equal to or larger than a certain dimension. Therefore, the increase in the number of pins of the lead frame cannot be left to only the fine pitch of the lead interval, and is achieved by simultaneously promoting the narrowing of the lead.
【０００４】ここで、従来におけるＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）タイプのリードにおいて
は、アウターリードの肩部からプリント基板の電極と半
田付けされる基部までが同一幅とされているものであ
る。Here, a conventional QFP (Quad) is used.
In a Flat Package type lead, the width from the shoulder of the outer lead to the base to be soldered to the electrode of the printed circuit board is the same.
【０００５】[0005]
【発明が解決しようとする課題】このような同一幅のリ
ードでは、前記のような多ピン化によるリードの幅狭化
にあっては、モールド後にリードをガルウィング状に成
形したときに、肩部の強度不足からリードが変形して寸
法がばらつき、所定の公差内からはみ出してしまう。In such leads having the same width, in order to reduce the width of the leads by increasing the number of pins as described above, when the leads are formed into a gull-wing shape after molding, a shoulder portion is formed. Due to the insufficient strength of the lead, the lead is deformed, the dimensions are varied, and the lead protrudes from within a predetermined tolerance.
【０００６】そして、たとえば、隣接するリード同士が
接触して導通不良となったり、電極との接触が不十分で
導通不良となる事態が発生することとなる。[0006] Then, for example, adjacent leads may come into contact with each other to cause a conduction failure, or insufficient contact with an electrode may cause a conduction failure.
【０００７】そこで、本発明の目的は、リード成形時に
変形しにくいＱＦＰタイプのリードフレームを用いた半
導体集積回路装置に関する技術を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a technology related to a semiconductor integrated circuit device using a QFP type lead frame which is not easily deformed during lead molding.
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, typical ones will be outlined as follows.
【００１０】すなわち、本発明の半導体集積回路装置
は、樹脂封止部から突出した第１の屈曲部および第２の
屈曲部を有し、前記第２の屈曲部から先が接続部となる
アウターリードを有する面実装型の半導体集積回路装置
において、前記アウターリードの前記第１の屈曲部近傍
から前記第２の屈曲部までの間の幅と前記接続部の幅を
前記樹脂封止部から前記第１の屈曲部までの前記アウタ
ーリードの幅よりも狭くし、かつ実質的に同一幅とした
ものである。That is, the semiconductor integrated circuit device of the present invention has a first bent portion and a second bent portion protruding from the resin sealing portion, and the outer portion having the second bent portion leading to a connection portion. In a surface-mount type semiconductor integrated circuit device having leads, the width of the outer lead between the vicinity of the first bent portion and the second bent portion and the width of the connection portion are defined by the resin sealing portion. The width of the outer lead up to the first bent portion is made smaller and substantially the same .
【００１１】[0011]
【００１２】[0012]
【作用】上記のような構成の半導体集積回路装置によれ
ば、アウターリードの肩部に対して十分な剛性が付与さ
れることとなるので、成形時において肩部に機械的スト
レスが加わってもリードが変形して寸法が大きくばらつ
くことがなく、導通不良を未然に防止することができ
る。According to the semiconductor integrated circuit device having the above-described structure, sufficient rigidity is given to the shoulder portion of the outer lead. Therefore, even if mechanical stress is applied to the shoulder portion during molding. The lead is not deformed and the dimensions are not largely varied, so that a conduction failure can be prevented.
【００１３】[0013]
【実施例】以下、本発明の実施例を、図面に基づいてさ
らに詳細に説明する。Embodiments of the present invention will be described below in more detail with reference to the drawings.
【００１４】（前提技術） 図１は本発明の一前提技術であるリードフレームを用い
た半導体集積回路装置を示す斜視図、図２はそのリード
フレームの要部斜視図である。(Prerequisite Technology) FIG. 1 is a perspective view showing a semiconductor integrated circuit device using a lead frame, which is one prerequisite technology of the present invention, and FIG. 2 is a perspective view of a main part of the lead frame.
【００１５】本前提技術における半導体集積回路装置１
は、ＱＦＰ（Ｑｕａｄ ＦｌａｔＰａｃｋａｇｅ）タイ
プの４方向リードのリードフレーム２を用いてなるもの
で、モールド後にアウターリード２ａがガルウィング状
に成形された面実装型のパッケージである。Semiconductor integrated circuit device 1 in the base technology
Is a surface mounting type package using a QFP (Quad Flat Package) type four-way lead lead frame 2, in which outer leads 2a are formed in a gull wing shape after molding.
【００１６】ここで、リードフレーム２のアウターリー
ド２ａは、脚部２ａ1 の上方と下方とでリードの幅を異
ならしめることで、肩部２ａ2 のリード幅Ａ1 の方が、
図示しないプリント基板の電極と半田付けされる基部２
ａ3 のリード幅Ａ2 よりも幅広とされている。[0016] Here, the outer leads 2a of the lead frame 2, by made different widths of the lead at the upper and lower leg portions 2a 1, the direction of the lead width A 1 of the shoulder portion 2a 2,
Base 2 soldered to electrodes of printed circuit board not shown
It is wider than the lead width A 2 of a 3.
【００１７】なお、パッケージの外周縁には、モールド
工程におけるレジンのはみ出しを防止するダムバーとし
てのテープ３が残存している。Incidentally, a tape 3 as a dam bar for preventing the resin from protruding in the molding process remains on the outer peripheral edge of the package.
【００１８】本前提技術のリードフレーム２によれば、
前記のように、アウターリード２ａの肩部２ａ2 のリー
ド幅Ａ1 の方が、基部２ａ3 のリード幅Ａ2 よりも幅広
とされているので、肩部２ａ2 に対して十分な剛性が付
与されることとなる。According to the lead frame 2 of the base technology,
As described above, towards the lead width A 1 of the outer leads 2a of the shoulder portion 2a 2 is because it is wider than the lead width A 2 of the base 2a 3, sufficient rigidity against the shoulder portion 2a 2 is Will be granted.
【００１９】したがって、アウターリード２ａの成形時
において肩部２ａ2 に機械的ストレスが加わってもリー
ドが変形して寸法が大きくばらつくことがなく、導通不
良を未然に防止することができる。[0019] Thus, it is possible to prevent without dimensions to lead deformation even subjected to any mechanical stress on the shoulder 2a 2 at the time of molding the outer lead 2a is largely varied, conduction failure in advance.
【００２０】また、基部２ａ3 のリード幅を狭くして一
定寸法のピッチが確保されているので、半導体集積回路
装置１をプリント基板へ半田付けした場合に、隣接する
リード同士が半田により電気的に接続される半田ブリッ
ジも防止される。Further, the pitch of certain dimensions is ensured by narrowing the lead width of the base 2a 3, electrically when soldering the semiconductor integrated circuit device 1 to a printed circuit board, the leads adjacent to the solder Is also prevented.
【００２１】（実施例） 図３は本発明の一実施例であるリードフレームを用いた
半導体集積回路装置を示す斜視図、図４はそのリードフ
レームの要部斜視図である。(Embodiment) FIG. 3 is a perspective view showing a semiconductor integrated circuit device using a lead frame according to an embodiment of the present invention, and FIG. 4 is a perspective view of a main part of the lead frame.
【００２２】本実施例における半導体集積回路装置１１
も、ＱＦＰタイプのリードフレーム１２を用いてなる面
実装型のパッケージである。The semiconductor integrated circuit device 11 in the present embodiment
Is a surface mount package using a QFP type lead frame 12.
【００２３】本実施例におけるリードフレーム１２のア
ウターリード１２ａにおいては、肩部１２ａ2 の付近で
幅を異ならしめることで、肩部１２ａ2 のリード幅Ａ1
を基部１２ａ3 のリード幅Ａ2 より幅広としている。[0023] In the outer lead 12a of the lead frame 12 in the present embodiment, it made different widths in the vicinity of the shoulder portion 12a 2, the lead width shoulders 12a 2 A 1
The are wider than the lead width A 2 of the base 12a 3.
【００２４】本実施例のリードフレーム１２において
も、肩部１２ａ2 に対して十分な剛性が付与されること
となるので、アウターリード１２ａの成形時においてリ
ード１２が変形して寸法が大きくばらつくことがなく、
導通不良を未然に防止することができ、また、半田ブリ
ッジも防止される。[0024] In the lead frame 12 of this embodiment, since the fact that sufficient rigidity against the shoulder portion 12a 2 is applied, the size varies greatly in the lead 12 is deformed at the time of molding the outer leads 12a Without
Insufficient conduction can be prevented beforehand, and solder bridges are also prevented.
【００２５】さらに、本実施例のリードフレーム１２に
おいては、前記のように、肩部１２ａ2 の付近で幅狭と
なっているのでリードフレーム１２を曲げやすく、より
スムーズな成形が可能になる。Furthermore, in the lead frame 12 of this embodiment, as described above, since a narrower near the shoulder portion 12a 2 pliable lead frame 12, allowing smoother molding.
【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更が可能であることは言うまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment, and various changes can be made without departing from the gist of the invention. Needless to say, there is.
【００２７】たとえば、本実施例のリードフレームにお
いては、モールド工程におけるレジンのはみ出しを防止
するためにテープを用いているが、テープの代わりにリ
ードフレームにダムバーを形成することも可能である。For example, in the lead frame of this embodiment, a tape is used to prevent the resin from protruding in the molding step. However, a dam bar can be formed in the lead frame instead of the tape.
【００２８】[0028]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば下
記の通りである。The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
【００２９】(1).すなわち、本発明のリードフレームを
用いた半導体集積回路装置によれば、アウターリードの
肩部のリード幅の方が、基部のリード幅よりも幅広とさ
れているので、肩部に対して十分な剛性が付与されるこ
ととなる。(1) That is, according to the semiconductor integrated circuit device using the lead frame of the present invention, the width of the shoulder at the outer lead is wider than the width of the base. Sufficient rigidity is provided to the shoulder.
【００３０】したがって、アウターリードの成形時にお
いて肩部に機械的ストレスが加わってもリードが変形し
て寸法が大きくばらつくことがなく、隣接するリード同
士の接触による導通不良や、電極との接触不十分による
導通不良等を未然に防止することができる。Therefore, even when mechanical stress is applied to the shoulder during molding of the outer lead, the lead is not deformed and its size does not vary greatly, and poor conduction due to contact between adjacent leads and poor contact with the electrode are prevented. Insufficient conduction failure or the like can be prevented beforehand.
【００３１】(2).さらに、肩部の付近でリード幅を狭く
することで肩部のリード幅が幅広とされ、かつ前記肩部
近傍から基部までのリード幅を実質的に同一幅としてい
るため、リードを曲げやすく、よりスムーズな形成が可
能になる。(2) Further, by narrowing the lead width near the shoulder, the lead width of the shoulder is widened, and the lead width from near the shoulder to the base is made substantially the same. Therefore, the leads are easy to bend and smoother formation is possible.
【００３２】(3).そして、基部のリード幅を狭くするこ
とによって一定寸法のリードピッチが確保されているの
で、半導体集積回路装置をプリント基板へ半田付けした
場合に隣接するリードが半田により電気的に接続され
る、いわゆる半田ブリッジも同時に防止することができ
る。(3) Since the lead pitch of a certain size is ensured by reducing the lead width of the base, when the semiconductor integrated circuit device is soldered to a printed circuit board, adjacent leads are electrically connected by solder. A so-called solder bridge, which is electrically connected, can be prevented at the same time.
【００３３】（実験例） 図１および図２に示す本発明の前提技術におけるＱＦＰ
タイプのリードフレームを使用して、本発明者が行った
実験例について説明する。(Experimental Example) QFP shown in FIGS. 1 and 2 in the base technology of the present invention
An example of an experiment performed by the present inventors using a type of lead frame will be described.
【００３４】試料としてのリードフレームのリードピッ
チは0.３mm、肩部のリード幅は0.１８mm、基部のリード
幅は0.１２mmである。このリードフレームを所定の形状
に成形した後リードフレームの寸法を測定した結果、ば
らつきを示す標準偏差は、σ＝5.６μｍとなった。The lead pitch of the lead frame as a sample is 0.3 mm, the lead width of the shoulder is 0.18 mm, and the lead width of the base is 0.12 mm. As a result of measuring the dimensions of the lead frame after molding the lead frame into a predetermined shape, the standard deviation indicating the variation was σ = 5.6 μm.
【００３５】一方、リードピッチが0.３mm、肩部および
基部のリード幅が0.１２mmである従来のリードフレーム
を所定の形状に成形した後の標準偏差は、σ＝8.０μｍ
である。On the other hand, the standard deviation after molding a conventional lead frame having a lead pitch of 0.3 mm and a lead width of the shoulder and the base of 0.12 mm into a predetermined shape is σ = 8.0 μm.
It is.
【００３６】すなわち、本発明の前提技術のリードフレ
ームによれば、従来のそれに比べて、リードの変形が約
３０％低減されるという、良好な結果を得ることができ
た。That is, according to the lead frame of the base technology of the present invention, a favorable result was obtained in which the deformation of the lead was reduced by about 30% as compared with the conventional one.
【図１】本発明の前提技術によるリードフレームを用い
た半導体集積回路装置を示す斜視図である。FIG. 1 is a perspective view showing a semiconductor integrated circuit device using a lead frame according to a base technology of the present invention.
【図２】そのリードフレームの要部斜視図である。FIG. 2 is a perspective view of a main part of the lead frame.
【図３】本発明の一実施例によるリードフレームを用い
た半導体集積回路装置を示す斜視図である。FIG. 3 is a perspective view showing a semiconductor integrated circuit device using a lead frame according to one embodiment of the present invention.
【図４】そのリードフレームの要部斜視図である。FIG. 4 is a perspective view of a main part of the lead frame.
１ 半導体集積回路装置 ２ リードフレーム ２ａ アウターリード ２ａ1 脚部 ２ａ2 肩部 ２ａ3 基部 ３ テープ １１ 半導体集積回路装置 １２ リードフレーム １２ａ アウターリード １２ａ2 肩部 １２ａ3 基部 Ａ1 リード幅 Ａ2 リード幅DESCRIPTION OF SYMBOLS 1 Semiconductor integrated circuit device 2 Lead frame 2a Outer lead 2a 1 Leg 2a 2 Shoulder 2a 3 Base 3 Tape 11 Semiconductor integrated circuit device 12 Lead frame 12a Outer lead 12a 2 Shoulder 12a 3 Base A 1 Lead width A 2 Lead width
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖永 隆幸 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 林田 哲哉 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 白井 優之 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 本多 厚 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 小俣 誠 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭59−143349（ＪＰ，Ａ) 実開 平４−48641（ＪＰ，Ｕ) 実開 平４−94746（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Takayuki Okinaga 5-20-1, Josuihoncho, Kodaira-shi, Tokyo Inside Hitachi Ultra-SII Engineering Co., Ltd. (72) Inventor Tetsuya Hayashida Tokyo 2326 Imai, Ome-shi, Tokyo Inside the Device Development Center, Hitachi, Ltd. (72) Inventor: Yoshiyuki Shirai 2326 Imai, Ome-shi, Tokyo Inside Device Development Center, Hitachi, Ltd. (72) Inventor Atsushi Honda, Ome, Tokyo 2326 Imai, Ichi, Japan Device Development Center, Hitachi, Ltd. (72) Inventor Makoto Omata 5-20-1, Josuihonmachi, Kodaira-shi, Tokyo Inside Hitachi Ultra-SII Engineering (56) References JP-A-59-143349 (JP, A) JP-A-4-48641 (JP, U) JP-A-4-94746 (JP, U) (58)査the field (Int.Cl. 7, DB name) H01L 23/50
Claims (1)
よび第２の屈曲部を有し、前記第２の屈曲部から先が接
続部となるアウターリードを有する面実装型の半導体集
積回路装置において、前記アウターリードの前記第１の
屈曲部近傍から前記第２の屈曲部までの間の幅と前記接
続部の幅を前記樹脂封止部から前記第１の屈曲部までの
前記アウターリードの幅よりも狭くし、かつ実質的に同
一幅としたことを特徴とする半導体集積回路装置。1. A surface mount type semiconductor integrated device having a first bent portion and a second bent portion protruding from a resin sealing portion, and an outer lead having a connection portion from the second bent portion. In the circuit device, the width between the vicinity of the first bent portion of the outer lead and the second bent portion and the width of the connection portion may be set such that the width of the outer portion from the resin sealing portion to the first bent portion is reduced. Smaller than the width of the lead and
A semiconductor integrated circuit device having a width .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14102993A JP3268688B2 (en) | 1993-06-14 | 1993-06-14 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
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Publications (2)
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|---|---|
| JPH06350003A JPH06350003A (en) | 1994-12-22 |
| JP3268688B2 true JP3268688B2 (en) | 2002-03-25 |
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ID=15282563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14102993A Expired - Lifetime JP3268688B2 (en) | 1993-06-14 | 1993-06-14 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3268688B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188366A (en) | 1998-12-24 | 2000-07-04 | Hitachi Ltd | Semiconductor device |
| WO2024095795A1 (en) * | 2022-11-01 | 2024-05-10 | ローム株式会社 | Electronic device |
-
1993
- 1993-06-14 JP JP14102993A patent/JP3268688B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH06350003A (en) | 1994-12-22 |
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