JP3265341B2 - 変調回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば、テレメー
タ、テレターミナル等のデータ伝送用無線通信機に使用
される変調回路に関し、さらに詳しくは、発振周波数が
ＰＬＬループで制御される電圧制御形発振回路に、ディ
ジタルのデータ信号を入力してＦＭ変調をかける変調回
路に関する。
タ、テレターミナル等のデータ伝送用無線通信機に使用
される変調回路に関し、さらに詳しくは、発振周波数が
ＰＬＬループで制御される電圧制御形発振回路に、ディ
ジタルのデータ信号を入力してＦＭ変調をかける変調回
路に関する。
【０００２】
【従来の技術】図４は、従来例の変調回路の構成を示す
ブロック図であり、同図において、１はマイクロコンピ
ュータ等からなり、送信すべきデータ信号を生成する送
信データ生成回路、２はＰＬＬ回路であり、このＰＬＬ
回路２は、基準発振器、位相比較器およびローパスフィ
ルタを内蔵している。３はこのＰＬＬ回路２で発振周波
数が制御されるとともに、前記送信データ生成回路１か
らディジタルのデータ信号が与えられる送信用の電圧制
御形発振回路（以下「送信ＶＣＯ」ともいう）、４は送
信ＶＣＯ３の出力を増幅する送信アンプ、５はアンテナ
である。
ブロック図であり、同図において、１はマイクロコンピ
ュータ等からなり、送信すべきデータ信号を生成する送
信データ生成回路、２はＰＬＬ回路であり、このＰＬＬ
回路２は、基準発振器、位相比較器およびローパスフィ
ルタを内蔵している。３はこのＰＬＬ回路２で発振周波
数が制御されるとともに、前記送信データ生成回路１か
らディジタルのデータ信号が与えられる送信用の電圧制
御形発振回路（以下「送信ＶＣＯ」ともいう）、４は送
信ＶＣＯ３の出力を増幅する送信アンプ、５はアンテナ
である。
【０００３】送信データ生成回路１は、図５（Ａ）に示
されるように、データ信号が“１”であるときには、ハ
イレベルの電圧ＶH（例えば５Ｖ）を出力し、データ信
号が“０”であるときには、ローレベルの電圧ＶL（例
えば０Ｖ）を出力する。
されるように、データ信号が“１”であるときには、ハ
イレベルの電圧ＶH（例えば５Ｖ）を出力し、データ信
号が“０”であるときには、ローレベルの電圧ＶL（例
えば０Ｖ）を出力する。
【０００４】直接ＦＭをかけるための送信ＶＣＯ３は、
送信データ生成回路１からの入力がないときには、ＰＬ
Ｌ回路２で設定されている基準周波数ｆ0で発振してい
る。
送信データ生成回路１からの入力がないときには、ＰＬ
Ｌ回路２で設定されている基準周波数ｆ0で発振してい
る。
【０００５】この送信ＶＣＯ３は、図５（Ｂ）に示され
るように、送信データ生成回路１からのデータ信号が、
“０”から“１”に変化したとき、すなわち、送信デー
タ生成回路１の出力が、ＶLからＶHに変化したときに
は、送信周波数を−２＊Δｆ偏移させ、また、送信デー
タ生成回路１からのデータ信号が、“１”から“０”に
変化したとき、すなわち、送信データ生成回路１の出力
が、ＶHからＶLに変化したときには、送信周波数を＋２
＊Δｆ偏移させ、また、送信データ生成回路１からのデ
ータ信号が変化せずに、“１，１”あるいは“０，０”
であるときには、送信周波数を偏移させないように構成
されている。
るように、送信データ生成回路１からのデータ信号が、
“０”から“１”に変化したとき、すなわち、送信デー
タ生成回路１の出力が、ＶLからＶHに変化したときに
は、送信周波数を−２＊Δｆ偏移させ、また、送信デー
タ生成回路１からのデータ信号が、“１”から“０”に
変化したとき、すなわち、送信データ生成回路１の出力
が、ＶHからＶLに変化したときには、送信周波数を＋２
＊Δｆ偏移させ、また、送信データ生成回路１からのデ
ータ信号が変化せずに、“１，１”あるいは“０，０”
であるときには、送信周波数を偏移させないように構成
されている。
【０００６】すなわち、送信ＶＣＯ３の周波数は、デー
タ信号が“１”でｆ0−Δｆとなり、データ信号が
“０”でｆ0＋Δｆとなる。
タ信号が“１”でｆ0−Δｆとなり、データ信号が
“０”でｆ0＋Δｆとなる。
【０００７】なお、特定小電力データの伝送において
は、上述の基準周波数ｆ0は、例えば４２９．８１２５
ＭＨｚであり、周波数偏移Δｆは、例えば１．５ｋＨｚ
である。
は、上述の基準周波数ｆ0は、例えば４２９．８１２５
ＭＨｚであり、周波数偏移Δｆは、例えば１．５ｋＨｚ
である。
【０００８】
【発明が解決しようとする課題】ところが、このような
従来例の変調回路では、同一符号のデータ信号が連続し
た後に、異なる符号のデータ信号が来ると、例えば、デ
ータ信号が、“０”“０”“０”“０”…“０”“１”
となったような場合には、ＰＬＬ回路２の周波数引き込
み作用によって、送信ＶＣＯ３の周波数のオーバーシュ
ートが発生し、図５（Ｂ）の期間Ｔ２に示されるよう
に、データ信号“１”の変調をかけようとしても、ｆ0
−Δｆよりも＋側の周波数、つまり、データ信号“０”
となっており、データエラーが発生することになる。
従来例の変調回路では、同一符号のデータ信号が連続し
た後に、異なる符号のデータ信号が来ると、例えば、デ
ータ信号が、“０”“０”“０”“０”…“０”“１”
となったような場合には、ＰＬＬ回路２の周波数引き込
み作用によって、送信ＶＣＯ３の周波数のオーバーシュ
ートが発生し、図５（Ｂ）の期間Ｔ２に示されるよう
に、データ信号“１”の変調をかけようとしても、ｆ0
−Δｆよりも＋側の周波数、つまり、データ信号“０”
となっており、データエラーが発生することになる。
【０００９】このオーバーシュートの発生について、さ
らに詳細に説明する。
らに詳細に説明する。
【００１０】ＰＬＬ回路は、その原理から設定された周
波数からずれたＶＣＯ周波数を、元に戻そうとするが、
この元に戻そうとする補正力は、周波数ずれの大きさ
と、ＰＬＬ回路の過渡応答特性とで決定され、周波数ず
れが大きい程、また、過渡応答特性が鋭い程、元の周波
数に戻そうとする補正力は、大きくなり、このため、Ｖ
ＣＯの周波数の収束時にオーバーシュートが発生し易く
なる。
波数からずれたＶＣＯ周波数を、元に戻そうとするが、
この元に戻そうとする補正力は、周波数ずれの大きさ
と、ＰＬＬ回路の過渡応答特性とで決定され、周波数ず
れが大きい程、また、過渡応答特性が鋭い程、元の周波
数に戻そうとする補正力は、大きくなり、このため、Ｖ
ＣＯの周波数の収束時にオーバーシュートが発生し易く
なる。
【００１１】周波数ずれの大きさは、ＦＭ変調の周波数
偏移であり、送信ＶＣＯ３の入力電圧に比例する。した
がって、送信ＶＣＯ３に入力される変調電圧ＶIN（＝Ｖ
H−ＶL）が大きい程、オーバーシュートが大きくなる。
偏移であり、送信ＶＣＯ３の入力電圧に比例する。した
がって、送信ＶＣＯ３に入力される変調電圧ＶIN（＝Ｖ
H−ＶL）が大きい程、オーバーシュートが大きくなる。
【００１２】一方、ＰＬＬ回路の過渡応答特性が鈍いと
ＦＭ変調特性はよくなり、低い周波数成分まで変調がか
かって連続する同一符号のデータ信号の送信には好まし
いが、送信ＶＣＯ３の収束時間が長くなってシステムの
応答が悪くなる。
ＦＭ変調特性はよくなり、低い周波数成分まで変調がか
かって連続する同一符号のデータ信号の送信には好まし
いが、送信ＶＣＯ３の収束時間が長くなってシステムの
応答が悪くなる。
【００１３】つまり、従来例の変調回路では、同一符号
のデータの送信と、ＰＬＬ回路の送信ＶＣＯ３を収束さ
せる時間の短縮とを両立させることはできないことにな
る。
のデータの送信と、ＰＬＬ回路の送信ＶＣＯ３を収束さ
せる時間の短縮とを両立させることはできないことにな
る。
【００１４】今、連続する同一符号のデータ信号、例え
ば、“０”“０”“０”…が続くと、ＰＬＬ回路は、周
波数偏移を元に戻そうとし、送信ＶＣＯ３の周波数は、
図５（Ｂ）の期間Ｔ１で示されるように、ｆ0＋Δｆか
ら徐々にｆ0に収束して来る。そして、連続する同一符
号のデータ信号の後に異なる符号のデータ信号“１”が
来ると、そのデータ信号“１”の時の送信ＶＣＯ３の周
波数は、ｆ0−２＊Δｆになり、周波数偏移の大きさ
は、２＊Δｆとなり、ＰＬＬ回路が送信ＶＣＯ３の周波
数を元に戻そうとする補正力は、通常よりも強くなり、
このデータ信号“１”の後で、上述のようにオーバーシ
ュートが発生するのである。
ば、“０”“０”“０”…が続くと、ＰＬＬ回路は、周
波数偏移を元に戻そうとし、送信ＶＣＯ３の周波数は、
図５（Ｂ）の期間Ｔ１で示されるように、ｆ0＋Δｆか
ら徐々にｆ0に収束して来る。そして、連続する同一符
号のデータ信号の後に異なる符号のデータ信号“１”が
来ると、そのデータ信号“１”の時の送信ＶＣＯ３の周
波数は、ｆ0−２＊Δｆになり、周波数偏移の大きさ
は、２＊Δｆとなり、ＰＬＬ回路が送信ＶＣＯ３の周波
数を元に戻そうとする補正力は、通常よりも強くなり、
このデータ信号“１”の後で、上述のようにオーバーシ
ュートが発生するのである。
【００１５】上述の特定小電力データの伝送において、
データ速度が、例えば、４８００ｂｐｓであって、基準
周波数ｆ0が、例えば４２９．８１２５ＭＨｚ、周波数
偏移Δｆが、例えば１．５ｋＨｚである場合に、ＰＬＬ
回路のロックタイムを、例えば３０ｍｓｅｃに設定する
と、同一符号のデータ信号が、約１９ビット続いた後に
異なる符号のデータ信号が来ると、オーバーシュート
は、ピーク点で３ｋＨｚ以上あり、また、データエラー
を起こしているビット数は、３ビット以上であった。
データ速度が、例えば、４８００ｂｐｓであって、基準
周波数ｆ0が、例えば４２９．８１２５ＭＨｚ、周波数
偏移Δｆが、例えば１．５ｋＨｚである場合に、ＰＬＬ
回路のロックタイムを、例えば３０ｍｓｅｃに設定する
と、同一符号のデータ信号が、約１９ビット続いた後に
異なる符号のデータ信号が来ると、オーバーシュート
は、ピーク点で３ｋＨｚ以上あり、また、データエラー
を起こしているビット数は、３ビット以上であった。
【００１６】このオーバーシュートを無くすためには、
ＰＬＬ回路の過渡応答特性を鈍くしなければならず、Ｐ
ＬＬ回路のロックタイムは２００ｍｓｅｃを越えてしま
った。このロックタイムでは、システムの応答が遅く、
実用上使用できなかった。
ＰＬＬ回路の過渡応答特性を鈍くしなければならず、Ｐ
ＬＬ回路のロックタイムは２００ｍｓｅｃを越えてしま
った。このロックタイムでは、システムの応答が遅く、
実用上使用できなかった。
【００１７】このため、従来では、データエラーを起こ
さないように、連続データが続かないように、データに
制限をかけていた。例えば、データ信号の“１”を、
“１，０”、データ信号の“０”を“０，１”として送
信しているが、これでは、データ伝送時間が長くなると
いう難点がある。
さないように、連続データが続かないように、データに
制限をかけていた。例えば、データ信号の“１”を、
“１，０”、データ信号の“０”を“０，１”として送
信しているが、これでは、データ伝送時間が長くなると
いう難点がある。
【００１８】本発明は、上述の点に鑑みて為されたもの
であって、データに制限をかけることなく、また、応答
性を犠牲にすることなく、しかも、データエラーを起こ
さないようにした変調回路を提供することを目的とす
る。
であって、データに制限をかけることなく、また、応答
性を犠牲にすることなく、しかも、データエラーを起こ
さないようにした変調回路を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。
を達成するために、次のように構成している。
【００２０】すなわち、本発明は、発振周波数がＰＬＬ
ループで制御される電圧制御形発振回路に、ディジタル
のデータ信号を入力してＦＭ変調をかける変調回路であ
り、前記電圧制御形発振回路の前段に、同一符号のデー
タ信号が所定ビット数以上連続した後の異なる符号のデ
ータ信号の振幅を、所定期間に亘って制限して前記電圧
制御形発振回路に出力するために、同一符号のデータ信
号が所定ビット数以上連続した後の異なる符号のデータ
信号を検出する検出回路と、該検出回路の検出出力に応
答して所定期間に亘って異なる符号のデータ信号の振幅
を制限する振幅制限回路とを備える出力手段を設けた変
調回路において、前記検出回路は、入力されるデータ信
号と１ビット前のデータ信号とを比較する比較器と、こ
の比較器の出力に基づいて、同一符号のデータ信号を計
数して所定ビット数以上連続したときに出力を与える計
数器と、この計数器の出力および前記比較器の出力に基
づいて、同一符号のデータ信号が所定ビット数以上連続
した後の異なる符号のデータ信号の入力に応答して検出
出力を与えるゲート回路とを含み、前記振幅制限回路
は、前記検出出力に応答して所定期間に亘ってレベルが
変化する電圧出力を与えるパルス発生器と、前記パルス
発生器の出力を反転させる波形反転回路と、各符号のデ
ータ信号にそれぞれ対応した電圧出力を与える第１、第
２出力電圧原と、第１出力電圧原の出力電圧または前記
パルス発生器の出力電圧を切り替え出力する第１切り替
えスイッチと、第２出力電圧原の出力電圧または前記波
形反転回路の出力電圧を切り替え出力する第２切り替え
スイッチと、データ信号によってオンオフ制御されて第
１切り替えスイッチの出力を前記電圧制御形発振回路に
与える第１スイッチ回路と、データ信号によってオンオ
フ制御されて第２切り替えスイッチの出力を前記電圧制
御形発振回路に与える第２スイッチ回路とを含んでい
る。
ループで制御される電圧制御形発振回路に、ディジタル
のデータ信号を入力してＦＭ変調をかける変調回路であ
り、前記電圧制御形発振回路の前段に、同一符号のデー
タ信号が所定ビット数以上連続した後の異なる符号のデ
ータ信号の振幅を、所定期間に亘って制限して前記電圧
制御形発振回路に出力するために、同一符号のデータ信
号が所定ビット数以上連続した後の異なる符号のデータ
信号を検出する検出回路と、該検出回路の検出出力に応
答して所定期間に亘って異なる符号のデータ信号の振幅
を制限する振幅制限回路とを備える出力手段を設けた変
調回路において、前記検出回路は、入力されるデータ信
号と１ビット前のデータ信号とを比較する比較器と、こ
の比較器の出力に基づいて、同一符号のデータ信号を計
数して所定ビット数以上連続したときに出力を与える計
数器と、この計数器の出力および前記比較器の出力に基
づいて、同一符号のデータ信号が所定ビット数以上連続
した後の異なる符号のデータ信号の入力に応答して検出
出力を与えるゲート回路とを含み、前記振幅制限回路
は、前記検出出力に応答して所定期間に亘ってレベルが
変化する電圧出力を与えるパルス発生器と、前記パルス
発生器の出力を反転させる波形反転回路と、各符号のデ
ータ信号にそれぞれ対応した電圧出力を与える第１、第
２出力電圧原と、第１出力電圧原の出力電圧または前記
パルス発生器の出力電圧を切り替え出力する第１切り替
えスイッチと、第２出力電圧原の出力電圧または前記波
形反転回路の出力電圧を切り替え出力する第２切り替え
スイッチと、データ信号によってオンオフ制御されて第
１切り替えスイッチの出力を前記電圧制御形発振回路に
与える第１スイッチ回路と、データ信号によってオンオ
フ制御されて第２切り替えスイッチの出力を前記電圧制
御形発振回路に与える第２スイッチ回路とを含んでい
る。
【００２１】本発明によれば、同一符号のデータ信号が
所定ビット数以上連続した後の異なる符号のデータ信号
の振幅を所定期間に亘って制限するので、オーバーシュ
ートを抑制してデータエラーの発生を防止することがで
きる。
所定ビット数以上連続した後の異なる符号のデータ信号
の振幅を所定期間に亘って制限するので、オーバーシュ
ートを抑制してデータエラーの発生を防止することがで
きる。
【００２２】
【発明の実施の形態】以下、図面によって本発明の実施
の形態について、詳細に説明する。
の形態について、詳細に説明する。
【００２３】図１は、本発明の一実施例の変調回路の構
成を示すブロック図であり、図４の従来例に対応する部
分には、同一の参照符号を付す。
成を示すブロック図であり、図４の従来例に対応する部
分には、同一の参照符号を付す。
【００２４】同図において、１はマイクロコンピュータ
等からなり、送信すべきデータ信号を生成する送信デー
タ生成回路、２はＰＬＬ回路であり、このＰＬＬ回路２
は、基準発振器、位相比較器およびローパスフィルタを
内蔵している。３はこのＰＬＬ回路２で制御されるとと
もに、前記送信データ生成回路１からディジタルのデー
タ信号が与えられる送信用の電圧制御形発振回路（送信
ＶＣＯ）３、４は送信ＶＣＯ３の出力を増幅する送信ア
ンプ、５はアンテナであり、以上の構成は、従来例と同
様である。
等からなり、送信すべきデータ信号を生成する送信デー
タ生成回路、２はＰＬＬ回路であり、このＰＬＬ回路２
は、基準発振器、位相比較器およびローパスフィルタを
内蔵している。３はこのＰＬＬ回路２で制御されるとと
もに、前記送信データ生成回路１からディジタルのデー
タ信号が与えられる送信用の電圧制御形発振回路（送信
ＶＣＯ）３、４は送信ＶＣＯ３の出力を増幅する送信ア
ンプ、５はアンテナであり、以上の構成は、従来例と同
様である。
【００２５】この実施例の変調回路では、応答性を犠牲
にすることなく、しかも、同一符号のデータ信号が所定
ビット数以上連続した後に異なる符号のデータ信号が与
えられたときに、オーバーシュートをなくしてデータエ
ラーを起こさないようにするために、次のように構成し
ている。
にすることなく、しかも、同一符号のデータ信号が所定
ビット数以上連続した後に異なる符号のデータ信号が与
えられたときに、オーバーシュートをなくしてデータエ
ラーを起こさないようにするために、次のように構成し
ている。
【００２６】すなわち、この実施例の変調回路では、送
信ＶＣＯ３の前段に、同一符号のデータ信号が所定ビッ
ト数以上連続した後の異なる符号のデータ信号の振幅
を、所定期間に亘って制限して送信ＶＣＯ３に出力する
出力手段６を設けている。
信ＶＣＯ３の前段に、同一符号のデータ信号が所定ビッ
ト数以上連続した後の異なる符号のデータ信号の振幅
を、所定期間に亘って制限して送信ＶＣＯ３に出力する
出力手段６を設けている。
【００２７】この出力手段６は、送信データ生成回路１
から同一符号のデータ信号が所定ビット数以上連続した
後の異なる符号のデータ信号を検出する検出回路７と、
この検出回路７の検出出力に応答して所定期間に亘って
異なる符号のデータ信号の振幅を制限する振幅制限回路
８とを備えている。
から同一符号のデータ信号が所定ビット数以上連続した
後の異なる符号のデータ信号を検出する検出回路７と、
この検出回路７の検出出力に応答して所定期間に亘って
異なる符号のデータ信号の振幅を制限する振幅制限回路
８とを備えている。
【００２８】図２は、図１の出力手段６の構成を示すブ
ロック図である。
ロック図である。
【００２９】同図において、検出回路７は、送信データ
生成回路１からのディジタルのデータ信号がデータ入力
端子９を介して入力されるとともに、送信データ生成回
路１からのタイミングクロックがデータタイミングクロ
ック入力端子１０を介して入力され、データ信号を１ビ
ット遅延させる遅延回路１１と、この遅延回路１１の出
力およびデータ入力端子９からのデータ信号が入力され
るエクスクルーシブオア回路１２と、このエクスクルー
シブオア回路１２からの出力“１”によってプリセット
されるとともに、データタイミングクロック入力端子１
０からのタイミングクロックに応じて、プリセットされ
た数値からダウンカウントするプリセッタブルダウンカ
ウンタ（ＰＤＣ）１３と、このプリセッタブルダウンカ
ウンタ１３の出力およびエクスクルーシブオア回路１２
の出力が与えられる第１アンド回路１４と、同じくプリ
セッタブルダウンカウンタ１３の出力およびデータ入力
端子９からのデータ信号が入力される第２アンド回路１
５と、この第２アンド回路１５の出力を、プリセッタブ
ルダウンカウンタ１３の出力に応答してラッチするラッ
チ回路１６とを備えている。
生成回路１からのディジタルのデータ信号がデータ入力
端子９を介して入力されるとともに、送信データ生成回
路１からのタイミングクロックがデータタイミングクロ
ック入力端子１０を介して入力され、データ信号を１ビ
ット遅延させる遅延回路１１と、この遅延回路１１の出
力およびデータ入力端子９からのデータ信号が入力され
るエクスクルーシブオア回路１２と、このエクスクルー
シブオア回路１２からの出力“１”によってプリセット
されるとともに、データタイミングクロック入力端子１
０からのタイミングクロックに応じて、プリセットされ
た数値からダウンカウントするプリセッタブルダウンカ
ウンタ（ＰＤＣ）１３と、このプリセッタブルダウンカ
ウンタ１３の出力およびエクスクルーシブオア回路１２
の出力が与えられる第１アンド回路１４と、同じくプリ
セッタブルダウンカウンタ１３の出力およびデータ入力
端子９からのデータ信号が入力される第２アンド回路１
５と、この第２アンド回路１５の出力を、プリセッタブ
ルダウンカウンタ１３の出力に応答してラッチするラッ
チ回路１６とを備えている。
【００３０】比較器としてのエクスクルーシブオア回路
１２は、データ入力端子９からのデータ信号と、遅延回
路１１からの１ビット前のデータ信号とを比較して両デ
ータ信号が同一符号のデータ信号であれば、出力“０”
をプリセッタブルダウンカウンタ１３に与え、両データ
信号が異なる符号のデータ信号であれば、出力“１”を
プリセッタブルダウンカウンタ１３に与える。
１２は、データ入力端子９からのデータ信号と、遅延回
路１１からの１ビット前のデータ信号とを比較して両デ
ータ信号が同一符号のデータ信号であれば、出力“０”
をプリセッタブルダウンカウンタ１３に与え、両データ
信号が異なる符号のデータ信号であれば、出力“１”を
プリセッタブルダウンカウンタ１３に与える。
【００３１】計数器としてのプリセッタブルダウンカウ
ンタ１３は、エクスクルーシブオア回路１２から出力
“０”が与えられると、データのタイミングに合わせて
プリセット値から１ずつダウンカウントし、エクスクル
ーシブオア回路１２から出力“１”が与えられると、内
部のカウンタが所定ビット数に対応する設定値にプリセ
ットされ、この実施例では、「５」に初期化される。こ
のプリセッタブルダウンカウンタ１３は、同一符号のデ
ータ信号がプリセットされた数値以上、すなわち、５ビ
ット以上連続し、内部のカウンタの計数値が０以下にな
ると、オーバーフロー信号“１”を第１，第２アンド回
路１４，１５にそれぞれ出力する。
ンタ１３は、エクスクルーシブオア回路１２から出力
“０”が与えられると、データのタイミングに合わせて
プリセット値から１ずつダウンカウントし、エクスクル
ーシブオア回路１２から出力“１”が与えられると、内
部のカウンタが所定ビット数に対応する設定値にプリセ
ットされ、この実施例では、「５」に初期化される。こ
のプリセッタブルダウンカウンタ１３は、同一符号のデ
ータ信号がプリセットされた数値以上、すなわち、５ビ
ット以上連続し、内部のカウンタの計数値が０以下にな
ると、オーバーフロー信号“１”を第１，第２アンド回
路１４，１５にそれぞれ出力する。
【００３２】第１アンド回路１４は、このオーバーフロ
ー信号とエクスクルーシブオア回路１２の出力とに基づ
いて、同一符号のデータ信号が、プリセットされた数値
以上連続し、かつ、連続データと異なる符号のデータ信
号が入力されたとき、すなわち、プリセッタブルダウン
カウンタ１３からオーバーフロー信号“１”が与えられ
ており、かつエクスクルーシブオア回路１２から出力
“１”が与えられたときに、検出出力としてのトリガ信
号“１”を振幅制限回路８に出力する。
ー信号とエクスクルーシブオア回路１２の出力とに基づ
いて、同一符号のデータ信号が、プリセットされた数値
以上連続し、かつ、連続データと異なる符号のデータ信
号が入力されたとき、すなわち、プリセッタブルダウン
カウンタ１３からオーバーフロー信号“１”が与えられ
ており、かつエクスクルーシブオア回路１２から出力
“１”が与えられたときに、検出出力としてのトリガ信
号“１”を振幅制限回路８に出力する。
【００３３】第２アンド回路１５は、プリセッタブルダ
ウンカウンタ１３からオーバーフロー信号“１”が与え
られたときのデータ入力端子９のデータ信号を出力す
る。すなわち、この第２アンド回路１５は、同一符号の
連続したデータ信号の符号が、“０”であるか“１”で
あるかに対応した出力をラッチ回路１６に与える。
ウンカウンタ１３からオーバーフロー信号“１”が与え
られたときのデータ入力端子９のデータ信号を出力す
る。すなわち、この第２アンド回路１５は、同一符号の
連続したデータ信号の符号が、“０”であるか“１”で
あるかに対応した出力をラッチ回路１６に与える。
【００３４】ラッチ回路１６は、オーバーフロー信号に
応答して第２アンド回路１５の出力をラッチし、同一符
号の連続したデータ信号の符号が“０”であったか
“１”であったかを、次のオーバーフロー信号が与えら
れるまで保持する。
応答して第２アンド回路１５の出力をラッチし、同一符
号の連続したデータ信号の符号が“０”であったか
“１”であったかを、次のオーバーフロー信号が与えら
れるまで保持する。
【００３５】振幅制限回路８は、第１アンド回路１４の
トリガ信号に応答して図３（Ｂ）に示されるように、電
圧レベルが所定期間に亘って変化する電圧を出力するパ
ルスジェネレータ（Ｐ.Ｇ.）１７と、このパルスジェネ
レータ１７の出力を反転する波形反転回路１８と、ラッ
チ回路１６の出力に応じて、データ信号“０”に対応す
る第１出力電圧源１９の出力電圧ＶL（例えば０Ｖ）ま
たはパルスジェネレータ１７の出力を切り替え出力する
第１切り替えスイッチ２０と、同じくラッチ回路１６の
出力に応じて、データ信号“１”に対応する第２出力電
圧源２１の出力電圧ＶH（例えば５Ｖ）または波形反転
回路１８の出力を切り替え出力する第２切り替えスイッ
チ２２と、インバータ２３を介して与えられるデータ信
号に応じてオンオフ制御する第１スイッチ回路２４と、
データ信号に応じてオンオフ制御される第２スイッチ回
路２５とを備えており、いずれかのスイッチ回路２４，
２５出力が、送信ＶＣＯ３に出力されるようになってい
る。パルスジェネレータ１７の出力電圧の最大値は、こ
の実施例では、ＶHのほぼ１／２となっている。
トリガ信号に応答して図３（Ｂ）に示されるように、電
圧レベルが所定期間に亘って変化する電圧を出力するパ
ルスジェネレータ（Ｐ.Ｇ.）１７と、このパルスジェネ
レータ１７の出力を反転する波形反転回路１８と、ラッ
チ回路１６の出力に応じて、データ信号“０”に対応す
る第１出力電圧源１９の出力電圧ＶL（例えば０Ｖ）ま
たはパルスジェネレータ１７の出力を切り替え出力する
第１切り替えスイッチ２０と、同じくラッチ回路１６の
出力に応じて、データ信号“１”に対応する第２出力電
圧源２１の出力電圧ＶH（例えば５Ｖ）または波形反転
回路１８の出力を切り替え出力する第２切り替えスイッ
チ２２と、インバータ２３を介して与えられるデータ信
号に応じてオンオフ制御する第１スイッチ回路２４と、
データ信号に応じてオンオフ制御される第２スイッチ回
路２５とを備えており、いずれかのスイッチ回路２４，
２５出力が、送信ＶＣＯ３に出力されるようになってい
る。パルスジェネレータ１７の出力電圧の最大値は、こ
の実施例では、ＶHのほぼ１／２となっている。
【００３６】波形反転回路１８は、オペアンプで構成さ
れており、その出力電圧は、パルスジェネレータ１７か
らの入力電圧に対して次のようになっている。
れており、その出力電圧は、パルスジェネレータ１７か
らの入力電圧に対して次のようになっている。
【００３７】出力電圧＝（ＶL＋ＶH）−入力電圧 したがって、パルスジェネレータ１７の出力電圧がＶL
のときは、波形反転回路１８の出力は、ＶHとなってい
る。
のときは、波形反転回路１８の出力は、ＶHとなってい
る。
【００３８】第１切り替えスイッチ２０は、ラッチ回路
１６の出力が“０”であるときには、第１出力電圧源１
９の出力電圧ＶLを第１スイッチ回路２４に出力し、ラ
ッチ回路１６の出力が“１”であるときには、パルスジ
ェネレータ１７の出力を第１スイッチ回路２４に出力す
る。
１６の出力が“０”であるときには、第１出力電圧源１
９の出力電圧ＶLを第１スイッチ回路２４に出力し、ラ
ッチ回路１６の出力が“１”であるときには、パルスジ
ェネレータ１７の出力を第１スイッチ回路２４に出力す
る。
【００３９】第２切り替えスイッチ２２は、ラッチ回路
１６の出力が“０”であるときには、波形反転回路１８
の出力を第２スイッチ回路２５に出力し、ラッチ回路１
６の出力が“１”であるときには、第２出力電圧源２１
の出力電圧ＶHを第２スイッチ回路２５に出力する。
１６の出力が“０”であるときには、波形反転回路１８
の出力を第２スイッチ回路２５に出力し、ラッチ回路１
６の出力が“１”であるときには、第２出力電圧源２１
の出力電圧ＶHを第２スイッチ回路２５に出力する。
【００４０】第１スイッチ回路２４は、インバータ２３
からの“０”の信号でオフし、“１”の信号でオンする
ようになっており、したがって、データ入力端子９のデ
ータ信号が、“１”のときにオフし、“０”ときにオン
することになる。
からの“０”の信号でオフし、“１”の信号でオンする
ようになっており、したがって、データ入力端子９のデ
ータ信号が、“１”のときにオフし、“０”ときにオン
することになる。
【００４１】第２スイッチは、データ入力端子９からの
データ信号が“０”でオフし、“１”でオンするように
なっている。
データ信号が“０”でオフし、“１”でオンするように
なっている。
【００４２】次に、以上の構成を有する変調回路の動作
を説明する。
を説明する。
【００４３】先ず、データ入力端子９に、例えば、
“０”のデータ信号が入力されると、第１スイッチ回路
２４がオンし、この時、設定値を越えて、すなわち、所
定ビット数以上連続する同一符号のデータ信号が入力さ
れておれば、その連続するデータ信号が“０”の場合に
は、第１出力電圧源１９の出力電圧ＶLが第１切り替え
スイッチ２０および第１スイッチ回路２４を介して振幅
制限を受けることなく、送信ＶＣＯ３に出力される。ま
た、連続するデータ信号が“１”の場合には、パルスジ
ェネレータ１７の出力が第１切り替えスイッチ２０およ
び第１スイッチ回路２４を介して送信ＶＣＯ３に出力さ
れることになり、振幅制限がかかることになる。
“０”のデータ信号が入力されると、第１スイッチ回路
２４がオンし、この時、設定値を越えて、すなわち、所
定ビット数以上連続する同一符号のデータ信号が入力さ
れておれば、その連続するデータ信号が“０”の場合に
は、第１出力電圧源１９の出力電圧ＶLが第１切り替え
スイッチ２０および第１スイッチ回路２４を介して振幅
制限を受けることなく、送信ＶＣＯ３に出力される。ま
た、連続するデータ信号が“１”の場合には、パルスジ
ェネレータ１７の出力が第１切り替えスイッチ２０およ
び第１スイッチ回路２４を介して送信ＶＣＯ３に出力さ
れることになり、振幅制限がかかることになる。
【００４４】一方、データ入力端子９に、“１”のデー
タ信号が入力されると、第２スイッチ回路２５がオン
し、この時、設定値を越えて、すなわち、所定ビット数
以上連続する同一符号のデータ信号が入力されておれ
ば、その連続するデータ信号が“１”の場合には、第２
出力電圧源２１の出力電圧ＶHが第２切り替スイッチ２
２および第２スイッチ回路２５を介して振幅制限を受け
ることなく、送信ＶＣＯ３に出力される。また、連続す
るデータ信号が“０”の場合には、波形反転回路１８の
出力が第２切り替えスイッチ２２および第２スイッチ回
路２５を介して送信ＶＣＯ３に出力されることになり、
振幅制限がかかることになる。
タ信号が入力されると、第２スイッチ回路２５がオン
し、この時、設定値を越えて、すなわち、所定ビット数
以上連続する同一符号のデータ信号が入力されておれ
ば、その連続するデータ信号が“１”の場合には、第２
出力電圧源２１の出力電圧ＶHが第２切り替スイッチ２
２および第２スイッチ回路２５を介して振幅制限を受け
ることなく、送信ＶＣＯ３に出力される。また、連続す
るデータ信号が“０”の場合には、波形反転回路１８の
出力が第２切り替えスイッチ２２および第２スイッチ回
路２５を介して送信ＶＣＯ３に出力されることになり、
振幅制限がかかることになる。
【００４５】図３は、この実施例の信号波形図であり、
同図（Ａ）はデータ信号生成回路１の出力、同図（Ｂ）
はパルスジェネレータ１７の出力、同図（Ｃ）は振幅制
限回路８の出力、同図（Ｄ）は変調出力をそれぞれ示し
ている。
同図（Ａ）はデータ信号生成回路１の出力、同図（Ｂ）
はパルスジェネレータ１７の出力、同図（Ｃ）は振幅制
限回路８の出力、同図（Ｄ）は変調出力をそれぞれ示し
ている。
【００４６】例えば、データ信号が、図３（Ａ）に示さ
れるように、同一符号“０”のデータ信号が５ビット以
上連続した後に異なる符号“１”のデータ信号が来る
と、異なる符号のデータ信号“１”のときに、所定期間
に亘って図３（Ｂ）に示される電圧がパルスジェネレー
タ１７から出力され、これによって、振幅制限回路８か
らは、図３（Ｃ）に示されるように、所定期間に亘って
異なる符号“１”のデータ信号の振幅が制限されて送信
ＶＣＯに出力されることになる。
れるように、同一符号“０”のデータ信号が５ビット以
上連続した後に異なる符号“１”のデータ信号が来る
と、異なる符号のデータ信号“１”のときに、所定期間
に亘って図３（Ｂ）に示される電圧がパルスジェネレー
タ１７から出力され、これによって、振幅制限回路８か
らは、図３（Ｃ）に示されるように、所定期間に亘って
異なる符号“１”のデータ信号の振幅が制限されて送信
ＶＣＯに出力されることになる。
【００４７】このように異なる符号のデータ信号に電圧
振幅の小さい変調電圧ＶIN2が入力されると、この符号
の送信ＶＣＯの周波数は、 ｆ0−２＊Δｆ＊（ＶIN2／ＶIN1） となる。なお、ＶIN1は、データ信号生成回路１の出力
電圧であり、ＶIN2＜ＶIN 1であるから、この実施例の送
信ＶＣＯ３の周波数偏移の方が従来例の周波数偏移より
も小さくなる。
振幅の小さい変調電圧ＶIN2が入力されると、この符号
の送信ＶＣＯの周波数は、 ｆ0−２＊Δｆ＊（ＶIN2／ＶIN1） となる。なお、ＶIN1は、データ信号生成回路１の出力
電圧であり、ＶIN2＜ＶIN 1であるから、この実施例の送
信ＶＣＯ３の周波数偏移の方が従来例の周波数偏移より
も小さくなる。
【００４８】つまり、送信ＶＣＯ３の周波数を元に戻そ
うとする周波数偏移の補正力が小さくなり、図３（Ｄ）
に示されるように、連続する同一符号のデータ信号が続
いた後に来る異なる符号のデータ信号によるオーバーシ
ュートがなくなり、データエラーの発生が防止される。
うとする周波数偏移の補正力が小さくなり、図３（Ｄ）
に示されるように、連続する同一符号のデータ信号が続
いた後に来る異なる符号のデータ信号によるオーバーシ
ュートがなくなり、データエラーの発生が防止される。
【００４９】なお、プリセッタブルダウンカウンタ１３
の設定値、すなわち、所定ビット数およびパルスジェネ
レータ１７の出力電圧が変化する所定期間等は、実験等
に基づいて、所期の効果を奏するように選定される。
の設定値、すなわち、所定ビット数およびパルスジェネ
レータ１７の出力電圧が変化する所定期間等は、実験等
に基づいて、所期の効果を奏するように選定される。
【００５０】上述の実施例の変調回路では、送信ＶＣＯ
３には、ＰＬＬ回路２からの制御電圧とデータ信号生成
回路１からのデータ信号とを個別に与えたけれども、本
発明の他の実施例として、制御電圧にデータ信号を重畳
して送信ＶＣＯ３に与える構成であっもよい。
３には、ＰＬＬ回路２からの制御電圧とデータ信号生成
回路１からのデータ信号とを個別に与えたけれども、本
発明の他の実施例として、制御電圧にデータ信号を重畳
して送信ＶＣＯ３に与える構成であっもよい。
【００５１】
【発明の効果】以上のように本発明によれば、同一符号
のデータ信号が所定ビット数以上連続した後の異なる符
号のデータ信号の振幅を所定期間に亘って制限するの
で、従来例のようにデータに制限をかけたり、応答性を
犠牲にすることなく、オーバーシュートをなくしてデー
タエラーの発生を防止することができる。
のデータ信号が所定ビット数以上連続した後の異なる符
号のデータ信号の振幅を所定期間に亘って制限するの
で、従来例のようにデータに制限をかけたり、応答性を
犠牲にすることなく、オーバーシュートをなくしてデー
タエラーの発生を防止することができる。
【図１】本発明の一実施例のブロック図である。
【図２】図１の出力手段の構成を示すブロック図であ
る。
る。
【図３】図１の実施例の動作説明に供する信号波形図で
ある。
ある。
【図４】従来例のブロック図である。
【図５】従来例の信号波形図である。
１ 送信データ生成回路 ２ ＰＬＬ回路 ３ 電圧制御形発振回路（送信ＶＣＯ） ６ 出力手段 ７ 検出回路 ８ 振幅制限回路
Claims (3)
- 【請求項１】 発振周波数がＰＬＬループで制御される
電圧制御形発振回路に、ディジタルのデータ信号を入力
してＦＭ変調をかける変調回路であり、 前記電圧制御形発振回路の前段に、同一符号のデータ信
号が所定ビット数以上連続した後の異なる符号のデータ
信号の振幅を、所定期間に亘って制限して前記電圧制御
形発振回路に出力するために、同一符号のデータ信号が
所定ビット数以上連続した後の異なる符号のデータ信号
を検出する検出回路と、該検出回路の検出出力に応答し
て所定期間に亘って異なる符号のデータ信号の振幅を制
限する振幅制限回路とを備える出力手段を設けた変調回
路において、 前記検出回路は、入力されるデータ信号と１ビット前の
データ信号とを比較する比較器と、この比較器の出力に
基づいて、同一符号のデータ信号を計数して所定ビット
数以上連続したときに出力を与える計数器と、この計数
器の出力および前記比較器の出力に基づいて、同一符号
のデータ信号が所定ビット数以上連続した後の異なる符
号のデータ信号の入力に応答して検出出力を与えるゲー
ト回路とを含み、 前記振幅制限回路は、前記検出出力に応答して所定期間
に亘ってレベルが変化する電圧出力を与えるパルス発生
器と、前記パルス発生器の出力を反転させる波形反転回
路と、各符号のデータ信号にそれぞれ対応した電圧出力
を与える第１、第２出力電圧源と、第１出力電圧源の出
力電圧または前記パルス発生器の出力電圧を切り替え出
力する第１切り替えスイッチと、第２出力電圧源の出力
電圧または前記波形反転回路の出力電圧を切り替え出力
する第２切り替えスイッチと、データ信号によってオン
オフ制御されて第１切り替えスイッチの出力を前記電圧
制御形発振回路に与える第１スイッチ回路と、データ信
号によってオンオフ制御されて第２切り替えスイッチの
出力を前記電圧制御形発振回路に与える第２スイッチ回
路とを含む、 ことを特徴とする変調回路。 - 【請求項２】 発振周波数がＰＬＬループで制御される
電圧制御形発振回路に、ディジタルのデータ信号を入力
してＦＭ変調をかける変調回路において、 前記電圧制御形発振回路の前段に、同一符号のデータ信
号が所定ビット数以上連続した後の異なる符合のデータ
信号を検出する検出回路と、該検出回路の検出 出力に応
答して所定期間に亘って異なる符合のデータ信号の振幅
を制限する振幅制限回路とからなる 出力手段を設けたこ
とを特徴とする変調回路。 - 【請求項３】 前記検出回路は、入力されるデータ信号
と１ビット前のデータ信号とを比較する比較器と、この
比較器の出力に基づいて、同一符号のデータ信号を計数
して所定ビット数以上連続したときに出力を与える計数
器と、この計数器の出力および前記比較器の出力に基づ
いて、同一符号のデータ信号が所定ビット数以上連続し
た後の異なる符号のデータ信号の入力に応答して検出出
力を与えるゲート回路とを含み、 前記振幅制限回路は、前記検出出力に応答して所定期間
に亘ってレベルが変化する電圧出力を与えるパルス発生
器と、前記パルス発生器の出力を反転させる波形反転回
路と、各符号のデータ信号にそれぞれ対応した電圧出力
を与える第１、第２出力電圧原と、第１出力電圧原の出
力電圧または前記パルス発生器の出力電圧を切り替え出
力する第１切り替えスイッチと、第２出力電圧源の出力
電圧または前記波形反転回路の出力電圧を切り替え出力
する第２切り替えスイッチと、データ信号によってオン
オフ制御されて第１切り替えスイッチの出力を前記電圧
制御形発振回路に与える第１スイッチ回路と、データ信
号によってオンオフ制御されて第２切り替えスイッチの
出力を前記電圧制御形発振回路に与える第２スイッチ回
路とを含む請求項２記載の 変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22897595A JP3265341B2 (ja) | 1995-09-06 | 1995-09-06 | 変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22897595A JP3265341B2 (ja) | 1995-09-06 | 1995-09-06 | 変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974314A JPH0974314A (ja) | 1997-03-18 |
| JP3265341B2 true JP3265341B2 (ja) | 2002-03-11 |
Family
ID=16884811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22897595A Expired - Fee Related JP3265341B2 (ja) | 1995-09-06 | 1995-09-06 | 変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265341B2 (ja) |
-
1995
- 1995-09-06 JP JP22897595A patent/JP3265341B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0974314A (ja) | 1997-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |