JP3246992B2 - 高周波インバータのスイッチング素子の配置方法 - Google Patents
高周波インバータのスイッチング素子の配置方法Info
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- JP3246992B2 JP3246992B2 JP27179193A JP27179193A JP3246992B2 JP 3246992 B2 JP3246992 B2 JP 3246992B2 JP 27179193 A JP27179193 A JP 27179193A JP 27179193 A JP27179193 A JP 27179193A JP 3246992 B2 JP3246992 B2 JP 3246992B2
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Description
【０００１】
【産業上の利用分野】この発明は高周波インバータのス
イッチング素子の配置方法に関する。
イッチング素子の配置方法に関する。
【０００２】
【従来の技術】図２は、従来のフルブリッジ回路の各ア
ームａ，ｂ，ｄ，ｅにそれぞれ一個のＦＥＴ素子Ａ，
Ｂ，Ｄ，Ｅを備えた高周波インバータの回路図である。
アームａ，ｄのＦＥＴ素子Ａ，Ｄの上端を直流入力母線
１に接続し、アームｂ，ｅのＦＥＴ素子Ｂ，Ｅの下端を
直流入力母線３に接続し、ＦＥＴ素子Ａ，Ｂを直列に接
続し、その接続点を交流出力母線５に接続している。同
様にＦＥＴ素子Ｄ，Ｅを直列に接続し、その接続点を交
流出力母線７に接続している。また、各ＦＥＴ素子のス
イッチングによって発生するスパイク電圧を吸収し、各
ＦＥＴ素子を保護するため、バイパスコンデンサＣを、
ＦＥＴ素子の近傍の直流母線間に接続している。
ームａ，ｂ，ｄ，ｅにそれぞれ一個のＦＥＴ素子Ａ，
Ｂ，Ｄ，Ｅを備えた高周波インバータの回路図である。
アームａ，ｄのＦＥＴ素子Ａ，Ｄの上端を直流入力母線
１に接続し、アームｂ，ｅのＦＥＴ素子Ｂ，Ｅの下端を
直流入力母線３に接続し、ＦＥＴ素子Ａ，Ｂを直列に接
続し、その接続点を交流出力母線５に接続している。同
様にＦＥＴ素子Ｄ，Ｅを直列に接続し、その接続点を交
流出力母線７に接続している。また、各ＦＥＴ素子のス
イッチングによって発生するスパイク電圧を吸収し、各
ＦＥＴ素子を保護するため、バイパスコンデンサＣを、
ＦＥＴ素子の近傍の直流母線間に接続している。
【０００３】インバータに要求される出力電流が一個の
ＦＥＴ素子の定格電流を越える場合には、図３（ａ）に
示すように、ＦＥＴ素子を数個（図では３個）並列にし
て使用する。アームａ，ｂのそれぞれ３個のＦＥＴ素子
Ａ１，Ａ２，Ａ３とＢ１，Ｂ２，Ｂ３および、バイパス
コンデンサＣをプリント板に配置した実装例を図３
（ｂ）に示してある。
ＦＥＴ素子の定格電流を越える場合には、図３（ａ）に
示すように、ＦＥＴ素子を数個（図では３個）並列にし
て使用する。アームａ，ｂのそれぞれ３個のＦＥＴ素子
Ａ１，Ａ２，Ａ３とＢ１，Ｂ２，Ｂ３および、バイパス
コンデンサＣをプリント板に配置した実装例を図３
（ｂ）に示してある。
【０００４】
【発明が解決しようとする課題】前記のようなＦＥＴ素
子の並列使用において、各素子Ａ１，Ａ２，Ａ３，Ｂ
１，Ｂ２，Ｂ３を図３（ｂ）のように配置すると、バイ
パスコンデンサＣに対する各ＦＥＴ素子の距離が順次増
加し、各ＦＥＴ素子とバイパスコンデンサＣとを接続す
る配線のインダクタンスが増加する。このインダクタン
スはバイパスコンデンサＣと共振を起し、電圧が跳ね上
がることがある。この跳ね上がり電圧はＦＥＴ素子を破
壊する恐れがあるので、これを抑えるために、例えばス
ナバ回路等が必要になる。
子の並列使用において、各素子Ａ１，Ａ２，Ａ３，Ｂ
１，Ｂ２，Ｂ３を図３（ｂ）のように配置すると、バイ
パスコンデンサＣに対する各ＦＥＴ素子の距離が順次増
加し、各ＦＥＴ素子とバイパスコンデンサＣとを接続す
る配線のインダクタンスが増加する。このインダクタン
スはバイパスコンデンサＣと共振を起し、電圧が跳ね上
がることがある。この跳ね上がり電圧はＦＥＴ素子を破
壊する恐れがあるので、これを抑えるために、例えばス
ナバ回路等が必要になる。
【０００５】スナバ回路はコンデンサに、ダイオードと
抵抗の並列回路を接続して構成されており、ＦＥＴ素子
と並列に接続される。この回路は、コンデンサに吸収さ
れる電荷がＦＥＴ素子のターンオンごとに放電するの
で、コンデンサの容量が小さくても電力損失は無視でき
ないものになる。また、抵抗の冷却のために、その実装
スペースが大きくなるという問題があった。
抵抗の並列回路を接続して構成されており、ＦＥＴ素子
と並列に接続される。この回路は、コンデンサに吸収さ
れる電荷がＦＥＴ素子のターンオンごとに放電するの
で、コンデンサの容量が小さくても電力損失は無視でき
ないものになる。また、抵抗の冷却のために、その実装
スペースが大きくなるという問題があった。
【０００６】この発明は、このような問題に着目してな
されたもので、スイッチング素子とバイパスコンデンサ
の適切な配置により、電圧の跳ね上がりの小さい高周波
インバータのスイッチング素子の配置方法を提供するこ
とを目的とする。
されたもので、スイッチング素子とバイパスコンデンサ
の適切な配置により、電圧の跳ね上がりの小さい高周波
インバータのスイッチング素子の配置方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、この発明の高周波インバータのスイッチング素子
の配置方法は、フルブリッジ回路の各アームにそれぞれ
ｎ個ずつ配するスイッチング素子を、片面を実装面とす
るプリント基板に実装する高周波インバータにおいて、
一方の直流入力母線に一端が接続される第１のアームの
第１〜第ｎの各スイッチング素子と、他方の直流入力母
線に一端が接続される第２のアームの第１〜第ｎの各ス
イッチング素子とを、プリント基板の実装面に１個ずつ
交互に並べて実装するとともに、前記実装面において隣
り合う第１、第２のアーム合わせて２個ずつのスイッチ
ング素子の各近傍位置に、対応する第１〜第ｎのバイパ
スコンデンサをそれぞれ実装して、これらの各バイパス
コンデンサの両端を前記両直流入力母線に接続し、一方
の直流入力母線に一端が接続される第３のアームの第１
〜第ｎの各スイッチング素子と、他方の直流入力母線に
一端が接続される第４のアームの第１〜第ｎの各スイッ
チング素子とを、プリント基板の実装面に１個ずつ交互
に並べて実装するとともに、前記実装面において隣り合
う第３、第４のアーム合わせて２個ずつのスイッチング
素子の各近傍位置に、対応する第ｎ＋１〜第２ｎのバイ
パスコンデンサをそれぞれ実装して、これらの各バイパ
スコンデンサの両端を前記両直流入力母線に接続し、第
１のアームの各スイッチング素子の他端と、第２のアー
ムの各スイッチング素子の他端とをそれぞれ相互接続す
るとともに、一方の交流出力母線に接続し、第３のアー
ムの各スイッチング素子の他端と、第４のアームの各ス
イッチング素子の他端とをそれぞれ相互接続するととも
に、他方の交流出力母線に接続するものである。
めに、この発明の高周波インバータのスイッチング素子
の配置方法は、フルブリッジ回路の各アームにそれぞれ
ｎ個ずつ配するスイッチング素子を、片面を実装面とす
るプリント基板に実装する高周波インバータにおいて、
一方の直流入力母線に一端が接続される第１のアームの
第１〜第ｎの各スイッチング素子と、他方の直流入力母
線に一端が接続される第２のアームの第１〜第ｎの各ス
イッチング素子とを、プリント基板の実装面に１個ずつ
交互に並べて実装するとともに、前記実装面において隣
り合う第１、第２のアーム合わせて２個ずつのスイッチ
ング素子の各近傍位置に、対応する第１〜第ｎのバイパ
スコンデンサをそれぞれ実装して、これらの各バイパス
コンデンサの両端を前記両直流入力母線に接続し、一方
の直流入力母線に一端が接続される第３のアームの第１
〜第ｎの各スイッチング素子と、他方の直流入力母線に
一端が接続される第４のアームの第１〜第ｎの各スイッ
チング素子とを、プリント基板の実装面に１個ずつ交互
に並べて実装するとともに、前記実装面において隣り合
う第３、第４のアーム合わせて２個ずつのスイッチング
素子の各近傍位置に、対応する第ｎ＋１〜第２ｎのバイ
パスコンデンサをそれぞれ実装して、これらの各バイパ
スコンデンサの両端を前記両直流入力母線に接続し、第
１のアームの各スイッチング素子の他端と、第２のアー
ムの各スイッチング素子の他端とをそれぞれ相互接続す
るとともに、一方の交流出力母線に接続し、第３のアー
ムの各スイッチング素子の他端と、第４のアームの各ス
イッチング素子の他端とをそれぞれ相互接続するととも
に、他方の交流出力母線に接続するものである。
【０００８】
【実施例】次に、この発明の実施例について、図１に基
づいて説明する。図１（ａ）のように、アームａとアー
ムｄのスイッチング素子（ＭＯＳＦＥＴ）Ａ１，Ａ２，
Ａ３，Ｄ１，Ｄ２，Ｄ３の上端を直流入力母線１に接続
し、アームｂとアームｅのスイッチング素子Ｂ１，Ｂ
２，Ｂ３，Ｅ１，Ｅ２，Ｅ３の下端を直流入力母線３に
接続している。また、各スイッチング素子Ａ１，Ａ２，
Ａ３と、各スイッチング素子Ｂ１，Ｂ２，Ｂ３をそれぞ
れ一つずつ直列に接続し、その近傍にバイパスコンデン
サＣ１，Ｃ２，Ｃ３を一つずつ直流入力母線１，３間に
接続している。
づいて説明する。図１（ａ）のように、アームａとアー
ムｄのスイッチング素子（ＭＯＳＦＥＴ）Ａ１，Ａ２，
Ａ３，Ｄ１，Ｄ２，Ｄ３の上端を直流入力母線１に接続
し、アームｂとアームｅのスイッチング素子Ｂ１，Ｂ
２，Ｂ３，Ｅ１，Ｅ２，Ｅ３の下端を直流入力母線３に
接続している。また、各スイッチング素子Ａ１，Ａ２，
Ａ３と、各スイッチング素子Ｂ１，Ｂ２，Ｂ３をそれぞ
れ一つずつ直列に接続し、その近傍にバイパスコンデン
サＣ１，Ｃ２，Ｃ３を一つずつ直流入力母線１，３間に
接続している。
【０００９】同様に、各スイッチング素子Ｄ１，Ｄ２，
Ｄ３と、各スイッチング素子Ｅ１，Ｅ２，Ｅ３をそれぞ
れ一つずつ直列に接続し、その近傍にバイパスコンデン
サＣ４，Ｃ５，Ｃ６を一つずつ直流入力母線１，３間に
接続している。また、スイッチング素子Ａ１，Ａ２，Ａ
３と、スイッチング素子Ｂ１，Ｂ２，Ｂ３の各接続点を
交流出力母線５に接続し、同様に、スイッチング素子Ｄ
１，Ｄ２，Ｄ３と、スイッチング素子Ｅ１，Ｅ２，Ｅ３
の各接続点を交流出力母線７に接続している。
Ｄ３と、各スイッチング素子Ｅ１，Ｅ２，Ｅ３をそれぞ
れ一つずつ直列に接続し、その近傍にバイパスコンデン
サＣ４，Ｃ５，Ｃ６を一つずつ直流入力母線１，３間に
接続している。また、スイッチング素子Ａ１，Ａ２，Ａ
３と、スイッチング素子Ｂ１，Ｂ２，Ｂ３の各接続点を
交流出力母線５に接続し、同様に、スイッチング素子Ｄ
１，Ｄ２，Ｄ３と、スイッチング素子Ｅ１，Ｅ２，Ｅ３
の各接続点を交流出力母線７に接続している。
【００１０】図１（ａ）のアームａ，ｂのスイッチング
素子Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３および直流入
力母線１，３間のバイパスコンデンサＣ１，Ｃ２，Ｃ３
をプリント板に配置した実装例を図１（ｂ）に示してあ
る。すなわち、直流入力母線１に一端が接続されるアー
ムａの各スイッチング素子Ａ１，Ａ２，Ａ３と、直流入
力母線３に一端が接続されるアームｂの各スイッチング
素子Ｂ１，Ｂ２，Ｂ３とを、プリント基板の実装面に１
個ずつ交互に並べて実装する。また、この実装面におい
て隣り合う２個のスイッチング素子Ａ１，Ｂ１の近傍位
置に対応するバイパスコンデンサＣ１を実装し、また、
隣り合う２個のスイッチング素子Ａ２，Ｂ２の近傍位置
に対応するバイパスコンデンサＣ２を実装し、また、隣
り合う２個のスイッチング素子Ａ３，Ｂ３の近傍位置に
対応するバイパスコンデンサＣ３を実装して、これらの
各バイパスコンデンサＣ１，Ｃ２，Ｃ３の両端を両直流
入力母線１，３に接続する。これと同様に、図１（ｂ）
には図示してないが、直流入力母線１に一端が接続され
るアームｄの各スイッチング素子Ｄ１，Ｄ２，Ｄ３と、
直流入力母線３に一端が接続されるアームｅの各スイッ
チング素子Ｅ１，Ｅ２，Ｅ３とを、プリント基板の実装
面に１個ずつ交互に並べて実装する。また、この実装面
において隣り合う２個のスイッチング素子Ｄ１，Ｅ１の
近傍位置に対応するバイパスコンデンサＣ４を実装し、
また、隣り合う２個のスイッチング素子Ｄ２，Ｅ２の近
傍位置に対応するバイパスコンデンサＣ５を実装し、ま
た、隣り合う２個のスイッチング素子Ｄ３，Ｅ３の近傍
位置に対応するバイパスコンデンサＣ６を実装して、こ
れらの各バイパスコンデンサＣ４，Ｃ５，Ｃ６の両端を
両直流入力母線１，３に接続する。そして、アームａの
各スイッチング素子Ａ１，Ａ２，Ａ３の他端と、アーム
ｂの各スイッチング素子Ｂ１，Ｂ２，Ｂ３の他端とをそ
れぞれ相互接続するとともに、交流出力母線５に接続
し、また、アームｄの各スイッチング素子Ｄ１，Ｄ２，
Ｄ３の他端と、アームｅの各スイッチング素子Ｅ１，Ｅ
２，Ｅ３の他端とをそれぞれ相互接続するとともに、交
流出力母線７に接続する。
素子Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３および直流入
力母線１，３間のバイパスコンデンサＣ１，Ｃ２，Ｃ３
をプリント板に配置した実装例を図１（ｂ）に示してあ
る。すなわち、直流入力母線１に一端が接続されるアー
ムａの各スイッチング素子Ａ１，Ａ２，Ａ３と、直流入
力母線３に一端が接続されるアームｂの各スイッチング
素子Ｂ１，Ｂ２，Ｂ３とを、プリント基板の実装面に１
個ずつ交互に並べて実装する。また、この実装面におい
て隣り合う２個のスイッチング素子Ａ１，Ｂ１の近傍位
置に対応するバイパスコンデンサＣ１を実装し、また、
隣り合う２個のスイッチング素子Ａ２，Ｂ２の近傍位置
に対応するバイパスコンデンサＣ２を実装し、また、隣
り合う２個のスイッチング素子Ａ３，Ｂ３の近傍位置に
対応するバイパスコンデンサＣ３を実装して、これらの
各バイパスコンデンサＣ１，Ｃ２，Ｃ３の両端を両直流
入力母線１，３に接続する。これと同様に、図１（ｂ）
には図示してないが、直流入力母線１に一端が接続され
るアームｄの各スイッチング素子Ｄ１，Ｄ２，Ｄ３と、
直流入力母線３に一端が接続されるアームｅの各スイッ
チング素子Ｅ１，Ｅ２，Ｅ３とを、プリント基板の実装
面に１個ずつ交互に並べて実装する。また、この実装面
において隣り合う２個のスイッチング素子Ｄ１，Ｅ１の
近傍位置に対応するバイパスコンデンサＣ４を実装し、
また、隣り合う２個のスイッチング素子Ｄ２，Ｅ２の近
傍位置に対応するバイパスコンデンサＣ５を実装し、ま
た、隣り合う２個のスイッチング素子Ｄ３，Ｅ３の近傍
位置に対応するバイパスコンデンサＣ６を実装して、こ
れらの各バイパスコンデンサＣ４，Ｃ５，Ｃ６の両端を
両直流入力母線１，３に接続する。そして、アームａの
各スイッチング素子Ａ１，Ａ２，Ａ３の他端と、アーム
ｂの各スイッチング素子Ｂ１，Ｂ２，Ｂ３の他端とをそ
れぞれ相互接続するとともに、交流出力母線５に接続
し、また、アームｄの各スイッチング素子Ｄ１，Ｄ２，
Ｄ３の他端と、アームｅの各スイッチング素子Ｅ１，Ｅ
２，Ｅ３の他端とをそれぞれ相互接続するとともに、交
流出力母線７に接続する。
【００１１】このように、スイッチング素子の近傍にバ
イパスコンデンサを配置しているので、接続配線のイン
ダクタンスが小さく、各素子のスイッチングによる跳上
り電圧は小さい。また、複数のバイパスコンデンサは放
電しないので、スナバ回路のような電力の損失はない。
すなわち、直流入力母線１，３間に直列接続される２個
のスイッチング素子（例えばＡ１，Ｂ１）ごとに対応す
るバイパスコンデンサ（例えばＣ１）が組み合わされ、
しかも、この２個のスイッチング素子（例えばＡ１，Ｂ
１）および対応するバイパスコンデンサ（例えばＣ１）
は、プリント基板の片面において互いに近傍位置に実装
されるから、これらを相互接続する配線のインダクタン
スを可能な限り小さくすることができる。そのため、各
スイッチング素子（例えばＡ１，Ｂ１）による電圧の跳
上りは小さく抑えられることになり、その結果、スナバ
回路が不要となる。
イパスコンデンサを配置しているので、接続配線のイン
ダクタンスが小さく、各素子のスイッチングによる跳上
り電圧は小さい。また、複数のバイパスコンデンサは放
電しないので、スナバ回路のような電力の損失はない。
すなわち、直流入力母線１，３間に直列接続される２個
のスイッチング素子（例えばＡ１，Ｂ１）ごとに対応す
るバイパスコンデンサ（例えばＣ１）が組み合わされ、
しかも、この２個のスイッチング素子（例えばＡ１，Ｂ
１）および対応するバイパスコンデンサ（例えばＣ１）
は、プリント基板の片面において互いに近傍位置に実装
されるから、これらを相互接続する配線のインダクタン
スを可能な限り小さくすることができる。そのため、各
スイッチング素子（例えばＡ１，Ｂ１）による電圧の跳
上りは小さく抑えられることになり、その結果、スナバ
回路が不要となる。
【００１２】
【発明の効果】以上の説明から理解されるように、この
発明は特許請求の範囲に記載の構成を備えているので、
スイッチング素子の近傍に配置されたバイパスコンデン
サの配線のインダクタンスを可能な限り小さくすること
ができ、そのため、スイッチング素子によって生ずる電
圧の跳上がりが小さく抑えられ、スナバ回路が不要とな
る。従って、従来のようなスナバ回路による電力損失や
実装部の冷却スペースの必要がない。
発明は特許請求の範囲に記載の構成を備えているので、
スイッチング素子の近傍に配置されたバイパスコンデン
サの配線のインダクタンスを可能な限り小さくすること
ができ、そのため、スイッチング素子によって生ずる電
圧の跳上がりが小さく抑えられ、スナバ回路が不要とな
る。従って、従来のようなスナバ回路による電力損失や
実装部の冷却スペースの必要がない。
【図１】（ａ）この発明の実施例の回路図である。 （ｂ）プリント板に取り付けた図１（ａ）の一部の素子
の配置の説明図である。
の配置の説明図である。
【図２】従来の高周波インバータの回路図である。
【図３】（ａ）アームに、それぞれ三個のＦＥＴ素子を
備えた従来の高周波インバータの回路図である。 （ｂ）プリント板に取り付けた図３（ａ）の一部の素子
の配置の説明図である。
備えた従来の高周波インバータの回路図である。 （ｂ）プリント板に取り付けた図３（ａ）の一部の素子
の配置の説明図である。
１，３ 直流母線 ５，７ 交流母線 Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３ ＭＯＳＦＥＴ素
子 Ｄ１，Ｄ２，Ｄ３，Ｅ１，Ｅ２，Ｅ３ ＭＯＳＦＥＴ素
子 Ｃ１〜Ｃ６ バイパスコンデンサ
子 Ｄ１，Ｄ２，Ｄ３，Ｅ１，Ｅ２，Ｅ３ ＭＯＳＦＥＴ素
子 Ｃ１〜Ｃ６ バイパスコンデンサ
Claims (1)
- 【請求項１】 フルブリッジ回路の各アーム（ａ，ｂ，
ｄ，ｅ）にそれぞれｎ個ずつ配するスイッチング素子
を、片面を実装面とするプリント基板に実装する高周波
インバータにおいて、 一方の直流入力母線（１）に一端が接続される第１のア
ーム（ａ）の第１〜第ｎの各スイッチング素子（Ａ１〜
Ａｎ）と、他方の直流入力母線（３）に一端が接続され
る第２のアーム（ｂ）の第１〜第ｎの各スイッチング素
子（Ｂ１〜Ｂｎ）とを、プリント基板の実装面に１個ず
つ交互に並べて実装するとともに、前記実装面において
隣り合う第１、第２のアーム（ａ，ｂ）合わせて２個ず
つのスイッチング素子（Ａ１，Ｂ１）〜（Ａｎ，Ｂｎ）
の各近傍位置に、対応する第１〜第ｎのバイパスコンデ
ンサ（Ｃ１〜Ｃｎ）をそれぞれ実装して、これらの各バ
イパスコンデンサ（Ｃ１〜Ｃｎ）の両端を前記両直流入
力母線（１，３）に接続し、 一方の直流入力母線（１）に一端が接続される第３のア
ーム（ｄ）の第１〜第ｎの各スイッチング素子（Ｄ１〜
Ｄｎ）と、他方の直流入力母線（３）に一端が接続され
る第４のアーム（ｅ）の第１〜第ｎの各スイッチング素
子（Ｅ１〜Ｅｎ）とを、プリント基板の実装面に１個ず
つ交互に並べて実装するとともに、前記実装面において
隣り合う第３、第４のアーム（ｄ，ｅ）合わせて２個ず
つのスイッチング素子（Ｄ１，Ｅ１）〜（Ｄｎ，Ｅｎ）
の各近傍位置に、対応する第ｎ＋１〜第２ｎのバイパス
コンデンサ（Ｃｎ＋１〜Ｃ２ｎ）をそれぞれ実装して、
これらの各バイパスコンデンサ（Ｃｎ＋１〜Ｃ２ｎ）の
両端を前記両直流入力母線（１，３）に接続し、 第１のアーム（ａ）の各スイッチング素子（Ａ１〜Ａ
ｎ）の他端と、第２のアーム（ｂ）の各スイッチング素
子（Ｂ１〜Ｂｎ）の他端とをそれぞれ相互接続するとと
もに、一方の交流出力母線（５）に接続し、 第３のアーム（ｄ）の各スイッチング素子（Ｄ１〜Ｄ
ｎ）の他端と、第４のアーム（ｅ）の各スイッチング素
子（Ｅ１〜Ｅｎ）の他端とをそれぞれ相互接続するとと
もに、他方の交流出力母線（７）に接続する、 ことを特徴とする高周波インバータのスイッチング素子
の配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27179193A JP3246992B2 (ja) | 1993-10-29 | 1993-10-29 | 高周波インバータのスイッチング素子の配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27179193A JP3246992B2 (ja) | 1993-10-29 | 1993-10-29 | 高周波インバータのスイッチング素子の配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131314A JPH07131314A (ja) | 1995-05-19 |
| JP3246992B2 true JP3246992B2 (ja) | 2002-01-15 |
Family
ID=17504907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27179193A Expired - Fee Related JP3246992B2 (ja) | 1993-10-29 | 1993-10-29 | 高周波インバータのスイッチング素子の配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246992B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6868809B2 (ja) * | 2016-08-31 | 2021-05-12 | パナソニックＩｐマネジメント株式会社 | スイッチング回路 |
-
1993
- 1993-10-29 JP JP27179193A patent/JP3246992B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07131314A (ja) | 1995-05-19 |
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