JP3239777B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3239777B2 JP3239777B2 JP28567696A JP28567696A JP3239777B2 JP 3239777 B2 JP3239777 B2 JP 3239777B2 JP 28567696 A JP28567696 A JP 28567696A JP 28567696 A JP28567696 A JP 28567696A JP 3239777 B2 JP3239777 B2 JP 3239777B2
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Description
【０００１】本発明は、表面に回路パターンが形成され
た半導体装置の製造方法に関するものである。
た半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、表面に回路パターンが形成された
半導体装置を基板に実装する場合、図６に示すように、
半導体装置１０の裏面には、表面に形成された回路パタ
ーンに対応した目印がなく、半導体装置１０の表面の回
路パターンと基板２０との相対位置がわからないので、
半導体装置１０を基板２０に実装した後に、正しく実装
されているか否かを確認しようとすると、半導体装置１
０の端面から基板２０の所定位置に形成された目印部２
１までの距離ｄ１を利用して、半導体装置１０の基板２
０への実装位置を確認するようにしていた。
半導体装置を基板に実装する場合、図６に示すように、
半導体装置１０の裏面には、表面に形成された回路パタ
ーンに対応した目印がなく、半導体装置１０の表面の回
路パターンと基板２０との相対位置がわからないので、
半導体装置１０を基板２０に実装した後に、正しく実装
されているか否かを確認しようとすると、半導体装置１
０の端面から基板２０の所定位置に形成された目印部２
１までの距離ｄ１を利用して、半導体装置１０の基板２
０への実装位置を確認するようにしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ような半導体装置を用いた基板への実装方法にあって
は、半導体装置１０は、シリコンウエハーをダイシング
することにより個片に切り出されるが、その切断の位置
精度は、５〜２０μｍ程度の誤差を含んでいるので、半
導体装置１０の端面からの距離ｄ１により半導体装置１
０の基板２０への実装位置を確認すると、実装位置に前
記誤差が含まれてしまうことになるという問題があっ
た。
ような半導体装置を用いた基板への実装方法にあって
は、半導体装置１０は、シリコンウエハーをダイシング
することにより個片に切り出されるが、その切断の位置
精度は、５〜２０μｍ程度の誤差を含んでいるので、半
導体装置１０の端面からの距離ｄ１により半導体装置１
０の基板２０への実装位置を確認すると、実装位置に前
記誤差が含まれてしまうことになるという問題があっ
た。
【０００４】本発明は、上記の点に鑑みてなしたもので
あり、その目的とするところは、基板への実装位置の確
認精度を向上させることのできる半導体装置及びその製
造方法を提供することにある。
あり、その目的とするところは、基板への実装位置の確
認精度を向上させることのできる半導体装置及びその製
造方法を提供することにある。
【０００５】
【０００６】
【課題を解決するための手段】 請求項１記載の発明は、
シリコンウエハーの両面に酸化膜を形成した後、表面に
回路パターンを形成し、その後、両面マスクアライナー
により表面の回路パターンとの相対位置を確保しながら
マスキングして、前記酸化膜をエッチングすることによ
り、シリコンウエハーの裏面に、表面の回路パターンの
所定部分の位置に対して相対位置を明確にした目印部を
形成するようにしたことを特徴とするものである。
シリコンウエハーの両面に酸化膜を形成した後、表面に
回路パターンを形成し、その後、両面マスクアライナー
により表面の回路パターンとの相対位置を確保しながら
マスキングして、前記酸化膜をエッチングすることによ
り、シリコンウエハーの裏面に、表面の回路パターンの
所定部分の位置に対して相対位置を明確にした目印部を
形成するようにしたことを特徴とするものである。
【０００７】請求項２記載の発明は、表面に回路パター
ンが形成されたシリコンウエハーの裏面に酸化膜又は窒
化膜を形成し、その後、両面マスクアライナーにより表
面の回路パターンとの相対位置を確保しながらマスキン
グして、前記酸化膜又は窒化膜をエッチングすることに
より、シリコンウエハーの裏面に、表面の回路パターン
の所定部分の位置に対して相対位置を明確にした目印部
を形成するようにしたことを特徴とするものである。
ンが形成されたシリコンウエハーの裏面に酸化膜又は窒
化膜を形成し、その後、両面マスクアライナーにより表
面の回路パターンとの相対位置を確保しながらマスキン
グして、前記酸化膜又は窒化膜をエッチングすることに
より、シリコンウエハーの裏面に、表面の回路パターン
の所定部分の位置に対して相対位置を明確にした目印部
を形成するようにしたことを特徴とするものである。
【０００８】請求項３記載の発明は、表面に回路パター
ンが形成されたシリコンウエハーの裏面に、両面マスク
アライナーにより表面の回路パターンとの相対位置を確
保しながらマスキングして、異方性エッチングで溝を形
成することにより、シリコンウエハーの裏面に、表面の
回路パターンの所定部分の位置に対して相対位置を明確
にした目印部を形成するようにしたことを特徴とするも
のである。
ンが形成されたシリコンウエハーの裏面に、両面マスク
アライナーにより表面の回路パターンとの相対位置を確
保しながらマスキングして、異方性エッチングで溝を形
成することにより、シリコンウエハーの裏面に、表面の
回路パターンの所定部分の位置に対して相対位置を明確
にした目印部を形成するようにしたことを特徴とするも
のである。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態の一例
を図面に基づき説明する。図１は、本発明の実施の形態
の一例に係る半導体装置を示すものであり、（ａ）は断
面を示す模式図であり、（ｂ）は裏面から見た状態を示
す模式図である。本実施形態では、シリコン１の表面側
に酸化膜２を介して回路パターン３が形成され、シリコ
ン１の裏面側には酸化膜からなる目印部４が形成されて
いる。目印部４が形成される位置は、シリコン１の表面
側に形成された回路パターン３に対して相対的な位置関
係が確保されるようになっている。つまり、目印部４は
回路パターン３の所定部分から一定の距離の位置に形成
され、この距離は、シリコンウエハーをダイシングする
ことにより個片に切り出された時にも変化しないのであ
る。
を図面に基づき説明する。図１は、本発明の実施の形態
の一例に係る半導体装置を示すものであり、（ａ）は断
面を示す模式図であり、（ｂ）は裏面から見た状態を示
す模式図である。本実施形態では、シリコン１の表面側
に酸化膜２を介して回路パターン３が形成され、シリコ
ン１の裏面側には酸化膜からなる目印部４が形成されて
いる。目印部４が形成される位置は、シリコン１の表面
側に形成された回路パターン３に対して相対的な位置関
係が確保されるようになっている。つまり、目印部４は
回路パターン３の所定部分から一定の距離の位置に形成
され、この距離は、シリコンウエハーをダイシングする
ことにより個片に切り出された時にも変化しないのであ
る。
【００１０】本実施形態の半導体装置１０を基板２０に
実装する場合には、半導体装置１０の回路パターン３が
形成された表面側を基板２０に当接させるようにして実
装する。従って、図２に示すように、半導体装置１０の
回路パターン３が形成されていない裏面側に形成された
目印部４と基板２０の実装面側に形成された位置を示す
目印部２１との距離ｄ２を確認することにより、目印部
４は回路パターン３の所定位置に対して、一定の距離を
おいた位置に形成されているので、半導体装置１０が基
板２０に正しく実装されたか否かが判断できるのであ
る。
実装する場合には、半導体装置１０の回路パターン３が
形成された表面側を基板２０に当接させるようにして実
装する。従って、図２に示すように、半導体装置１０の
回路パターン３が形成されていない裏面側に形成された
目印部４と基板２０の実装面側に形成された位置を示す
目印部２１との距離ｄ２を確認することにより、目印部
４は回路パターン３の所定位置に対して、一定の距離を
おいた位置に形成されているので、半導体装置１０が基
板２０に正しく実装されたか否かが判断できるのであ
る。
【００１１】次に、本発明の半導体装置１０の製造方法
を説明する。図３は、本発明の半導体装置１０の製造方
法の一実施形態を示す製造工程図である。本発明の製造
方法は、シリコンウエハー１の両面に酸化膜２を形成し
た後、表面側の酸化膜２に回路パターン３を形成する。
その後、両面マスクアライナー（図示せず）を用いて表
面側の回路パターン３の位置との相対位置を確保してマ
スキングをした上で、シリコンウエハー１の裏面側をエ
ッチングすることにより、酸化膜からなる目印部４を形
成するのである。
を説明する。図３は、本発明の半導体装置１０の製造方
法の一実施形態を示す製造工程図である。本発明の製造
方法は、シリコンウエハー１の両面に酸化膜２を形成し
た後、表面側の酸化膜２に回路パターン３を形成する。
その後、両面マスクアライナー（図示せず）を用いて表
面側の回路パターン３の位置との相対位置を確保してマ
スキングをした上で、シリコンウエハー１の裏面側をエ
ッチングすることにより、酸化膜からなる目印部４を形
成するのである。
【００１２】図４は、本発明の半導体装置１０の製造方
法の他の実施形態を示す製造工程図である。本発明の製
造方法は、表面側に酸化膜２を介して回路パターン３が
形成されたシリコンウエハー１の裏面に、酸化膜あるい
は窒化膜等の保護膜５を形成し、その後、両面マスクア
ライナー（図示せず）を用いて表面側の回路パターン３
の位置との相対位置を確保してマスキングをした上で、
シリコンウエハー１の裏面側をエッチングすることによ
り、酸化膜あるいは窒化膜からなる目印部４を形成する
のである。
法の他の実施形態を示す製造工程図である。本発明の製
造方法は、表面側に酸化膜２を介して回路パターン３が
形成されたシリコンウエハー１の裏面に、酸化膜あるい
は窒化膜等の保護膜５を形成し、その後、両面マスクア
ライナー（図示せず）を用いて表面側の回路パターン３
の位置との相対位置を確保してマスキングをした上で、
シリコンウエハー１の裏面側をエッチングすることによ
り、酸化膜あるいは窒化膜からなる目印部４を形成する
のである。
【００１３】図５は、本発明の半導体装置１０の製造方
法の他の実施形態を示す製造工程図である。本発明の製
造方法は、表面側に酸化膜２を介して回路パターン３が
形成されたシリコンウエハー１の裏面に、両面マスクア
ライナー（図示せず）を用いて表面側の回路パターン３
の位置との相対位置を確保してマスキングをした上で、
シリコンウエハー１の裏面側のシリコンを異方性エッチ
ングすることにより、溝部からなる目印部４を形成する
のである。
法の他の実施形態を示す製造工程図である。本発明の製
造方法は、表面側に酸化膜２を介して回路パターン３が
形成されたシリコンウエハー１の裏面に、両面マスクア
ライナー（図示せず）を用いて表面側の回路パターン３
の位置との相対位置を確保してマスキングをした上で、
シリコンウエハー１の裏面側のシリコンを異方性エッチ
ングすることにより、溝部からなる目印部４を形成する
のである。
【００１４】以上の半導体装置１０の製造方法によれ
ば、両面マスクアライナーを用いることにより、半導体
装置１０の裏面側に、回路パターン３との相対距離が一
定の位置に目印部４を形成することができるのである。
ば、両面マスクアライナーを用いることにより、半導体
装置１０の裏面側に、回路パターン３との相対距離が一
定の位置に目印部４を形成することができるのである。
【００１５】
【００１６】
【発明の効果】 以上のように、 請求項１乃至請求項３記
載の発明によれば、両面マスクアライナーを用いること
により、半導体装置の裏面において、表面の回路パター
ンの所定部分の位置に対して相対距離が一定の位置に、
酸化膜や窒化膜あるいは溝の形成により、表面の回路パ
ターンの所定部分の位置に対して相対位置を明確にした
目印部を形成することで基板に実装した際に、実装位置
の確認精度を向上させることのできる半導体装置の製造
方法を提供することができた。
載の発明によれば、両面マスクアライナーを用いること
により、半導体装置の裏面において、表面の回路パター
ンの所定部分の位置に対して相対距離が一定の位置に、
酸化膜や窒化膜あるいは溝の形成により、表面の回路パ
ターンの所定部分の位置に対して相対位置を明確にした
目印部を形成することで基板に実装した際に、実装位置
の確認精度を向上させることのできる半導体装置の製造
方法を提供することができた。
【図１】本発明の一実施形態に係る半導体装置を示す模
式図である。
式図である。
【図２】同上の半導体装置を基板に実装した状態を示す
模式図である。
模式図である。
【図３】本発明の半導体装置の製造方法の一実施形態を
示す製造工程図である。
示す製造工程図である。
【図４】本発明の半導体装置の製造方法の他の実施形態
を示す製造工程図である。
を示す製造工程図である。
【図５】本発明の半導体装置の製造方法の他の実施形態
を示す製造工程図である。
を示す製造工程図である。
【図６】従来例に係る半導体装置を基板に実装した状態
を示す模式図である。
を示す模式図である。
１ シリコン ２ 酸化膜 ３ 回路パターン ４ 目印部 ５ 保護膜 １０ 半導体装置 ２０ 基板 ２１ 目印部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−41399（ＪＰ，Ａ) 特開 平３−160738（ＪＰ，Ａ) 実開 昭60−96831（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 21/68 H01L 21/30 H01L 21/302
Claims (3)
- 【請求項１】 表面に回路パターンが形成された半導体
装置の製造方法において、シリコンウエハーの両面に酸
化膜を形成した後、表面に回路パターンを形成し、その
後、両面マスクアライナーにより表面の回路パターンと
の相対位置を確保しながらマスキングして、前記酸化膜
をエッチングすることにより、シリコンウエハーの裏面
に、表面の回路パターンの所定部分の位置に対して相対
位置を明確にした目印部を形成するようにしたことを特
徴とする半導体装置の製造方法。 - 【請求項２】 表面に回路パターンが形成された半導体
装置の製造方法において、表面に回路パターンが形成さ
れたシリコンウエハーの裏面に酸化膜又は窒化膜を形成
し、その後、両面マスクアライナーにより表面の回路パ
ターンとの相対位置を確保しながらマスキングして、前
記酸化膜又は窒化膜をエッチングすることにより、シリ
コンウエハーの裏面に、表面の回路パターンの所定部分
の位置に対して相対位置を明確にした目印部を形成する
ようにしたことを特徴とする半導体装置の製造方法。 - 【請求項３】 表面に回路パターンが形成された半導体
装置の製造方法において、表面に回路パターンが形成さ
れたシリコンウエハーの裏面に、両面マスクアライナー
により表面の回路パターンとの相対位置を確保しながら
マスキングして、異方性エッチングで溝を形成すること
により、シリコンウエハーの裏面に、表面の回路パター
ンの所定部分の位置に対して相対位置を明確にした目印
部を形成するようにしたことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28567696A JP3239777B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28567696A JP3239777B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135266A JPH10135266A (ja) | 1998-05-22 |
| JP3239777B2 true JP3239777B2 (ja) | 2001-12-17 |
Family
ID=17694617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28567696A Expired - Fee Related JP3239777B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239777B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4223649B2 (ja) * | 2000-02-25 | 2009-02-12 | 株式会社東芝 | プリント配線板 |
-
1996
- 1996-10-28 JP JP28567696A patent/JP3239777B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10135266A (ja) | 1998-05-22 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010911 |
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