JP3223106B2 - デジタル信号処理回路 - Google Patents
デジタル信号処理回路Info
- Publication number
- JP3223106B2 JP3223106B2 JP07477096A JP7477096A JP3223106B2 JP 3223106 B2 JP3223106 B2 JP 3223106B2 JP 07477096 A JP07477096 A JP 07477096A JP 7477096 A JP7477096 A JP 7477096A JP 3223106 B2 JP3223106 B2 JP 3223106B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- width
- circuit
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明はデジタル信号処理回
路に係り、詳しくは、入力信号の幅を検出する信号幅検
出回路に関するものである。
路に係り、詳しくは、入力信号の幅を検出する信号幅検
出回路に関するものである。
【０００２】
【従来の技術】図５は、従来の信号幅検出回路５０のブ
ロック回路図である。信号幅検出回路５０はデジタル信
号処理回路であって、Ｄフリップフロップ（以下、ＤＦ
Ｆという）５１，５２、ＥＸＯＲ回路５３、ＤＦＦ５４
〜６０よりなるシフトレジスタ６１、及び、信号幅判定
部６２により構成されている。
ロック回路図である。信号幅検出回路５０はデジタル信
号処理回路であって、Ｄフリップフロップ（以下、ＤＦ
Ｆという）５１，５２、ＥＸＯＲ回路５３、ＤＦＦ５４
〜６０よりなるシフトレジスタ６１、及び、信号幅判定
部６２により構成されている。
【０００３】信号幅検出回路５０には、入力信号ＤＡＴ
Ａ及びクロック信号ＣＫが入力される。信号幅検出回路
５０は、クロック信号ＣＫに同期して動作し、入力信号
ＤＡＴＡの幅を検出するために設けられている。即ち、
図６に示すように、入力信号ＤＡＴＡは、ＤＦＦ５１，
５２及びＥＸＯＲ回路５３にて立ち上がり及び立ち下が
りに基づいてクロック信号ＣＫの１周期分のパルス信号
ＳＣに変換される。そのパルス信号ＳＣは、シフトレジ
スタ６１によってクロック信号ＣＫに同期して伝達され
る。信号幅判定部６２は、パルス信号ＳＣがどのＤＦＦ
５４〜６０まで伝達されたかを検出し、その検出結果に
基づいて、入力信号ＤＡＴＡの幅に対応した信号を出力
するようになっている。
Ａ及びクロック信号ＣＫが入力される。信号幅検出回路
５０は、クロック信号ＣＫに同期して動作し、入力信号
ＤＡＴＡの幅を検出するために設けられている。即ち、
図６に示すように、入力信号ＤＡＴＡは、ＤＦＦ５１，
５２及びＥＸＯＲ回路５３にて立ち上がり及び立ち下が
りに基づいてクロック信号ＣＫの１周期分のパルス信号
ＳＣに変換される。そのパルス信号ＳＣは、シフトレジ
スタ６１によってクロック信号ＣＫに同期して伝達され
る。信号幅判定部６２は、パルス信号ＳＣがどのＤＦＦ
５４〜６０まで伝達されたかを検出し、その検出結果に
基づいて、入力信号ＤＡＴＡの幅に対応した信号を出力
するようになっている。
【０００４】上記の信号幅検出回路５０は、例えば、Ｃ
Ｄ−ＲＯＭ（Compact Disc Read Only Memory ）等のデ
ィスクに記録されたデータを読み出すディスク装置に備
えられている。ＣＤ−ＲＯＭには、デジタルデータをＥ
ＦＭ（Eight to Fourteen Modulation）信号に変調した
後、ＮＲＺＩ（Non Return Zero Inverted）方式により
記録されている。ＥＦＭ信号は、８ビットのデータに対
して、ビットの「１」と「１」との間に「０」が２個以
上かつ１０個以下のものを満足するものが割り当てられ
ている。従って、ＣＤ−ＲＯＭから読み出された信号
は、Ｈレベル又はＬレベルの期間がそれぞれ３以上１１
以下連続する信号となる。このうち、ディスク装置は、
例えば、最も短いデータを基準とし、その基準としたデ
ータに対して読み出したデータの幅が一致するようにス
ピンドルモータを制御してディスクをＣＬＶ（Constant
Linear Velocity）制御するわけである。
Ｄ−ＲＯＭ（Compact Disc Read Only Memory ）等のデ
ィスクに記録されたデータを読み出すディスク装置に備
えられている。ＣＤ−ＲＯＭには、デジタルデータをＥ
ＦＭ（Eight to Fourteen Modulation）信号に変調した
後、ＮＲＺＩ（Non Return Zero Inverted）方式により
記録されている。ＥＦＭ信号は、８ビットのデータに対
して、ビットの「１」と「１」との間に「０」が２個以
上かつ１０個以下のものを満足するものが割り当てられ
ている。従って、ＣＤ−ＲＯＭから読み出された信号
は、Ｈレベル又はＬレベルの期間がそれぞれ３以上１１
以下連続する信号となる。このうち、ディスク装置は、
例えば、最も短いデータを基準とし、その基準としたデ
ータに対して読み出したデータの幅が一致するようにス
ピンドルモータを制御してディスクをＣＬＶ（Constant
Linear Velocity）制御するわけである。
【０００５】即ち、ディスク装置は、ＣＤ−ＲＯＭから
読み出したデータの幅を信号幅検出回路５０を用いて検
出し、その検出したデータの幅に基づいてスピンドルモ
ータを制御し、ディスクを一定の線速度で回転駆動する
ようになっている。
読み出したデータの幅を信号幅検出回路５０を用いて検
出し、その検出したデータの幅に基づいてスピンドルモ
ータを制御し、ディスクを一定の線速度で回転駆動する
ようになっている。
【０００６】
【発明が解決しようとする課題】ところで、近年では、
ディスク装置は、データの読み出しを高速化するため
に、ディスクを基準の線速度の２倍以上、例えば、４倍
の線速度となるようにＣＬＶ制御するようになってい
る。そのため、信号幅検出回路５０には、線速度に対応
してその信号幅が１／２，１／４の入力信号ＤＡＴＡが
入力される。この入力信号ＤＡＴＡの幅を検出するため
には、クロック信号ＣＫの周期を１／２，１／４、即
ち、２倍，４倍の周波数のクロック信号ＣＫを必要とす
る。
ディスク装置は、データの読み出しを高速化するため
に、ディスクを基準の線速度の２倍以上、例えば、４倍
の線速度となるようにＣＬＶ制御するようになってい
る。そのため、信号幅検出回路５０には、線速度に対応
してその信号幅が１／２，１／４の入力信号ＤＡＴＡが
入力される。この入力信号ＤＡＴＡの幅を検出するため
には、クロック信号ＣＫの周期を１／２，１／４、即
ち、２倍，４倍の周波数のクロック信号ＣＫを必要とす
る。
【０００７】しかしながら、ディスクの線速度を速く
（例えば８倍，１６倍等）すればするほど高い周波数の
クロック信号ＣＫを供給することは難しい。また、クロ
ック信号ＣＫの周波数を高くすると、ディスク装置の消
費電力が増大するという問題がある。
（例えば８倍，１６倍等）すればするほど高い周波数の
クロック信号ＣＫを供給することは難しい。また、クロ
ック信号ＣＫの周波数を高くすると、ディスク装置の消
費電力が増大するという問題がある。
【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、クロック信号の周波数
を高めることなく短い信号幅を検出することができるデ
ジタル信号処理回路を提供することにある。
れたものであって、その目的は、クロック信号の周波数
を高めることなく短い信号幅を検出することができるデ
ジタル信号処理回路を提供することにある。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、２値化された入力信号の変化点を一定周期のクロッ
ク信号の立ち上がりに基づいて入力信号の信号幅を検出
する第１の検出回路と、前記第１の検出回路と並列に接
続され、前記入力信号の変化点を前記第１の検出回路と
共通のクロック信号の立ち下がりに基づいて入力信号の
信号幅を検出する第２の検出回路と、前記第１及び第２
の検出回路の検出結果に基づいて入力信号の信号幅を判
定する信号幅判定回路とを備えたことを要旨とする。
は、２値化された入力信号の変化点を一定周期のクロッ
ク信号の立ち上がりに基づいて入力信号の信号幅を検出
する第１の検出回路と、前記第１の検出回路と並列に接
続され、前記入力信号の変化点を前記第１の検出回路と
共通のクロック信号の立ち下がりに基づいて入力信号の
信号幅を検出する第２の検出回路と、前記第１及び第２
の検出回路の検出結果に基づいて入力信号の信号幅を判
定する信号幅判定回路とを備えたことを要旨とする。
【００１０】請求項２に記載の発明は、請求項１に記載
のデジタル信号処理回路において、前記第１の検出回路
は、前記入力信号の立ち上がり及び立ち下がりを取り込
み、前記クロック信号に基づいてパルスを生成するパル
ス信号生成回路と、前記パルス信号生成回路により生成
された信号を前記クロック信号の立ち上がりに基づいて
伝達するシフトレジスタとから構成され、前記第２の検
出回路は、前記入力信号の立ち上がり及び立ち下がりを
取り込み、前記クロック信号に基づいてパルスを生成す
るパルス信号生成回路と、前記パルス信号生成回路によ
り生成された信号を前記クロック信号の立ち下がりに基
づいて伝達するシフトレジスタとから構成される。
のデジタル信号処理回路において、前記第１の検出回路
は、前記入力信号の立ち上がり及び立ち下がりを取り込
み、前記クロック信号に基づいてパルスを生成するパル
ス信号生成回路と、前記パルス信号生成回路により生成
された信号を前記クロック信号の立ち上がりに基づいて
伝達するシフトレジスタとから構成され、前記第２の検
出回路は、前記入力信号の立ち上がり及び立ち下がりを
取り込み、前記クロック信号に基づいてパルスを生成す
るパルス信号生成回路と、前記パルス信号生成回路によ
り生成された信号を前記クロック信号の立ち下がりに基
づいて伝達するシフトレジスタとから構成される。
【００１１】従って、請求項１に記載の発明によれば、
第１の検出回路によって一定周期のクロック信号の立ち
上がりに基づいて入力信号の信号幅が検出され、第２の
検出回路によって第１の検出回路と共通のクロック信号
の立ち下がりに基づいて入力信号の信号幅が検出され
る。そして、信号幅検出回路によって、第１，第２の検
出回路の検出結果に基づいて入力信号の信号幅が判定さ
れる。
第１の検出回路によって一定周期のクロック信号の立ち
上がりに基づいて入力信号の信号幅が検出され、第２の
検出回路によって第１の検出回路と共通のクロック信号
の立ち下がりに基づいて入力信号の信号幅が検出され
る。そして、信号幅検出回路によって、第１，第２の検
出回路の検出結果に基づいて入力信号の信号幅が判定さ
れる。
【００１２】請求項２に記載の発明によれば、第１の検
出回路は、入力信号の立ち上がり及び立ち下がりを取り
込み、クロック信号に基づいてパルスを生成するパルス
信号生成回路と、パルス信号生成回路により生成された
信号をクロック信号の立ち上がりに基づいて伝達するシ
フトレジスタとから構成される。第２の検出回路は、入
力信号の立ち上がり及び立ち下がりを取り込み、クロッ
ク信号に基づいてパルスを生成するパルス信号生成回路
と、パルス信号生成回路により生成された信号をクロッ
ク信号の立ち下がりに基づいて伝達するシフトレジスタ
とから構成される。
出回路は、入力信号の立ち上がり及び立ち下がりを取り
込み、クロック信号に基づいてパルスを生成するパルス
信号生成回路と、パルス信号生成回路により生成された
信号をクロック信号の立ち上がりに基づいて伝達するシ
フトレジスタとから構成される。第２の検出回路は、入
力信号の立ち上がり及び立ち下がりを取り込み、クロッ
ク信号に基づいてパルスを生成するパルス信号生成回路
と、パルス信号生成回路により生成された信号をクロッ
ク信号の立ち下がりに基づいて伝達するシフトレジスタ
とから構成される。
【００１３】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図４に従って説明する。図１に示すよう
に、ディスク装置は、ピックアップ１１、アナログ信号
処理部１２、デジタル信号処理部１３、サーボ制御部１
４、システムコントローラ１５、スピンドルモータ１
６、及び、キャリッジモータ１７を備えている。
の形態を図１〜図４に従って説明する。図１に示すよう
に、ディスク装置は、ピックアップ１１、アナログ信号
処理部１２、デジタル信号処理部１３、サーボ制御部１
４、システムコントローラ１５、スピンドルモータ１
６、及び、キャリッジモータ１７を備えている。
【００１４】ピックアップ１１は、ＣＤ−ＲＯＭのディ
スク１８に照射された光の反射光を受け取り、その光の
強弱に応じた電圧信号を生成する。サーボ制御部１４
は、ディスク１８が一定の線速度となるようにスピンド
ルモータ１６を駆動制御する。また、サーボ制御部１４
は、ピックアップ１１がディスク１８に記録されたデー
タを読み出すことができるように、キャリッジモータ１
７を駆動制御してピックアップ１１をディスク１８の径
方向に移動制御する。
スク１８に照射された光の反射光を受け取り、その光の
強弱に応じた電圧信号を生成する。サーボ制御部１４
は、ディスク１８が一定の線速度となるようにスピンド
ルモータ１６を駆動制御する。また、サーボ制御部１４
は、ピックアップ１１がディスク１８に記録されたデー
タを読み出すことができるように、キャリッジモータ１
７を駆動制御してピックアップ１１をディスク１８の径
方向に移動制御する。
【００１５】アナログ信号処理部１２は、ピックアップ
１１から入力された電圧信号の波形成形等を行ってＥＦ
Ｍ（Eight to Fourteen Modulation）信号を生成し、デ
ジタル信号処理部１３に出力する。デジタル信号処理部
１３は、ＥＦＭ復調や誤り訂正等の信号処理を行ってデ
ジタルデータを作成し、ホストコンピュータ等へ送信す
るようになっている。
１１から入力された電圧信号の波形成形等を行ってＥＦ
Ｍ（Eight to Fourteen Modulation）信号を生成し、デ
ジタル信号処理部１３に出力する。デジタル信号処理部
１３は、ＥＦＭ復調や誤り訂正等の信号処理を行ってデ
ジタルデータを作成し、ホストコンピュータ等へ送信す
るようになっている。
【００１６】また、デジタル信号処理部１３には、デジ
タル信号処理回路としての信号幅検出回路２１を備えて
いる。信号幅検出回路２１は、ＥＦＭ信号の幅を検出し
し、その検出した幅に応じた信号を出力する。その信号
はサーボ制御部１４に入力される。サーボ制御部１４
は、ＥＦＭ信号の幅に基づいてスピンドルモータ１６を
駆動制御し、ディスク１８をＣＬＶ制御する。また、シ
ステムコントローラ１５は、ピックアップ１１から読み
出された信号に基づいて、サーボ制御部１４を介してキ
ャリッジモータ１７を駆動制御してピックアップ１１の
位置を制御するようになっている。
タル信号処理回路としての信号幅検出回路２１を備えて
いる。信号幅検出回路２１は、ＥＦＭ信号の幅を検出し
し、その検出した幅に応じた信号を出力する。その信号
はサーボ制御部１４に入力される。サーボ制御部１４
は、ＥＦＭ信号の幅に基づいてスピンドルモータ１６を
駆動制御し、ディスク１８をＣＬＶ制御する。また、シ
ステムコントローラ１５は、ピックアップ１１から読み
出された信号に基づいて、サーボ制御部１４を介してキ
ャリッジモータ１７を駆動制御してピックアップ１１の
位置を制御するようになっている。
【００１７】図２に示すように、信号幅検出回路２１
は、第１，第２の検出回路部２２，２３、及び、信号幅
判定部２４を備えている。第１の検出回路部２２は、Ｄ
フリップフロップ（以下、ＤＦＦという）３１，３２、
ＥＸＯＲ回路３３、ＤＦＦ３４〜３７よりなるシフトレ
ジスタ３８により構成されている。ＤＦＦ３１は、反転
クロック入力端子を備え、ＤＦＦ３２，３４〜３７はク
ロック入力端子を備えている。ＤＦＦ３１の反転クロッ
ク入力端子とＤＦＦ３２，３４〜３７のクロック入力端
子にはクロック信号ＣＫ１が入力される。
は、第１，第２の検出回路部２２，２３、及び、信号幅
判定部２４を備えている。第１の検出回路部２２は、Ｄ
フリップフロップ（以下、ＤＦＦという）３１，３２、
ＥＸＯＲ回路３３、ＤＦＦ３４〜３７よりなるシフトレ
ジスタ３８により構成されている。ＤＦＦ３１は、反転
クロック入力端子を備え、ＤＦＦ３２，３４〜３７はク
ロック入力端子を備えている。ＤＦＦ３１の反転クロッ
ク入力端子とＤＦＦ３２，３４〜３７のクロック入力端
子にはクロック信号ＣＫ１が入力される。
【００１８】ＤＦＦ３１の入力端子Ｄには入力信号ＤＡ
ＴＡが入力され、出力端子ＱはＤＦＦ３２の入力端子Ｄ
に接続されるとともに、ＥＸＯＲ回路３３の一方の入力
端子に接続され、ＥＸＯＲ回路３３の他方の入力端子は
ＤＦＦ３２の出力端子Ｑに接続されている。ＥＸＯＲ回
路３３の出力端子はＤＦＦ３４の入力端子Ｄに接続され
ている。各ＤＦＦ３４〜３７の出力端子Ｑは、信号幅判
定部２４に接続されている。
ＴＡが入力され、出力端子ＱはＤＦＦ３２の入力端子Ｄ
に接続されるとともに、ＥＸＯＲ回路３３の一方の入力
端子に接続され、ＥＸＯＲ回路３３の他方の入力端子は
ＤＦＦ３２の出力端子Ｑに接続されている。ＥＸＯＲ回
路３３の出力端子はＤＦＦ３４の入力端子Ｄに接続され
ている。各ＤＦＦ３４〜３７の出力端子Ｑは、信号幅判
定部２４に接続されている。
【００１９】第２の検出回路部２３は、ＤＦＦ４１，４
２、ＥＸＯＲ回路４３、及び、ＤＦＦ４４〜４７よりな
るシフトレジスタ４８により構成されている。ＤＦＦ４
１は、クロック入力端子を備え、ＤＦＦ４２，４４〜４
７は反転クロック入力端子を備えている。ＤＦＦ４１の
クロック入力端子とＤＦＦ４２，４４〜４７の反転クロ
ック入力端子にはクロック信号ＣＫ１が入力される。
２、ＥＸＯＲ回路４３、及び、ＤＦＦ４４〜４７よりな
るシフトレジスタ４８により構成されている。ＤＦＦ４
１は、クロック入力端子を備え、ＤＦＦ４２，４４〜４
７は反転クロック入力端子を備えている。ＤＦＦ４１の
クロック入力端子とＤＦＦ４２，４４〜４７の反転クロ
ック入力端子にはクロック信号ＣＫ１が入力される。
【００２０】第１の検出回路部２２と同様に、ＤＦＦ４
１の入力端子Ｄには、入力信号ＤＡＴＡが入力され、出
力端子ＱはＤＦＦ４２の入力端子Ｄに接続されるととも
に、ＥＸＯＲ回路４３の一方の入力端子に接続され、Ｅ
ＸＯＲ回路４３の他方の入力端子はＤＦＦ４２の出力端
子Ｑに接続されている。ＥＸＯＲ回路４３の出力端子は
ＤＦＦ４４の入力端子Ｄに接続されている。各ＤＦＦ４
４〜４７の出力端子Ｑは、信号幅判定部２４に接続され
ている。
１の入力端子Ｄには、入力信号ＤＡＴＡが入力され、出
力端子ＱはＤＦＦ４２の入力端子Ｄに接続されるととも
に、ＥＸＯＲ回路４３の一方の入力端子に接続され、Ｅ
ＸＯＲ回路４３の他方の入力端子はＤＦＦ４２の出力端
子Ｑに接続されている。ＥＸＯＲ回路４３の出力端子は
ＤＦＦ４４の入力端子Ｄに接続されている。各ＤＦＦ４
４〜４７の出力端子Ｑは、信号幅判定部２４に接続され
ている。
【００２１】図３，４に示すように、第１の検出回路部
２２のＤＦＦ３１，３２及びＥＸＯＲ回路３３は、入力
信号ＤＡＴＡの立ち上がりと立ち下がりとに基づいて、
クロック信号ＣＫ１の立ち下がりからそのクロック信号
ＣＫ１の１／２周期分の幅のパルスとなる信号ＳＡを生
成し出力する。即ち、ＤＦＦ３１，３２及びＥＸＯＲ回
路３３は、クロック信号ＣＫ１の立ち下がりに基づい
て、入力信号ＤＡＴＡの立ち上がり及び立ち下がりにパ
ルスの信号ＳＡを生成するパルス信号生成回路を構成し
ている。
２２のＤＦＦ３１，３２及びＥＸＯＲ回路３３は、入力
信号ＤＡＴＡの立ち上がりと立ち下がりとに基づいて、
クロック信号ＣＫ１の立ち下がりからそのクロック信号
ＣＫ１の１／２周期分の幅のパルスとなる信号ＳＡを生
成し出力する。即ち、ＤＦＦ３１，３２及びＥＸＯＲ回
路３３は、クロック信号ＣＫ１の立ち下がりに基づい
て、入力信号ＤＡＴＡの立ち上がり及び立ち下がりにパ
ルスの信号ＳＡを生成するパルス信号生成回路を構成し
ている。
【００２２】シフトレジスタ３８は、クロック信号ＣＫ
１の立ち上がりに基づいて信号ＳＡを順次信号を伝達す
る。そして、シフトレジスタ３８は、各ＤＦＦ３４〜３
７から伝達された信号ＳＡに対応した信号Ａ０〜Ａ３を
信号幅判定部２４に出力する。
１の立ち上がりに基づいて信号ＳＡを順次信号を伝達す
る。そして、シフトレジスタ３８は、各ＤＦＦ３４〜３
７から伝達された信号ＳＡに対応した信号Ａ０〜Ａ３を
信号幅判定部２４に出力する。
【００２３】従って、第１の検出回路２２は、クロック
信号ＣＫ１の立ち下がりのタイミングで入力信号ＤＡＴ
Ａの変化点（立ち上がり及び立ち下がり）を取り込み、
パルス間隔が入力信号ＤＡＴＡの幅に対応したパルス信
号ＳＡを生成する。そして、パルス信号ＳＡをクロック
信号ＣＫ１の立ち上がりのタイミングで伝達することに
より、クロック信号ＣＫ１の１クロック周期分の位相差
を有し、尚かつ、立ち上がり及び立ち下がりがクロック
信号ＣＫ１の立ち上がりに一致する信号Ａ０〜Ａ３を出
力する。これにより、第１の検出回路２２では、クロッ
ク信号ＣＫ１の立ち上がりに基づいて入力信号ＤＡＴＡ
の幅が検出される。
信号ＣＫ１の立ち下がりのタイミングで入力信号ＤＡＴ
Ａの変化点（立ち上がり及び立ち下がり）を取り込み、
パルス間隔が入力信号ＤＡＴＡの幅に対応したパルス信
号ＳＡを生成する。そして、パルス信号ＳＡをクロック
信号ＣＫ１の立ち上がりのタイミングで伝達することに
より、クロック信号ＣＫ１の１クロック周期分の位相差
を有し、尚かつ、立ち上がり及び立ち下がりがクロック
信号ＣＫ１の立ち上がりに一致する信号Ａ０〜Ａ３を出
力する。これにより、第１の検出回路２２では、クロッ
ク信号ＣＫ１の立ち上がりに基づいて入力信号ＤＡＴＡ
の幅が検出される。
【００２４】第２の検出回路部２３のＤＦＦ４１，４２
及びＥＸＯＲ回路４３は、入力信号ＤＡＴＡの立ち上が
りと立ち下がりとに基づいて、クロック信号ＣＫ１の立
ち上がりからそのクロック信号ＣＫ１の１／２周期分の
幅のパルスとなる信号ＳＢを生成し出力する。即ち、Ｄ
ＦＦ４１，４２及びＥＸＯＲ回路４３は、クロック信号
ＣＫ１の立ち上がりに基づいて、入力信号ＤＡＴＡの立
ち上がり及び立ち下がりにパルス信号を生成するパルス
信号生成回路を構成している。
及びＥＸＯＲ回路４３は、入力信号ＤＡＴＡの立ち上が
りと立ち下がりとに基づいて、クロック信号ＣＫ１の立
ち上がりからそのクロック信号ＣＫ１の１／２周期分の
幅のパルスとなる信号ＳＢを生成し出力する。即ち、Ｄ
ＦＦ４１，４２及びＥＸＯＲ回路４３は、クロック信号
ＣＫ１の立ち上がりに基づいて、入力信号ＤＡＴＡの立
ち上がり及び立ち下がりにパルス信号を生成するパルス
信号生成回路を構成している。
【００２５】シフトレジスタ４８は、クロック信号ＣＫ
１の立ち下がりに基づいて信号ＳＢを順次信号を伝達す
る。そして、シフトレジスタ４８は、各ＤＦＦ４４〜４
７から伝達された信号ＳＢに対応したそれぞれ信号Ｂ０
〜Ｂ３を信号幅判定部２４に出力する。
１の立ち下がりに基づいて信号ＳＢを順次信号を伝達す
る。そして、シフトレジスタ４８は、各ＤＦＦ４４〜４
７から伝達された信号ＳＢに対応したそれぞれ信号Ｂ０
〜Ｂ３を信号幅判定部２４に出力する。
【００２６】従って、第２の検出回路２３は、クロック
信号ＣＫ１の立ち上がりのタイミングで入力信号ＤＡＴ
Ａの変化点（立ち上がり及び立ち下がり）を取り込み、
パルス間隔が入力信号ＤＡＴＡの幅に対応したパルス信
号ＳＢを生成する。そして、パルス信号ＳＢをクロック
信号ＣＫ１の立ち下がりのタイミングで伝達することに
より、クロック信号ＣＫ１の１クロック周期分の位相差
を有し、尚かつ、立ち上がり及び立ち下がりがクロック
信号ＣＫ１の立ち下がりに一致する信号Ｂ０〜Ｂ３を出
力する。これにより、第１の検出回路２２では、クロッ
ク信号ＣＫ１の立ち下がりに基づいて入力信号ＤＡＴＡ
の幅が検出される。
信号ＣＫ１の立ち上がりのタイミングで入力信号ＤＡＴ
Ａの変化点（立ち上がり及び立ち下がり）を取り込み、
パルス間隔が入力信号ＤＡＴＡの幅に対応したパルス信
号ＳＢを生成する。そして、パルス信号ＳＢをクロック
信号ＣＫ１の立ち下がりのタイミングで伝達することに
より、クロック信号ＣＫ１の１クロック周期分の位相差
を有し、尚かつ、立ち上がり及び立ち下がりがクロック
信号ＣＫ１の立ち下がりに一致する信号Ｂ０〜Ｂ３を出
力する。これにより、第１の検出回路２２では、クロッ
ク信号ＣＫ１の立ち下がりに基づいて入力信号ＤＡＴＡ
の幅が検出される。
【００２７】信号幅判定部２４は、第１の検出回路部２
２から入力される信号Ａ０〜Ａ３と、第２の検出回路部
２３から入力される信号Ｂ０〜Ｂ３とに基づいて、図３
に示す論理式に従って入力信号ＤＡＴＡの幅を検出し、
その検出した入力信号ＤＡＴＡの幅に応じた検出信号Ｓ
Ｏを出力する。
２から入力される信号Ａ０〜Ａ３と、第２の検出回路部
２３から入力される信号Ｂ０〜Ｂ３とに基づいて、図３
に示す論理式に従って入力信号ＤＡＴＡの幅を検出し、
その検出した入力信号ＤＡＴＡの幅に応じた検出信号Ｓ
Ｏを出力する。
【００２８】第１の検出回路部２２は、クロック信号Ｃ
Ｋ１の立ち下がりからそのクロック信号ＣＫ１の１／２
周期分の幅のパルスとなる信号ＳＡを生成し、クロック
信号ＣＫ１の立ち上がりに基づいて信号ＳＡを順次信号
を伝達して信号Ａ０〜Ａ３を信号幅判定部２４に出力す
る。第２の検出回路部２３は、クロック信号ＣＫ１の立
ち上がりからそのクロック信号ＣＫ１の１／２周期分の
幅のパルスとなる信号ＳＢを生成し、クロック信号ＣＫ
１の立ち下がりに基づいて信号ＳＢを順次信号を伝達し
て信号Ｂ０〜Ｂ３を信号幅判定部２４に出力する。
Ｋ１の立ち下がりからそのクロック信号ＣＫ１の１／２
周期分の幅のパルスとなる信号ＳＡを生成し、クロック
信号ＣＫ１の立ち上がりに基づいて信号ＳＡを順次信号
を伝達して信号Ａ０〜Ａ３を信号幅判定部２４に出力す
る。第２の検出回路部２３は、クロック信号ＣＫ１の立
ち上がりからそのクロック信号ＣＫ１の１／２周期分の
幅のパルスとなる信号ＳＢを生成し、クロック信号ＣＫ
１の立ち下がりに基づいて信号ＳＢを順次信号を伝達し
て信号Ｂ０〜Ｂ３を信号幅判定部２４に出力する。
【００２９】即ち、第１，第２の検出回路部２３は、従
来のクロック信号ＣＫの２倍の周期で動作することにな
る。従って、クロック信号ＣＫ１は、従来のクロック信
号ＣＫの２倍の周期、即ち、１／２の周波数でよいこと
になる。
来のクロック信号ＣＫの２倍の周期で動作することにな
る。従って、クロック信号ＣＫ１は、従来のクロック信
号ＣＫの２倍の周期、即ち、１／２の周波数でよいこと
になる。
【００３０】上記のように構成されたディスク装置にお
いて、通常の線速度よりも速い線速度、例えば、２倍速
でディスク１８を回転駆動した場合、ピックアップ１１
から出力される電圧信号は、通常の線速度でディスク１
８を回転駆動した場合の２倍の周波数となっている。ア
ナログ信号処理部１２は、その２倍の周波数の電圧信号
に対して波形成形等の処理を施したＥＦＭ信号を出力す
る。従って、このＥＦＭ信号は２倍の周波数となってい
る。
いて、通常の線速度よりも速い線速度、例えば、２倍速
でディスク１８を回転駆動した場合、ピックアップ１１
から出力される電圧信号は、通常の線速度でディスク１
８を回転駆動した場合の２倍の周波数となっている。ア
ナログ信号処理部１２は、その２倍の周波数の電圧信号
に対して波形成形等の処理を施したＥＦＭ信号を出力す
る。従って、このＥＦＭ信号は２倍の周波数となってい
る。
【００３１】信号幅検出回路２１は、アナログ信号処理
部１２から出力されるＥＦＭ信号を入力信号ＤＡＴＡと
して入力する。そして、信号幅検出回路２１は、入力信
号ＤＡＴＡの検出しようとする幅の１／２の周波数のク
ロック信号ＣＫ１を用いてその幅を検出する。即ち、入
力信号ＤＡＴＡの周波数が２倍となっても、クロック信
号ＣＫ１はその周波数の１／２でよいことになり、従来
の通常の線速度でディスクを回転駆動した場合のクロッ
ク信号ＣＫと同じ周波数となる。従って、ディスク装置
は、ディスク１８の線速度を速く（例えば８倍，１６倍
等）しても、従来のクロック信号ＣＫに比べて１／２の
周波数のクロック信号ＣＫ１を供給すればよいので、ク
ロック信号ＣＫ１を速くすることなく、読み出しの高速
化を図ることができる。また、クロック信号ＣＫ１を従
来のクロック信号ＣＫに比べて１／２の周波数でよいの
で、その分だけ、ディスク装置の消費電流を抑えること
ができる。
部１２から出力されるＥＦＭ信号を入力信号ＤＡＴＡと
して入力する。そして、信号幅検出回路２１は、入力信
号ＤＡＴＡの検出しようとする幅の１／２の周波数のク
ロック信号ＣＫ１を用いてその幅を検出する。即ち、入
力信号ＤＡＴＡの周波数が２倍となっても、クロック信
号ＣＫ１はその周波数の１／２でよいことになり、従来
の通常の線速度でディスクを回転駆動した場合のクロッ
ク信号ＣＫと同じ周波数となる。従って、ディスク装置
は、ディスク１８の線速度を速く（例えば８倍，１６倍
等）しても、従来のクロック信号ＣＫに比べて１／２の
周波数のクロック信号ＣＫ１を供給すればよいので、ク
ロック信号ＣＫ１を速くすることなく、読み出しの高速
化を図ることができる。また、クロック信号ＣＫ１を従
来のクロック信号ＣＫに比べて１／２の周波数でよいの
で、その分だけ、ディスク装置の消費電流を抑えること
ができる。
【００３２】以上記述したように、本形態によれば、以
下の効果を奏する。 （１）信号幅検出回路２１は、第１，第２の検出回路部
２２，２３と信号幅判定部２４とから構成される。第１
の検出回路部２２は、クロック信号ＣＫ１の立ち上がり
に基づいて信号ＳＡを伝達するシフトレジスタ３８を備
え、第２の検出回路部２３は、クロック信号ＣＫ１の立
ち下がりに基づいて信号ＳＢを伝達するシフトレジスタ
４８を備える。そして、信号幅判定部２４は、第１，第
２の検出回路部２３からそれぞれ出力される信号Ａ０〜
Ａ３、Ｂ０〜Ｂ３に基づいて、入力信号ＤＡＴＡの幅を
判定し、その判定結果を出力するようにした。
下の効果を奏する。 （１）信号幅検出回路２１は、第１，第２の検出回路部
２２，２３と信号幅判定部２４とから構成される。第１
の検出回路部２２は、クロック信号ＣＫ１の立ち上がり
に基づいて信号ＳＡを伝達するシフトレジスタ３８を備
え、第２の検出回路部２３は、クロック信号ＣＫ１の立
ち下がりに基づいて信号ＳＢを伝達するシフトレジスタ
４８を備える。そして、信号幅判定部２４は、第１，第
２の検出回路部２３からそれぞれ出力される信号Ａ０〜
Ａ３、Ｂ０〜Ｂ３に基づいて、入力信号ＤＡＴＡの幅を
判定し、その判定結果を出力するようにした。
【００３３】その結果、クロック信号ＣＫ１を従来のク
ロック信号ＣＫの１／２の周波数にすることができるの
で、ディスク１８の線速度を速く（例えば８倍，１６倍
等）しても、従来のクロック信号ＣＫに比べて１／２の
周波数のクロック信号ＣＫ１を供給すればよいので、ク
ロック信号ＣＫ１を速くすることなく短い信号幅を検出
することができる。従って、ディスク装置の読み出しの
高速化を図ることができる。また、クロック信号ＣＫ１
を従来のクロック信号ＣＫに比べて１／２の周波数でよ
いので、その分だけ、ディスク装置の消費電流を抑える
ことができる。
ロック信号ＣＫの１／２の周波数にすることができるの
で、ディスク１８の線速度を速く（例えば８倍，１６倍
等）しても、従来のクロック信号ＣＫに比べて１／２の
周波数のクロック信号ＣＫ１を供給すればよいので、ク
ロック信号ＣＫ１を速くすることなく短い信号幅を検出
することができる。従って、ディスク装置の読み出しの
高速化を図ることができる。また、クロック信号ＣＫ１
を従来のクロック信号ＣＫに比べて１／２の周波数でよ
いので、その分だけ、ディスク装置の消費電流を抑える
ことができる。
【００３４】尚、本発明は上記形態に限定されるもので
はなく、以下のように実施してもよい。 （１）本実施の形態では、ＣＤ−ＲＯＭに記録されたデ
ータを読み出すディスク装置に具体化したが、再生専用
のＭＤ（Mini Disc ）やＤＶＤ（Degital Vedeo Disc）
等のディスクに記録されたデータを読み出すディスク装
置に具体化して実施してもよい。これらの場合において
も、同様にクロック信号の周波数をそれほど上げること
なく短い信号幅を検出することができる。
はなく、以下のように実施してもよい。 （１）本実施の形態では、ＣＤ−ＲＯＭに記録されたデ
ータを読み出すディスク装置に具体化したが、再生専用
のＭＤ（Mini Disc ）やＤＶＤ（Degital Vedeo Disc）
等のディスクに記録されたデータを読み出すディスク装
置に具体化して実施してもよい。これらの場合において
も、同様にクロック信号の周波数をそれほど上げること
なく短い信号幅を検出することができる。
【００３５】また、ディスク装置に限らず、他の装置の
信号幅を検出するための信号幅検出回路に具体化して実
施してもよい。 （２）本実施の形態では、２倍速について説明したが、
３倍速、４倍速、８倍速等の任意の線速度でディスク１
８を回転駆動するようにしてもよく、同様の効果を得る
ことができる。
信号幅を検出するための信号幅検出回路に具体化して実
施してもよい。 （２）本実施の形態では、２倍速について説明したが、
３倍速、４倍速、８倍速等の任意の線速度でディスク１
８を回転駆動するようにしてもよく、同様の効果を得る
ことができる。
【００３６】以上、本発明の実施の各形態について説明
したが、各形態から把握できる請求項以外の技術的思想
について、以下にその効果と共に記載する。 （イ）請求項１又は２に記載のデジタル信号処理回路を
備え、そのデジタル信号処理回路によってディスクから
読み出したデータの幅を検出し、その検出結果に基づい
て前記ディスクの回転速度を線速度一定となるように制
御するようにしたディスク装置。この構成によれば、デ
ィスクの線速度を変更しても、クロック信号を速くする
ことなく読み出したデータの幅を検出することができ、
ディスクの回転速度を制御することが可能となる。
したが、各形態から把握できる請求項以外の技術的思想
について、以下にその効果と共に記載する。 （イ）請求項１又は２に記載のデジタル信号処理回路を
備え、そのデジタル信号処理回路によってディスクから
読み出したデータの幅を検出し、その検出結果に基づい
て前記ディスクの回転速度を線速度一定となるように制
御するようにしたディスク装置。この構成によれば、デ
ィスクの線速度を変更しても、クロック信号を速くする
ことなく読み出したデータの幅を検出することができ、
ディスクの回転速度を制御することが可能となる。
【００３７】
【発明の効果】以上詳述したように本発明によれば、ク
ロック信号の周波数を高めることなく短い信号幅を検出
することが可能なデジタル信号処理回路を提供すること
ができる。
ロック信号の周波数を高めることなく短い信号幅を検出
することが可能なデジタル信号処理回路を提供すること
ができる。
【図１】 一実施の形態のディスク装置のブロック回路
図。
図。
【図２】 一実施の形態の信号幅検出回路のブロック回
路図。
路図。
【図３】 信号幅検出回路の動作を示す波形図。
【図４】 信号幅検出回路の動作を示す波形図。
【図５】 従来の信号幅検出回路のブロック回路図。
【図６】 従来の信号幅検出回路の動作を示す波形図。
２１ デジタル信号処理回路としての信号幅検出回路 ２２ 第１の検出回路 ２３ 第２の検出回路 ２４ 信号幅判定回路としての信号幅判定部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 29/02 G11B 19/00 - 19/18 H03K 5/00 - 5/02 H03K 5/08 - 5/12 H03K 5/15 - 5/26
Claims (2)
- 【請求項１】 ２値化された入力信号を取り込み、一定
周期のクロック信号の立ち下がりに基づいて第１のパル
ス信号を生成する第１のパルス信号生成回路と、 前記クロック信号の立ち上がりに応答して、前記第１の
パルス信号を順次伝達する第１のシフトレジスタと、 前記入力信号を取り込み、前記クロック信号の立ち上が
りに基づいて第２のパルス信号を生成する第２のパルス
信号生成回路と、 前記クロック信号の立ち下がりに応答して、前記第２の
パルス信号を順次伝達する第２のシフトレジスタと、 前記第１及び第２のシフトレジスタの各段の出力信号、
或いは、それらの反転信号の論理積から検出信号を得る
信号幅判定回路と、 を備えたことを特徴とするデジタル信号処理回路。 - 【請求項２】 ２値化された入力信号を取り込み、一定
周期のクロック信号の立ち下がりに基づいて第１のパル
ス信号を生成する第１のパルス信号生成回路と、 前記クロック信号の立ち上がりに応答して、前記第１の
パルス信号を少なくとも３段階で伝達する第１のシフト
レジスタと、 前記入力信号を取り込み、前記クロック信号の立ち上が
りに基づいて第２のパルス信号を生成する第２のパルス
信号生成回路と、 前記クロック信号の立ち下がりに応答して、前記第２の
パルス信号を少なくとも２段階で伝達する第２のシフト
レジスタと、 前記第１及び第２のシフトレジスタの各段の出力信号、
或いは、それらの反転信号から検出信号を得る信号幅判
定回路と、を備え、 前記信号幅判定回路は、前記第１のシフトレジスタの第
１段目乃至第３段目の出力をＡ０、Ａ１、Ａ２、前記第
２のシフトレジスタの第１段目及び第２段目の出力をＢ
０、Ｂ１とすると共に、Ａ１の反転信号を＊Ａ１とし、 （Ａ０・＊Ａ１・Ａ２）・（Ｂ０・Ｂ１） に基づいて、前記入力信号の最短の信号幅を判定するこ
とを特徴とするデジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07477096A JP3223106B2 (ja) | 1996-03-28 | 1996-03-28 | デジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07477096A JP3223106B2 (ja) | 1996-03-28 | 1996-03-28 | デジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09264911A JPH09264911A (ja) | 1997-10-07 |
| JP3223106B2 true JP3223106B2 (ja) | 2001-10-29 |
Family
ID=13556863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07477096A Expired - Fee Related JP3223106B2 (ja) | 1996-03-28 | 1996-03-28 | デジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223106B2 (ja) |
-
1996
- 1996-03-28 JP JP07477096A patent/JP3223106B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09264911A (ja) | 1997-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3547175B2 (ja) | 光ディスク再生装置 | |
| JPH10326437A (ja) | 記録担体 | |
| JPH1055609A (ja) | ディスク駆動装置およびディスク駆動方法 | |
| JP2891125B2 (ja) | 光ディスク再生装置 | |
| KR0129245B1 (ko) | 씨디-롬 드라이브의 스핀들 모터 제어 회로 및 그 방법 | |
| JP2919380B2 (ja) | ディスク回転速度制御回路 | |
| JP3223106B2 (ja) | デジタル信号処理回路 | |
| JPH10276044A (ja) | デジタル信号の位相比較方法、位相比較回路、位相比較器における位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置 | |
| JPH11120687A (ja) | 光ディスク装置 | |
| JPH0528632A (ja) | Ｃｄ−ｒｏｍドライブ装置 | |
| JPH0955015A (ja) | 光ディスク再生装置 | |
| JP3192965B2 (ja) | 復調回路 | |
| JP3025000B2 (ja) | ディジタルデータ再生装置 | |
| US7522492B2 (en) | Circuit and method for detecting address in pre-groove (ADIP) signal in wobble detection system of optical disc apparatus | |
| JP3199112B2 (ja) | 周波数比較器及びこれを用いた位相ロックループ回路、周波数誤差検出回路及びこれを用いたデータ読取装置 | |
| JP3342937B2 (ja) | データ再生用ｐｌｌ回路の制御装置及びデータ再生システム | |
| KR0183835B1 (ko) | 광 디스크 플레이어의 스핀들 서보 장치 | |
| JP2001143404A (ja) | ウォブル信号のデータ復調回路 | |
| JP3674544B2 (ja) | 光ディスク再生装置 | |
| JPH0822676A (ja) | ディスク再生装置 | |
| JPH10228722A (ja) | ディスクドライブ装置 | |
| JPH11136985A (ja) | パルス幅変調信号生成装置、モータ制御装置および光ディスク装置 | |
| JPH0684119A (ja) | ディスク装置 | |
| JPH07111048A (ja) | ディジタルディスク再生装置 | |
| JP2000011525A (ja) | ディスク再生装置及びディスクモータ制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |