JP3218724B2 - 半導体素子実装体及びその製造方法 - Google Patents
半導体素子実装体及びその製造方法Info
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- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Description
【０００１】
【産業上の利用分野】本発明は半導体素子のパッケ−ジ
構造、特に汎用メモリ−素子等のパッケ−ジ構造及びそ
の製造方法に関するものである。
構造、特に汎用メモリ−素子等のパッケ−ジ構造及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、電子機器の多機能、小型化に伴い
半導体素子、特にＤＲＡＭをはじめとするメモリ−素子
の需要はますます増加してきている。こういった半導体
素子は、そのままの形では取り扱いや電子機器への組み
込みが不便であるため、通常、半導体素子メ−カ−はユ
−ザ−が扱い易いように、半導体素子から外部との接続
用にリ−ド端子を引き出し、樹脂やセラミック等で封止
したパッケ−ジの形で販売している。メモリ−素子のパ
ッケ−ジ方法としては、以前はセラミックパッケ−ジが
主流であったが、低コスト、小型、薄型化等の必要から
現在では、樹脂封止によるプラスチックモ−ルドパッケ
−ジが主流になっている。プラスチックモ−ルドパッケ
−ジには大別してリ−ドフレ−ムに半導体素子をダイボ
ンドしてからワイヤボンドで電極接続を行うものと、Ｔ
ＡＢ技術を用いて接続を行うものとがあるが、より薄型
実装を行う必要からＴＡＢ技術によるパッケ−ジへの需
要が急速に高まってきている。
半導体素子、特にＤＲＡＭをはじめとするメモリ−素子
の需要はますます増加してきている。こういった半導体
素子は、そのままの形では取り扱いや電子機器への組み
込みが不便であるため、通常、半導体素子メ−カ−はユ
−ザ−が扱い易いように、半導体素子から外部との接続
用にリ−ド端子を引き出し、樹脂やセラミック等で封止
したパッケ−ジの形で販売している。メモリ−素子のパ
ッケ−ジ方法としては、以前はセラミックパッケ−ジが
主流であったが、低コスト、小型、薄型化等の必要から
現在では、樹脂封止によるプラスチックモ−ルドパッケ
−ジが主流になっている。プラスチックモ−ルドパッケ
−ジには大別してリ−ドフレ−ムに半導体素子をダイボ
ンドしてからワイヤボンドで電極接続を行うものと、Ｔ
ＡＢ技術を用いて接続を行うものとがあるが、より薄型
実装を行う必要からＴＡＢ技術によるパッケ−ジへの需
要が急速に高まってきている。
【０００３】以下図面を参照しながら、上記ＴＡＢ技術
を用いたプラスチックモ−ルドパッッケ−ジの一例につ
いて説明する。
を用いたプラスチックモ−ルドパッッケ−ジの一例につ
いて説明する。
【０００４】図７は従来のＴＡＢ技術によるプラスチッ
クモ−ルドパッケ−ジの構造断面図を示すものである。
図７において、２１は半導体素子、２３は封止樹脂、２
４は絶縁性テ−プ、２５はリ−ド、２７は半導体素子の
Ａｌ電極である。絶縁性テ−プ２４にはポリイミドテ−
プを用い、リ−ド２５には表面にＡｕをめっき処理した
Ｃｕリ−ドを用いる。２５は半導体素子２１のＡｌ電極
で通常は半導体素子２１の外周部に配置されている。２
６はＡｕバンプで、Ａｌ電極２７上もしくはリ−ド２４
上に、フォトリソ技術や転写バンプ技術を用いて形成す
る。封止樹脂２７は熱硬化性のエポキシ樹脂にシリカフ
ィラ−を混合したものを用いる。
クモ−ルドパッケ−ジの構造断面図を示すものである。
図７において、２１は半導体素子、２３は封止樹脂、２
４は絶縁性テ−プ、２５はリ−ド、２７は半導体素子の
Ａｌ電極である。絶縁性テ−プ２４にはポリイミドテ−
プを用い、リ−ド２５には表面にＡｕをめっき処理した
Ｃｕリ−ドを用いる。２５は半導体素子２１のＡｌ電極
で通常は半導体素子２１の外周部に配置されている。２
６はＡｕバンプで、Ａｌ電極２７上もしくはリ−ド２４
上に、フォトリソ技術や転写バンプ技術を用いて形成す
る。封止樹脂２７は熱硬化性のエポキシ樹脂にシリカフ
ィラ−を混合したものを用いる。
【０００５】ＴＡＢ技術に用いるフィルムキャリアテ−
プはリ−ド２５の形成方法により３層テ−プと２層テ−
プに分類され、図８（ａ）及び図８（ｂ）にそれぞれの
構成の断面を示した。３層テ−プは絶縁性テ−プ２４上
に接着剤２８により貼り付けたＣｕ箔２９をエッチング
することにより形成される。２層テ−プは絶縁性テ−プ
２４上にフォトリソにより回路パタ−ンを形成し、この
回路パタ−ン上にＮｉ／Ｃｕ３０を直接無電解めっきす
ることにより形成される。３層テ−プは比較的安価であ
るが、その反面、接着剤２８の信頼性が問題となるた
め、高信頼性を必要とする半導体素子を実装する場合に
は２層テ−プを用いる。いずれにせよフィルムキャリア
テ−プのリ−ドの配線構成は２次元的なものとなり、配
線を立体的に交差させることは困難である。
プはリ−ド２５の形成方法により３層テ−プと２層テ−
プに分類され、図８（ａ）及び図８（ｂ）にそれぞれの
構成の断面を示した。３層テ−プは絶縁性テ−プ２４上
に接着剤２８により貼り付けたＣｕ箔２９をエッチング
することにより形成される。２層テ−プは絶縁性テ−プ
２４上にフォトリソにより回路パタ−ンを形成し、この
回路パタ−ン上にＮｉ／Ｃｕ３０を直接無電解めっきす
ることにより形成される。３層テ−プは比較的安価であ
るが、その反面、接着剤２８の信頼性が問題となるた
め、高信頼性を必要とする半導体素子を実装する場合に
は２層テ−プを用いる。いずれにせよフィルムキャリア
テ−プのリ−ドの配線構成は２次元的なものとなり、配
線を立体的に交差させることは困難である。
【０００６】フィルムキャリアテ−プの配線を交差させ
る方法として配線の構造を多層配線にする方法がある。
図９に多層配線によるフィルムキャリアテ−プの断面構
成を示した。この方法では、フィルムキャリアテ−プの
表面に設けた一層目の配線３２を一度スル−ホ−ル３１
を通じて裏面へ回し、裏面に設けた交差用の２層目配線
３３を通して目的とする配線と交差させた後、再びスル
−ホ−ル３１を通じて表面に戻し、絶縁性テ−プ２４を
間に介して配線を交差させる。しかしながら、この方法
は非常に高価であり、汎用のパッケ−ジに用いるには適
さない。
る方法として配線の構造を多層配線にする方法がある。
図９に多層配線によるフィルムキャリアテ−プの断面構
成を示した。この方法では、フィルムキャリアテ−プの
表面に設けた一層目の配線３２を一度スル−ホ−ル３１
を通じて裏面へ回し、裏面に設けた交差用の２層目配線
３３を通して目的とする配線と交差させた後、再びスル
−ホ−ル３１を通じて表面に戻し、絶縁性テ−プ２４を
間に介して配線を交差させる。しかしながら、この方法
は非常に高価であり、汎用のパッケ−ジに用いるには適
さない。
【０００７】
【発明が解決しようとする課題】メモリ−素子の構成の
近年の傾向で、実装形態に大きく影響を及ぼす変化が二
つある。一つはメモリ−素子の電源やグランド等を共通
の電極から分岐し、回路上必要な場所へできるだけ自由
に分散させて配置する傾向である。これにより回路の電
源やグランドのソ−スが分散でき、ノイズの低減を図る
ことができる。もう一つは従来、メモリ−素子の外周部
にあった電極の配置をメモリ−素子の中央に集極する傾
向である。これによりメモリ−素子の回路上の信号の伝
達経路を従来の１／２に短縮できるため、メモリ−素子
の動作を高速化できる。また、配線幅を狭くできる。ま
た、これらにより回路のレイアウト配置がより自由にな
り、設計スペ−スの有効利用が可能となる。
近年の傾向で、実装形態に大きく影響を及ぼす変化が二
つある。一つはメモリ−素子の電源やグランド等を共通
の電極から分岐し、回路上必要な場所へできるだけ自由
に分散させて配置する傾向である。これにより回路の電
源やグランドのソ−スが分散でき、ノイズの低減を図る
ことができる。もう一つは従来、メモリ−素子の外周部
にあった電極の配置をメモリ−素子の中央に集極する傾
向である。これによりメモリ−素子の回路上の信号の伝
達経路を従来の１／２に短縮できるため、メモリ−素子
の動作を高速化できる。また、配線幅を狭くできる。ま
た、これらにより回路のレイアウト配置がより自由にな
り、設計スペ−スの有効利用が可能となる。
【０００８】ところが一方、汎用メモリ−パッケ−ジの
場合は外部端子の配置の構成が規格化されており、電源
やグランドを含め外部端子の位置や数が全てあらかじめ
決まっている。このため、電源やグランドを回路上必要
な位置に自由に分配するためには、共通の電源やグラン
ドから分岐したリ−ドを、他のリ−ドと交差させて、そ
れぞれの位置に分配配置しなければならない。しかしな
がら、前述のように通常のフィルムキャリアテ−プの構
成ではリ−ドの配線を交差させることはできない。ま
た、多層配線による方法は高価であるため汎用のメモリ
−素子のパッケ−ジ方法には適さない。
場合は外部端子の配置の構成が規格化されており、電源
やグランドを含め外部端子の位置や数が全てあらかじめ
決まっている。このため、電源やグランドを回路上必要
な位置に自由に分配するためには、共通の電源やグラン
ドから分岐したリ−ドを、他のリ−ドと交差させて、そ
れぞれの位置に分配配置しなければならない。しかしな
がら、前述のように通常のフィルムキャリアテ−プの構
成ではリ−ドの配線を交差させることはできない。ま
た、多層配線による方法は高価であるため汎用のメモリ
−素子のパッケ−ジ方法には適さない。
【０００９】また、電極の配置をメモリ−素子の外周部
からメモリ−素子の中央部に集極すると図１０に示すよ
うに絶縁性テ−プやリ−ドがメモリ−素子の上に載った
構成となる。この状態でメモリ−素子を封止樹脂で封止
すると、絶縁性テ−プとメモリ−素子の間に封止樹脂が
入り込むことができずに隙間があいてしまうため、信頼
性上大きな問題となる。
からメモリ−素子の中央部に集極すると図１０に示すよ
うに絶縁性テ−プやリ−ドがメモリ−素子の上に載った
構成となる。この状態でメモリ−素子を封止樹脂で封止
すると、絶縁性テ−プとメモリ−素子の間に封止樹脂が
入り込むことができずに隙間があいてしまうため、信頼
性上大きな問題となる。
【００１０】本発明は上記問題点に鑑み、電源やグラウ
ンドのリ−ドの配線を安価な方法で他のリ−ドと交差さ
せて回路上必要な位置に自由に分配することを可能と
し、かつ電極の配置を素子の中央に集極させても封止の
際に絶縁性テ−プとメモリ−素子との間に隙間が生じな
い構成のＴＡＢ技術による汎用メモリ−パッケ−ジ、及
びその製造方法を提供することを目的とする。
ンドのリ−ドの配線を安価な方法で他のリ−ドと交差さ
せて回路上必要な位置に自由に分配することを可能と
し、かつ電極の配置を素子の中央に集極させても封止の
際に絶縁性テ−プとメモリ−素子との間に隙間が生じな
い構成のＴＡＢ技術による汎用メモリ−パッケ−ジ、及
びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
めに本発明ではＴＡＢ技術による汎用メモリ−パッケ−
ジにおいて、開口部を有する絶縁性テ−プを半導体素子
の上面に設置し、絶縁性テ−プの半導体素子側の主面上
に第１の金属リ−ド群と第２のリ−ド群を形成し、開口
部に突出した第１の金属リ−ド群及び第２の金属リ−ド
群を半導体素子の電極に接合し、絶縁性テ−プの外縁部
に突出した第１の金属リ−ド群の一部を第２のリ−ド群
の外側で互いに連結し、第１の金属リ−ド群の連結部が
絶縁性テ−プ上に位置するように第１の金属リ−ド群を
絶縁性テ−プの外縁部及び絶縁性テ−プ上で折り曲げ、
かつ第１の金属リ−ド群及び第２の金属リ−ド群が絶縁
性テ−プの外縁部に複数突出した構造であって、前記第
１の金属リード群の連結部は折り曲げ前は前記第２の金
属リード群の外側に位置し、折り曲げ後は絶縁性テープ
上に位置する。
めに本発明ではＴＡＢ技術による汎用メモリ−パッケ−
ジにおいて、開口部を有する絶縁性テ−プを半導体素子
の上面に設置し、絶縁性テ−プの半導体素子側の主面上
に第１の金属リ−ド群と第２のリ−ド群を形成し、開口
部に突出した第１の金属リ−ド群及び第２の金属リ−ド
群を半導体素子の電極に接合し、絶縁性テ−プの外縁部
に突出した第１の金属リ−ド群の一部を第２のリ−ド群
の外側で互いに連結し、第１の金属リ−ド群の連結部が
絶縁性テ−プ上に位置するように第１の金属リ−ド群を
絶縁性テ−プの外縁部及び絶縁性テ−プ上で折り曲げ、
かつ第１の金属リ−ド群及び第２の金属リ−ド群が絶縁
性テ−プの外縁部に複数突出した構造であって、前記第
１の金属リード群の連結部は折り曲げ前は前記第２の金
属リード群の外側に位置し、折り曲げ後は絶縁性テープ
上に位置する。
【００１２】また、絶縁性テ−プの半導体素子と隣接す
る面に第１の絶縁樹脂を塗布し、半導体素子及び絶縁性
テ−プの全面を第２の絶縁樹脂により被覆する際、第１
の絶縁樹脂と第２の絶縁樹脂を同時に加熱硬化もしくは
加熱融着し、絶縁性テ−プと半導体素子を第１の絶縁樹
脂にて接着し、かつ第２の絶縁樹脂にて封止する方法を
用いる。
る面に第１の絶縁樹脂を塗布し、半導体素子及び絶縁性
テ−プの全面を第２の絶縁樹脂により被覆する際、第１
の絶縁樹脂と第２の絶縁樹脂を同時に加熱硬化もしくは
加熱融着し、絶縁性テ−プと半導体素子を第１の絶縁樹
脂にて接着し、かつ第２の絶縁樹脂にて封止する方法を
用いる。
【００１３】
【作用】本発明は電源やグラウンド等の共通のリ−ドか
ら分岐させて分配配置する必要のあるリ−ド（以降共通
リ−ドとする。）を第１のリ−ド群に適用し、それら以
外のリ−ド（以降非共通リ−ドとする。）を第２のリ−
ド群に適用することにより、共通リ−ドと非共通リ−ド
を絶縁性テ−プを介して非接触で立体的な交差をさせる
ことができるため、外部端子の配置構成を変えること無
く電源やグラウンドのリ−ドを他のリ−ドと交差させて
自由に配置することが可能になる。また、共通リ−ドを
折り畳むことにより、共通リ−ドと非共通リ−ドの外部
端子の長さを揃えることができる。更に絶縁性テ−プと
メモリ−素子を接着することにより、電極の配置をメモ
リ−素子の中央に集極させても樹脂封止の際に絶縁性テ
−プとメモリ−素子との間に隙間が生じない。
ら分岐させて分配配置する必要のあるリ−ド（以降共通
リ−ドとする。）を第１のリ−ド群に適用し、それら以
外のリ−ド（以降非共通リ−ドとする。）を第２のリ−
ド群に適用することにより、共通リ−ドと非共通リ−ド
を絶縁性テ−プを介して非接触で立体的な交差をさせる
ことができるため、外部端子の配置構成を変えること無
く電源やグラウンドのリ−ドを他のリ−ドと交差させて
自由に配置することが可能になる。また、共通リ−ドを
折り畳むことにより、共通リ−ドと非共通リ−ドの外部
端子の長さを揃えることができる。更に絶縁性テ−プと
メモリ−素子を接着することにより、電極の配置をメモ
リ−素子の中央に集極させても樹脂封止の際に絶縁性テ
−プとメモリ−素子との間に隙間が生じない。
【００１４】
【実施例】以下本発明の一実施例の構成について図１、
２を用いて説明する。図１は本発明の実施例において使
用する絶縁性テ−プ及びリ−ドの構成を示すものであ
る。図２は図１を裏面から見た構成である。図１、図２
において、１は絶縁性テ−プ、２は電源やグラウンドの
電極に用いるリ−ド（以下共通リ−ドとする。）、３は
その他の電極に用いるリ−ド（以下非共通リ−ドとす
る。）、１７、１９はそれぞれ共通リ−ド及び非共通リ
−ドの内部端子で実装する半導体素子との電極接続に用
いる。１８、２０はそれぞれ共通リ−ド及び非共通リ−
ドの外部端子、１３は絶縁性テ−プ１の開口部である。
共通リ−ド２は共通リ−ド２から分岐したリ−ド（以下
分岐リ−ド４とする。）により、非共通リ−ド３の外部
端子２０の外側で接続しており、共通リ−ドの外部端子
１８はさらにその外側に延在した構成となっている。各
内部端子の先端は、メモリ−素子中央部に一直線上に形
成されたＡｌ電極に対応した形で左右交互に配置されて
いる。絶縁性テ−プ１にはポリイミドテ−プを用いる。
リ−ド材にはＮｉ／Ｃｕを用い、フォトリソ、無電解め
っきなどの技術により絶縁性テ−プ１上に形成される。
絶縁性テ−プ１はメモリ−素子の全面を完全に覆う大き
さに設計し、各内部端子の接続のための開口部１３を中
央部に設けてある。絶縁性テ−プはリ−ド形成面に封止
樹脂よりも硬化温度が低い熱硬化性絶縁樹脂があらかじ
め塗布されている。熱硬化性絶縁樹脂としては封止樹脂
と同じエポキシ樹脂を用い、未反応のオリゴマ−及び熱
反応開始剤を溶媒やペ−スト等で希釈し、ポリイミドテ
−プのリ−ド形成面に塗布した後に乾燥させておく。
２を用いて説明する。図１は本発明の実施例において使
用する絶縁性テ−プ及びリ−ドの構成を示すものであ
る。図２は図１を裏面から見た構成である。図１、図２
において、１は絶縁性テ−プ、２は電源やグラウンドの
電極に用いるリ−ド（以下共通リ−ドとする。）、３は
その他の電極に用いるリ−ド（以下非共通リ−ドとす
る。）、１７、１９はそれぞれ共通リ−ド及び非共通リ
−ドの内部端子で実装する半導体素子との電極接続に用
いる。１８、２０はそれぞれ共通リ−ド及び非共通リ−
ドの外部端子、１３は絶縁性テ−プ１の開口部である。
共通リ−ド２は共通リ−ド２から分岐したリ−ド（以下
分岐リ−ド４とする。）により、非共通リ−ド３の外部
端子２０の外側で接続しており、共通リ−ドの外部端子
１８はさらにその外側に延在した構成となっている。各
内部端子の先端は、メモリ−素子中央部に一直線上に形
成されたＡｌ電極に対応した形で左右交互に配置されて
いる。絶縁性テ−プ１にはポリイミドテ−プを用いる。
リ−ド材にはＮｉ／Ｃｕを用い、フォトリソ、無電解め
っきなどの技術により絶縁性テ−プ１上に形成される。
絶縁性テ−プ１はメモリ−素子の全面を完全に覆う大き
さに設計し、各内部端子の接続のための開口部１３を中
央部に設けてある。絶縁性テ−プはリ−ド形成面に封止
樹脂よりも硬化温度が低い熱硬化性絶縁樹脂があらかじ
め塗布されている。熱硬化性絶縁樹脂としては封止樹脂
と同じエポキシ樹脂を用い、未反応のオリゴマ−及び熱
反応開始剤を溶媒やペ−スト等で希釈し、ポリイミドテ
−プのリ−ド形成面に塗布した後に乾燥させておく。
【００１５】本構成の機能について以下説明する。メモ
リ−素子のパッケ−ジでは外部端子の配置の構成が規格
により決まっており、通常、電源やグラウンドの電極の
リ−ドを他のリ−ドの間に分散させて自由に配列させる
ことはできない。しかし、電源やグラウンドの電極であ
る共通リ−ド２を、分岐リ−ド４を用いて、その他の電
極である非共通リ−ド３の外側でつなぐことにより、非
共通リ−ド３と接触することなく、自由に非共通リ−ド
３の間に分散配置することができる。これによりメモリ
−素子の電源やグラウンドの電極が素子回路上で自由な
位置に必要な数だけ配置できるようになる。
リ−素子のパッケ−ジでは外部端子の配置の構成が規格
により決まっており、通常、電源やグラウンドの電極の
リ−ドを他のリ−ドの間に分散させて自由に配列させる
ことはできない。しかし、電源やグラウンドの電極であ
る共通リ−ド２を、分岐リ−ド４を用いて、その他の電
極である非共通リ−ド３の外側でつなぐことにより、非
共通リ−ド３と接触することなく、自由に非共通リ−ド
３の間に分散配置することができる。これによりメモリ
−素子の電源やグラウンドの電極が素子回路上で自由な
位置に必要な数だけ配置できるようになる。
【００１６】しかし、このままの構成では樹脂封止する
際に共通リ−ドの外部端子１８と非共通リ−ドの外部端
子２０の位置が揃わず、しかも分岐リ−ド４がパッケ−
ジの外側に残されてしまうためパッケ−ジとしては使え
ない。本発明ではこれを避けるため、この構成の共通リ
−ド２を折りたたみ、分岐リ−ド４をパッケ−ジ内部に
折り込み、共通リ−ドの外部端子１８と非共通リ−ドの
外部端子２０の配列の位置を揃える構成とした。以下共
通リ−ドの外部端子１８の折りたたみ方について図２、
図３を用いて説明する。図２中において破線Ａ１、Ａ２
は共通リ−ド２を山折りにするラインで、破線Ｂ１、Ｂ
２、Ｃ１、Ｃ２は共通リ−ド２を谷折りにするラインで
ある。破線Ａ１−Ｂ１間及びＡ２−Ｂ２間の距離は破線
Ａ１−Ｃ１間及びＡ２−Ｃ２間の距離と等しく、絶縁性
テ−プ１の中央の開口部１３から外端部までの幅Ｚより
も短く設計する。また共通リ−ドの外部端子１８は非共
通リ−ドの外部端子２０と同じ長さに設計する。以上の
ような構成の共通リ−ドの外部端子１８を破線Ａ１、Ａ
２、Ｂ１、Ｂ２、Ｃ１、Ｃ２の山折り、谷折りラインに
従って折りたたむ。図３（ａ）〜（ｄ）にその工程の断
面図を示す。また共通リ−ドの外部端子１８を折りたた
んだ状態を図４に示す。分岐リ−ド４は絶縁性テ−プ１
のリ−ド形成面の裏面上に折りたたまれ、共通リ−ドの
外部端子１８と非共通リ−ドの外部端子１９は見かけ
上、一列に揃った構成となる。この構成では分岐リ−ド
４は絶縁性テ−プ１を介して非共通リ−ド３と立体的に
交差しており非接触である。このような構成により半導
体素子を実装すれば樹脂封止の際に分岐リ−ド４はパッ
ケ−ジの内側に埋め込まれ、外見上は通常のパッケ−ジ
の同じく必要な外部端子のみが一列に揃った長さで取り
出された構成となる。これにより多層配線技術を用いる
ことなく、通常の一層配線のＴＡＢ技術でメモリ−素子
の共通電極を自由に分散配置することができるため、低
コスト化（多層配線を使った場合の１／３以下）が可能
となる。また、メモリ−素子の回路の電源やグランドの
ソ−スが自由に分散配置できるため回路のノイズの低減
を図ることができる。
際に共通リ−ドの外部端子１８と非共通リ−ドの外部端
子２０の位置が揃わず、しかも分岐リ−ド４がパッケ−
ジの外側に残されてしまうためパッケ−ジとしては使え
ない。本発明ではこれを避けるため、この構成の共通リ
−ド２を折りたたみ、分岐リ−ド４をパッケ−ジ内部に
折り込み、共通リ−ドの外部端子１８と非共通リ−ドの
外部端子２０の配列の位置を揃える構成とした。以下共
通リ−ドの外部端子１８の折りたたみ方について図２、
図３を用いて説明する。図２中において破線Ａ１、Ａ２
は共通リ−ド２を山折りにするラインで、破線Ｂ１、Ｂ
２、Ｃ１、Ｃ２は共通リ−ド２を谷折りにするラインで
ある。破線Ａ１−Ｂ１間及びＡ２−Ｂ２間の距離は破線
Ａ１−Ｃ１間及びＡ２−Ｃ２間の距離と等しく、絶縁性
テ−プ１の中央の開口部１３から外端部までの幅Ｚより
も短く設計する。また共通リ−ドの外部端子１８は非共
通リ−ドの外部端子２０と同じ長さに設計する。以上の
ような構成の共通リ−ドの外部端子１８を破線Ａ１、Ａ
２、Ｂ１、Ｂ２、Ｃ１、Ｃ２の山折り、谷折りラインに
従って折りたたむ。図３（ａ）〜（ｄ）にその工程の断
面図を示す。また共通リ−ドの外部端子１８を折りたた
んだ状態を図４に示す。分岐リ−ド４は絶縁性テ−プ１
のリ−ド形成面の裏面上に折りたたまれ、共通リ−ドの
外部端子１８と非共通リ−ドの外部端子１９は見かけ
上、一列に揃った構成となる。この構成では分岐リ−ド
４は絶縁性テ−プ１を介して非共通リ−ド３と立体的に
交差しており非接触である。このような構成により半導
体素子を実装すれば樹脂封止の際に分岐リ−ド４はパッ
ケ−ジの内側に埋め込まれ、外見上は通常のパッケ−ジ
の同じく必要な外部端子のみが一列に揃った長さで取り
出された構成となる。これにより多層配線技術を用いる
ことなく、通常の一層配線のＴＡＢ技術でメモリ−素子
の共通電極を自由に分散配置することができるため、低
コスト化（多層配線を使った場合の１／３以下）が可能
となる。また、メモリ−素子の回路の電源やグランドの
ソ−スが自由に分散配置できるため回路のノイズの低減
を図ることができる。
【００１７】続いて半導体素子の実装工程について説明
する。本実施例では、あらかじめフィルムキャリアテ−
プから絶縁性テ−プ及びリ−ドを切りとり、共通リ−ド
を既に前述の形に折りたたんだ絶縁性テ−プにより半導
体素子を実装する。（これらの工程は半導体素子を実装
してから行っても良い。）以下、図５に示した工程断面
図により工程を説明する。図５において１は絶縁性テ−
プ、２は共通リ−ド、３は非共通リ−ド、６はＡｕバン
プ、７はメモリ−素子、８はメモリ−素子のＡｌ電極、
９は封止樹脂、１０は熱硬化性絶縁樹脂、１１は内部端
子、１２は外部端子、１５は転写用基板、１６は加圧ヘ
ッドである。封止樹脂９にはシリカフィラ−を分散させ
た熱硬化性のエポキシ樹脂を用い、熱硬化性絶縁樹脂１
０の硬化温度は封止樹脂９の硬化温度よりも低く設定さ
れている。メモリ−素子７のＡｌ電極８はメモリ−素子
７の中央部に縦一列になるように配置されている。内部
端子１１の先端はメモリ−素子７のＡｌ電極８に対応す
る位置に左右から交互に導出されている。
する。本実施例では、あらかじめフィルムキャリアテ−
プから絶縁性テ−プ及びリ−ドを切りとり、共通リ−ド
を既に前述の形に折りたたんだ絶縁性テ−プにより半導
体素子を実装する。（これらの工程は半導体素子を実装
してから行っても良い。）以下、図５に示した工程断面
図により工程を説明する。図５において１は絶縁性テ−
プ、２は共通リ−ド、３は非共通リ−ド、６はＡｕバン
プ、７はメモリ−素子、８はメモリ−素子のＡｌ電極、
９は封止樹脂、１０は熱硬化性絶縁樹脂、１１は内部端
子、１２は外部端子、１５は転写用基板、１６は加圧ヘ
ッドである。封止樹脂９にはシリカフィラ−を分散させ
た熱硬化性のエポキシ樹脂を用い、熱硬化性絶縁樹脂１
０の硬化温度は封止樹脂９の硬化温度よりも低く設定さ
れている。メモリ−素子７のＡｌ電極８はメモリ−素子
７の中央部に縦一列になるように配置されている。内部
端子１１の先端はメモリ−素子７のＡｌ電極８に対応す
る位置に左右から交互に導出されている。
【００１８】まず図５（ａ）（ｂ）に示したように内部
端子１１の先端にＡｕバンプ６を転写する。Ａｕバンプ
６はあらかじめ転写用基板１５に電解めっきにより形成
し、転写バンプ技術により加圧ヘッド１６で内部端子１
１に転写する。ついで図５（ｃ）（ｄ）に示すようにＴ
ＡＢ技術にを用い、Ａｕバンプ６を間に介して内部端子
１１とメモリ−素子７のＡｌ電極８を熱圧着して接続す
る。
端子１１の先端にＡｕバンプ６を転写する。Ａｕバンプ
６はあらかじめ転写用基板１５に電解めっきにより形成
し、転写バンプ技術により加圧ヘッド１６で内部端子１
１に転写する。ついで図５（ｃ）（ｄ）に示すようにＴ
ＡＢ技術にを用い、Ａｕバンプ６を間に介して内部端子
１１とメモリ−素子７のＡｌ電極８を熱圧着して接続す
る。
【００１９】ついで図６に示すように封止樹脂９を用い
てメモリ−素子７を封止する。通常の方法では、この
際、封止樹脂９はメモリ−素子と絶縁性テ−プ５との間
が微細なために入り込むことができず、絶縁性テ−プ５
とメモリ−素子７の間は接着されず隙間ができてしま
う。しかしながら本発明による方法では、絶縁性テ−プ
５とメモリ−素子７が接触する面には、封止樹脂９より
も硬化温度の低い熱硬化性樹脂１０があらかじめ塗布さ
れているため、封止樹脂９の硬化の際に熱硬化性樹脂１
０が反応し、絶縁性テ−プ５とメモリ−素子７の間を接
着し隙間を生じることなくメモリ−素子７を封止するこ
とができる。
てメモリ−素子７を封止する。通常の方法では、この
際、封止樹脂９はメモリ−素子と絶縁性テ−プ５との間
が微細なために入り込むことができず、絶縁性テ−プ５
とメモリ−素子７の間は接着されず隙間ができてしま
う。しかしながら本発明による方法では、絶縁性テ−プ
５とメモリ−素子７が接触する面には、封止樹脂９より
も硬化温度の低い熱硬化性樹脂１０があらかじめ塗布さ
れているため、封止樹脂９の硬化の際に熱硬化性樹脂１
０が反応し、絶縁性テ−プ５とメモリ−素子７の間を接
着し隙間を生じることなくメモリ−素子７を封止するこ
とができる。
【００２０】このような構成では絶縁性テ−プ５とメモ
リ−素子７との間に隙間が生じないので高い信頼性が得
られる。なお今回は絶縁性テ−プに塗布する樹脂を封止
樹脂よりも硬化温度の低い熱硬化性絶縁樹脂としたが、
これは封止樹脂よりも融点の低い熱可塑性絶縁樹脂でも
よい。また、絶縁性テ−プに塗布する熱硬化性絶縁樹脂
の硬化温度を、内部端子のＡｕバンプと半導体素子の電
極の接続時の温度よりも低く設定し、内部端子のボンデ
ィングの際に絶縁性テ−プと半導体素子を接着しても良
い。
リ−素子７との間に隙間が生じないので高い信頼性が得
られる。なお今回は絶縁性テ−プに塗布する樹脂を封止
樹脂よりも硬化温度の低い熱硬化性絶縁樹脂としたが、
これは封止樹脂よりも融点の低い熱可塑性絶縁樹脂でも
よい。また、絶縁性テ−プに塗布する熱硬化性絶縁樹脂
の硬化温度を、内部端子のＡｕバンプと半導体素子の電
極の接続時の温度よりも低く設定し、内部端子のボンデ
ィングの際に絶縁性テ−プと半導体素子を接着しても良
い。
【００２１】
【発明の効果】以上のように本発明はＴＡＢ技術による
メモリ−素子のパッケ−ジにおいて、、共通リ−ドと非
共通リ−ドが絶縁性テ−プを介して非接触で立体的な交
差をすることができるため、外部端子の配置構成を変え
ること無く電源やグラウンドのリ−ドを他のリ−ドと交
差させて自由に配置することが可能になる。また、絶縁
性テ−プとメモリ−素子を接着することにより、電極の
配置をメモリ−素子の中央に集極させても樹脂封止の際
に絶縁性テ−プとメモリ−素子との間に隙間が生じな
い。これらにより本発明では下記の効果がある。 １）絶縁性テ−プに多層配線を行うことなくメモリ−素
子のグラウンドや電源の電極を自由に分散配置すること
ができるため低コスト化ができる。またこれにより低ノ
イズかつ薄型なパッケ−ジが可能となる。 ２）メモリ−素子上に絶縁性テ−プが載った構成におい
て、絶縁性テ−プとメモリ−素子との間に隙間が生じな
いため、高い信頼性が得られる。 ３）メモリ−素子の電極配置を素子の中央に集極させる
ことができるため、素子回路上の信号の伝達経路を従来
の１／２に短縮できる。これにより素子の動作を高速化
できる。また、回路のレイアウト配置がより自由にな
り、かつ配線幅を狭くできるため、設計スペ−スの有効
利用が可能である。 ４）メモリ−素子回路上をポリイミドテ−プで覆った構
造にできるため、α線対策に有利である。 ５）メモリ−素子回路上のリ−ドが素子の発熱を逃がす
効果があるため、放熱性に優れる。 ６）絶縁性テ−プやリ−ドがメモリ−素子上に配置する
ことにより、チップ周辺の構造が簡略となり、パッケ−
ジのチップ収納効率が向上し、大チップ収納に有利であ
る。 ７）ワイヤボンドによるパッケ−ジに比べてリ−ドとの
接続部の構造が比較的平坦な構成となるため、樹脂封止
の際に、樹脂の成形性に優れ、パッケ−ジ工程の高速化
ができる。
メモリ−素子のパッケ−ジにおいて、、共通リ−ドと非
共通リ−ドが絶縁性テ−プを介して非接触で立体的な交
差をすることができるため、外部端子の配置構成を変え
ること無く電源やグラウンドのリ−ドを他のリ−ドと交
差させて自由に配置することが可能になる。また、絶縁
性テ−プとメモリ−素子を接着することにより、電極の
配置をメモリ−素子の中央に集極させても樹脂封止の際
に絶縁性テ−プとメモリ−素子との間に隙間が生じな
い。これらにより本発明では下記の効果がある。 １）絶縁性テ−プに多層配線を行うことなくメモリ−素
子のグラウンドや電源の電極を自由に分散配置すること
ができるため低コスト化ができる。またこれにより低ノ
イズかつ薄型なパッケ−ジが可能となる。 ２）メモリ−素子上に絶縁性テ−プが載った構成におい
て、絶縁性テ−プとメモリ−素子との間に隙間が生じな
いため、高い信頼性が得られる。 ３）メモリ−素子の電極配置を素子の中央に集極させる
ことができるため、素子回路上の信号の伝達経路を従来
の１／２に短縮できる。これにより素子の動作を高速化
できる。また、回路のレイアウト配置がより自由にな
り、かつ配線幅を狭くできるため、設計スペ−スの有効
利用が可能である。 ４）メモリ−素子回路上をポリイミドテ−プで覆った構
造にできるため、α線対策に有利である。 ５）メモリ−素子回路上のリ−ドが素子の発熱を逃がす
効果があるため、放熱性に優れる。 ６）絶縁性テ−プやリ−ドがメモリ−素子上に配置する
ことにより、チップ周辺の構造が簡略となり、パッケ−
ジのチップ収納効率が向上し、大チップ収納に有利であ
る。 ７）ワイヤボンドによるパッケ−ジに比べてリ−ドとの
接続部の構造が比較的平坦な構成となるため、樹脂封止
の際に、樹脂の成形性に優れ、パッケ−ジ工程の高速化
ができる。
【図１】本発明の実施例において使用するリ−ド及び絶
縁性テ−プの構成を示す平面図
縁性テ−プの構成を示す平面図
【図２】同実施例のリ−ド及びテ−プを裏面から見た平
面図
面図
【図３】同実施例の共通リ−ドを折りたたむ工程の断面
図
図
【図４】同実施例の共通リ−ドを折りたたんだ状態を示
す平面図
す平面図
【図５】同実施例のリ−ド及び絶縁性テ−プを用いたプ
ラスチックモ−ルドパッケ−ジの実装工程断面図
ラスチックモ−ルドパッケ−ジの実装工程断面図
【図６】同実施例のリ−ド及び絶縁性テ−プを用いたプ
ラスチックモ−ルドパッケ−ジの封止工程断面図
ラスチックモ−ルドパッケ−ジの封止工程断面図
【図７】従来のＴＡＢ技術によるプラスチックモ−ルド
パッケ−ジの構造断面図
パッケ−ジの構造断面図
【図８】３層テ−プ及び２層テ−プの構造断面図
【図９】多層配線の絶縁性テ−プの構造断面図
【図１０】チップ周辺に電極を配置した場合の絶縁性テ
−プとチップの関係、及びチップ中央に電極を配置した
場合の絶縁性テ−プとチップの関係の差異を示す断面図
−プとチップの関係、及びチップ中央に電極を配置した
場合の絶縁性テ−プとチップの関係の差異を示す断面図
１ 絶縁性テ−プ ２ 共通リ−ド ３ 非共通リ−ド ４ 分岐リ−ド ６ Ａｕバンプ ７ メモリ−素子 ８ Ａｌ電極 ９ 封止樹脂 １０ 熱硬化性絶縁樹脂 １１ 内部端子 １２ 外部端子 １３ 絶縁性テ−プの開口部 １７ 共通リ−ドの内部端子 １９ 非共通リ−ドの内部端子 １８ 共通リ−ドの外部端子 ２０ 非共通リ−ドの外部端子
フロントページの続き (72)発明者 藤本 博昭 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平２−296345（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60
Claims (4)
- 【請求項１】 半導体素子の上面に開口部を有する絶縁
性テ−プを設置し、前記絶縁性テ−プの前記半導体素子
側の主面上に第１の金属リ−ド群が形成され、前記開口
部に突出した第１の金属リ−ド群が前記半導体素子の電
極に接合され、前記絶縁性テ−プの外縁部に突出した前
記第１の金属リ−ド群の一部が、互いに連結され、前記
第１の金属リ−ド群と隣接し、前記開口部にて一端が前
記電極に接合し、他端が前記テ−プの外側に突出した第
２の金属リ−ドを複数有し、前記第１の金属リ−ド群が
前記絶縁性テ−プの外縁部及び前記絶縁性テ−プ上の任
意の位置で折り曲げられて、前記絶縁性テ−プの外縁部
に複数突出した半導体素子実装体であって、前記第１の
金属リード群の連結部は折り曲げ前は前記第２の金属リ
ード群の外側に位置し、折り曲げ後は前記絶縁性テープ
上に位置することを特徴とする半導体素子実装体。 - 【請求項２】 絶縁性テ−プの外端部に突出した第１の
金属リ−ド群の長さが第２の金属リ−ドの長さより長い
ことを特徴とする請求項１記載の半導体素子実装体。 - 【請求項３】 絶縁性テ−プの開口部から、第１の金属
リ−ド群を突出した外端部までの長さが、絶縁性テ−プ
の外端部に突出した第１の金属リ−ド群の長さの１／２
より長いことを特徴とする請求項１記載の半導体素子実
装体。 - 【請求項４】 開口部を有し、かつ主面に金属リ−ド群
を有する絶縁性テ−プの、半導体素子と隣接する面に、
第１の絶縁樹脂を塗布する工程、前記半導体素子上に前
記絶縁性テ−プを積載する工程、前記開口部に突出した
前記金属リ−ド群と前記半導体素子の電極を接合する工
程、前記半導体素子及び前記絶縁性テ−プの全面を第２
の絶縁樹脂により被覆する工程、前記第１の絶縁樹脂と
前記第２の絶縁樹脂を同時に加熱硬化もしくは加熱融着
し、前記絶縁性テ−プと前記半導体素子を前記第１の絶
縁樹脂にて接着し、かつ前記第２の絶縁樹脂にて封止す
る工程とを備えてなることを特徴とする半導体素子実装
体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25936792A JP3218724B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体素子実装体及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25936792A JP3218724B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体素子実装体及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181234A JPH06181234A (ja) | 1994-06-28 |
| JP3218724B2 true JP3218724B2 (ja) | 2001-10-15 |
Family
ID=17333134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25936792A Expired - Fee Related JP3218724B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体素子実装体及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218724B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2735532B2 (ja) * | 1995-09-28 | 1998-04-02 | 九州日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2980046B2 (ja) * | 1997-02-03 | 1999-11-22 | 日本電気株式会社 | 半導体装置の実装構造および実装方法 |
| JP2002231755A (ja) * | 2000-12-01 | 2002-08-16 | Kanebo Ltd | 半導体パッケージおよびその製法 |
-
1992
- 1992-09-29 JP JP25936792A patent/JP3218724B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06181234A (ja) | 1994-06-28 |
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