JP3213488B2 - リミッタ回路 - Google Patents
リミッタ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Power Engineering (AREA)
- Amplifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、パワーＭＯＳトラン
ジスタから負荷へ供給されるべき最大電流を制限するた
めのリミッタ回路、特に等化コンデンサによって調整さ
れる型式のリミッタ回路に関するものである。もっと詳
しく云えば、この発明は、負荷が外部電源の端子とパワ
ーＭＯＳトランジスタのドレインとに接続される場合
に、前記パワーＭＯＳトランジスタから負荷へ供給され
るべき最大電流を制限するために、前記パワーＭＯＳト
ランジスタのゲートに接続された電流発生器と、前記パ
ワーＭＯＳトランジスタのソースに接続されると共にア
ースされた抵抗と、一対のトランジスタを含み、そのコ
レクタがカレントミラー回路の出力端子に接続され、且
つそのベースが同一抵抗値の２個の抵抗を介して互いに
接続され、前記対のうちの第１のトランジスタのエミッ
タがアースされ、前記対のうちの第２のトランジスタの
エミッタが前記パワーＭＯＳトランジスタのソースに接
続され、前記等しい抵抗値の抵抗の共通端子が基準電源
の端子に接続されている入力段と、ｐｎｐ型のバイポー
ラトランジスタを含み、そのエミッタが前記パワーＭＯ
Ｓトランジスタのゲートに接続され、そのコレクタがア
ースされ、且つそのベースが前記第１のトランジスタの
コレクタに接続されている出力段と、前記第１のトラン
ジスタのコレクタとベースの間に接続された等化コンデ
ンサとから成る増幅器と、を備えた型式のリミッタ回路
に関するものである。
ジスタから負荷へ供給されるべき最大電流を制限するた
めのリミッタ回路、特に等化コンデンサによって調整さ
れる型式のリミッタ回路に関するものである。もっと詳
しく云えば、この発明は、負荷が外部電源の端子とパワ
ーＭＯＳトランジスタのドレインとに接続される場合
に、前記パワーＭＯＳトランジスタから負荷へ供給され
るべき最大電流を制限するために、前記パワーＭＯＳト
ランジスタのゲートに接続された電流発生器と、前記パ
ワーＭＯＳトランジスタのソースに接続されると共にア
ースされた抵抗と、一対のトランジスタを含み、そのコ
レクタがカレントミラー回路の出力端子に接続され、且
つそのベースが同一抵抗値の２個の抵抗を介して互いに
接続され、前記対のうちの第１のトランジスタのエミッ
タがアースされ、前記対のうちの第２のトランジスタの
エミッタが前記パワーＭＯＳトランジスタのソースに接
続され、前記等しい抵抗値の抵抗の共通端子が基準電源
の端子に接続されている入力段と、ｐｎｐ型のバイポー
ラトランジスタを含み、そのエミッタが前記パワーＭＯ
Ｓトランジスタのゲートに接続され、そのコレクタがア
ースされ、且つそのベースが前記第１のトランジスタの
コレクタに接続されている出力段と、前記第１のトラン
ジスタのコレクタとベースの間に接続された等化コンデ
ンサとから成る増幅器と、を備えた型式のリミッタ回路
に関するものである。
【０００２】
【従来の技術】パワーＭＯＳトランジスタの出力端子を
通して負荷に供給される電流を制限する方法は幾つもあ
る。そのなかでこの分野で最も広く使用されている方法
は、増幅器を備えた帰還回路網に頼っている。なお、増
幅器は、その一方の入力端子が基準電源に接続され、他
方の入力端子が負荷に流れる電流を検知する抵抗に接続
され、そして出力端子がパワーＭＯＳトランジスタのゲ
ートに接続されている。この増幅器は、基準電源の電圧
と、他方の入力端子に印加され且つ負荷を流れる電流と
共に増加する電圧とを基本的には比較する。これら２つ
の電圧が互いに等しくなろうとするので、増幅器はその
出力によりパワーＭＯＳトランジスタのゲートに印加さ
れる電圧を制限し、これによりパワーＭＯＳトランジス
タの、負荷に接続された出力端子での電流を制限する。
通して負荷に供給される電流を制限する方法は幾つもあ
る。そのなかでこの分野で最も広く使用されている方法
は、増幅器を備えた帰還回路網に頼っている。なお、増
幅器は、その一方の入力端子が基準電源に接続され、他
方の入力端子が負荷に流れる電流を検知する抵抗に接続
され、そして出力端子がパワーＭＯＳトランジスタのゲ
ートに接続されている。この増幅器は、基準電源の電圧
と、他方の入力端子に印加され且つ負荷を流れる電流と
共に増加する電圧とを基本的には比較する。これら２つ
の電圧が互いに等しくなろうとするので、増幅器はその
出力によりパワーＭＯＳトランジスタのゲートに印加さ
れる電圧を制限し、これによりパワーＭＯＳトランジス
タの、負荷に接続された出力端子での電流を制限する。
【０００３】そのような負帰還構成において提供される
べき主な問題は、特に接続された負荷が誘導型の場合、
安定性である。事実、パワーＭＯＳトランジスタは、増
幅器が作動されるとすぐに発振し始めようとする。この
欠点を除去するために、従来技術は、装置全体を安定さ
せるように設計されている増幅器の回路構成中に等化コ
ンデンサを設けた。
べき主な問題は、特に接続された負荷が誘導型の場合、
安定性である。事実、パワーＭＯＳトランジスタは、増
幅器が作動されるとすぐに発振し始めようとする。この
欠点を除去するために、従来技術は、装置全体を安定さ
せるように設計されている増幅器の回路構成中に等化コ
ンデンサを設けた。
【０００４】
【発明が解決しようとする課題】しかしながら、等化コ
ンデンサを入れると、この等化コンデンサが完全に充電
されるまで、増幅器の介在を遅らせる、即ち負荷電流へ
の制限作用を遅らせることになる。その間、負荷電流
は、これを制限するものが無いので、所望値以上に増大
し得る。これは、特にパワーＭＯＳトランジスタの真性
入力容量が等化コンデンサに先立って充電される時に、
そうである。事実、どのＭＯＳトランジスタも或る種の
入力容量を持つので、そのゲート電圧従ってその出力電
流は、上記入力容量と効果的に関連付けられる時定数に
応じて増大しよう。万一等化コンデンサがもっと遅い速
度で充電されるならば、パワーＭＯＳトランジスタから
の出力電流がもはや制御されない時に或る周期がある。
これは、負荷電流をオーバーシュートさせ、即ち負荷電
流値にリミッタ回路の維持しようとする定格値を超させ
ることになり得る。
ンデンサを入れると、この等化コンデンサが完全に充電
されるまで、増幅器の介在を遅らせる、即ち負荷電流へ
の制限作用を遅らせることになる。その間、負荷電流
は、これを制限するものが無いので、所望値以上に増大
し得る。これは、特にパワーＭＯＳトランジスタの真性
入力容量が等化コンデンサに先立って充電される時に、
そうである。事実、どのＭＯＳトランジスタも或る種の
入力容量を持つので、そのゲート電圧従ってその出力電
流は、上記入力容量と効果的に関連付けられる時定数に
応じて増大しよう。万一等化コンデンサがもっと遅い速
度で充電されるならば、パワーＭＯＳトランジスタから
の出力電流がもはや制御されない時に或る周期がある。
これは、負荷電流をオーバーシュートさせ、即ち負荷電
流値にリミッタ回路の維持しようとする定格値を超させ
ることになり得る。
【０００５】パワーＭＯＳトランジスタからの出力電流
を正確に且つ有効に制限することを実際に妨げ得る他の
要因は、製造プロセス（プロセス拡がり）による且つ温
度変動（熱ドリフト）による（出力）特性傾斜の拡がり
である。製造プロセス次第で、実際のデバイスは、その
有効特性の傾斜がしばしば設計者の設計した理論値より
はずれることになる。
を正確に且つ有効に制限することを実際に妨げ得る他の
要因は、製造プロセス（プロセス拡がり）による且つ温
度変動（熱ドリフト）による（出力）特性傾斜の拡がり
である。製造プロセス次第で、実際のデバイスは、その
有効特性の傾斜がしばしば設計者の設計した理論値より
はずれることになる。
【０００６】これは、例えば、もし一定の電位差Ｖｇｓ
がソースとゲートの間に印加されるならば、ドレインで
の電流Ｉｄが期待通り即ち製造者によって提供される出
力特性傾斜から推断できる通りで無く、むしろ少し違っ
た値を持つことを意味する。従って、ＭＯＳトランジス
タは抵抗範囲内で作動できない。同様に、設計上の動作
値からの温度変動によりＭＯＳトランジスタの特性傾斜
は変化させられ、ひいてはその予期された性能がかき乱
され得る。
がソースとゲートの間に印加されるならば、ドレインで
の電流Ｉｄが期待通り即ち製造者によって提供される出
力特性傾斜から推断できる通りで無く、むしろ少し違っ
た値を持つことを意味する。従って、ＭＯＳトランジス
タは抵抗範囲内で作動できない。同様に、設計上の動作
値からの温度変動によりＭＯＳトランジスタの特性傾斜
は変化させられ、ひいてはその予期された性能がかき乱
され得る。
【０００７】上述した要因はパワーＭＯＳトランジスタ
の出力電流用リミッタ回路の動作状態を、設計段階で見
込まれた動作状態（これは主として理論的な特性の傾斜
に基づく）から変える。これもまたリミッタ回路の作用
を不正確で且つ／又は時機を失するものにし、もってリ
ミッタ回路が負荷の全給電回路にもたらし得る利点を小
さくする。
の出力電流用リミッタ回路の動作状態を、設計段階で見
込まれた動作状態（これは主として理論的な特性の傾斜
に基づく）から変える。これもまたリミッタ回路の作用
を不正確で且つ／又は時機を失するものにし、もってリ
ミッタ回路が負荷の全給電回路にもたらし得る利点を小
さくする。
【０００８】この発明の目的は、パワーＭＯＳトランジ
スタを通して負荷へ供給されるべき最大電流を制限する
たるめのリミッタ回路、特に負荷での電流が最大の所望
値を超える前に介在し得るように、パワーＭＯＳトラン
ジスタの真性容量よりも速い速度で充電される等化コン
デンサを備えた型式のリミッタ回路を提供することであ
る。
スタを通して負荷へ供給されるべき最大電流を制限する
たるめのリミッタ回路、特に負荷での電流が最大の所望
値を超える前に介在し得るように、パワーＭＯＳトラン
ジスタの真性容量よりも速い速度で充電される等化コン
デンサを備えた型式のリミッタ回路を提供することであ
る。
【０００９】この発明の他の目的は、パワーＭＯＳトラ
ンジスタのプロセス拡がり及び熱ドリフトによって影響
されない（さもないと、制限作用を不正確で且つ／又は
時機を失するものにする。）上述したようなリミッタ回
路を提供することである。
ンジスタのプロセス拡がり及び熱ドリフトによって影響
されない（さもないと、制限作用を不正確で且つ／又は
時機を失するものにする。）上述したようなリミッタ回
路を提供することである。
【００１０】
【課題を解決するための手段】最初に述べた目的は、請
求項１の、特にその特徴部分に規定されたようなリミッ
タ回路によって達成される。上記他の目的は、最初に述
べた目的と共に、請求項４に規定されたようなリミッタ
回路によって達成される。
求項１の、特にその特徴部分に規定されたようなリミッ
タ回路によって達成される。上記他の目的は、最初に述
べた目的と共に、請求項４に規定されたようなリミッタ
回路によって達成される。
【００１１】
【実施例】この発明を明瞭に理解するためには、添付図
面に示された実施例についての以下の詳しい説明を参照
されたい。図１は、負荷Ｚに供給中の電流Ｉを制限し且
つパワーＭＯＳトランジスタＭｐを使って電流Ｉを一定
の値に固定するために従来技術で普通に採用されている
リミッタ回路を表す。負荷Ｚは外部電源Ｖａの端子とパ
ワーＭＯＳトランジスタＭｐの２個の出力端子のうちの
一方即ちドレインとの間に接続されている。増幅器１の
入力端子Ａ，Ｂにはそれぞれ基準電源Ｖｒの正極、抵抗
Ｒｓの一端が接続されている。
面に示された実施例についての以下の詳しい説明を参照
されたい。図１は、負荷Ｚに供給中の電流Ｉを制限し且
つパワーＭＯＳトランジスタＭｐを使って電流Ｉを一定
の値に固定するために従来技術で普通に採用されている
リミッタ回路を表す。負荷Ｚは外部電源Ｖａの端子とパ
ワーＭＯＳトランジスタＭｐの２個の出力端子のうちの
一方即ちドレインとの間に接続されている。増幅器１の
入力端子Ａ，Ｂにはそれぞれ基準電源Ｖｒの正極、抵抗
Ｒｓの一端が接続されている。
【００１２】増幅器１の出力端子ＦはパワーＭＯＳトラ
ンジスタＭｐのゲートに直結され、このゲートには電流
発生器Ｉｇも接続されている。抵抗Ｒｓには負荷Ｚを流
れるのと同じ電流Ｉが流れるので、抵抗Ｒｓの両端間に
発生するアースに向かう電圧降下は電流Ｉと共に増大す
る。この電圧が基準電源Ｖｒの電圧を超えようとするの
で、増幅器１はその出力端子Ｆにて電流発生器Ｉｇの電
流を防げる。従って、パワーＭＯＳトランジスタＭｐの
ゲートに印加される電圧は低下され且つこれと共にドレ
インを通って負荷に供給される電流も低減される。
ンジスタＭｐのゲートに直結され、このゲートには電流
発生器Ｉｇも接続されている。抵抗Ｒｓには負荷Ｚを流
れるのと同じ電流Ｉが流れるので、抵抗Ｒｓの両端間に
発生するアースに向かう電圧降下は電流Ｉと共に増大す
る。この電圧が基準電源Ｖｒの電圧を超えようとするの
で、増幅器１はその出力端子Ｆにて電流発生器Ｉｇの電
流を防げる。従って、パワーＭＯＳトランジスタＭｐの
ゲートに印加される電圧は低下され且つこれと共にドレ
インを通って負荷に供給される電流も低減される。
【００１３】図２はこの発明に係るリミッタ回路の回路
図である。しかしながら、図２には、上述した従来技術
も示されている。バイポーラトランジスタＱ４及びＱ５
は増幅器１の入力段を表す。ｐｎｐ型のバイポーラトラ
ンジスタＱ６は増幅器１の出力段を表す。コンデンサＣ
は等化容量を表し、そして抵抗Ｒ１及びＲ２は同じ抵抗
値を持つ。トランジスタＱ１，Ｑ２及びＱ３はカレント
ミラー回路を構成し、その出力端子が増幅器１の入力段
中の第１のトランジスタＱ４及び第２のトランジスタＱ
５のコレクタに接続されている。
図である。しかしながら、図２には、上述した従来技術
も示されている。バイポーラトランジスタＱ４及びＱ５
は増幅器１の入力段を表す。ｐｎｐ型のバイポーラトラ
ンジスタＱ６は増幅器１の出力段を表す。コンデンサＣ
は等化容量を表し、そして抵抗Ｒ１及びＲ２は同じ抵抗
値を持つ。トランジスタＱ１，Ｑ２及びＱ３はカレント
ミラー回路を構成し、その出力端子が増幅器１の入力段
中の第１のトランジスタＱ４及び第２のトランジスタＱ
５のコレクタに接続されている。
【００１４】増幅器１の出力段は、バイポーラトランジ
スタＱ６の同一端子間にｐｎｐトランジスタ及びｎｐｎ
トランジスタから成るダーリントン回路を接続すること
でも実施される。抵抗Ｒ１とＲ２の共通端子は増幅器１
の入力端子Ａ即ち基準電源Ｖｒに接続された端子を構成
し、第２のトランジスタＱ５のエミッタは増幅器１の他
の入力端子Ｂを構成する。
スタＱ６の同一端子間にｐｎｐトランジスタ及びｎｐｎ
トランジスタから成るダーリントン回路を接続すること
でも実施される。抵抗Ｒ１とＲ２の共通端子は増幅器１
の入力端子Ａ即ち基準電源Ｖｒに接続された端子を構成
し、第２のトランジスタＱ５のエミッタは増幅器１の他
の入力端子Ｂを構成する。
【００１５】等化コンデンサＣを第１のトランジスタＱ
４のコレクタＤとベースＥの間に置くことにより、等化
コンデンサＣの、回路全体を調整するのに要する値は低
減できる。この等化コンデンサＣは、良く知られている
ように第１のトランジスタＱ４及び第２のトランジスタ
Ｑ５のベース電流で充電され且つ極めて小さく、そして
等化コンデンサＣの両端間の電圧が比較的高くなり得る
ので、等化コンデンサＣはパワーＭＯＳトランジスタＭ
ｐの真性容量の充電後に充電されるが、これには上述し
た欠点を伴う。
４のコレクタＤとベースＥの間に置くことにより、等化
コンデンサＣの、回路全体を調整するのに要する値は低
減できる。この等化コンデンサＣは、良く知られている
ように第１のトランジスタＱ４及び第２のトランジスタ
Ｑ５のベース電流で充電され且つ極めて小さく、そして
等化コンデンサＣの両端間の電圧が比較的高くなり得る
ので、等化コンデンサＣはパワーＭＯＳトランジスタＭ
ｐの真性容量の充電後に充電されるが、これには上述し
た欠点を伴う。
【００１６】詳しく云えば、抵抗Ｒｓの両端間の電圧が
上昇すると、即ち負荷電流Ｉが増大すると、第２のトラ
ンジスタＱ５のベースとエミッタの間の電圧Ｖｂｅは低
下し、入力端子Ａでの電位は固定される。抵抗Ｒｓの両
端間の電圧が基準電源Ｖｒの電圧値に達すると、上記電
圧Ｖｂｅは非常に低くなって第２のトランジスタＱ５は
オフになる。従って、増幅器１の入力段は不平衡にな
り、そして、第１のトランジスタＱ４はバイポーラトラ
ンジスタＱ６のベースを通してもっと多くの電流を引き
出そうとしてこのバイポーラトランジスタＱ６をターン
オンさせる。こうすると、電流Ｉｇの幾らかはバイポー
ラトランジスタＱ６のエミッタに流され、これによりパ
ワーＭＯＳトランジスタＭｐのゲートでの電圧を低下さ
せ従って負荷電流Ｉを減少させる。しかし、等化コンデ
ンサＣがまだ充電完了していないなら、第１のトランジ
スタＱ４はバイポーラトランジスタＱ６のベースから電
流を取り出し、もってこのバイポーラトランジスタＱ６
を“オフ”状態のまゝにし、そしてパワーＭＯＳトラン
ジスタＭｐのゲートは電流発生器Ｉｇから電流を引き出
し続ける一方、負荷電流を増大させる。
上昇すると、即ち負荷電流Ｉが増大すると、第２のトラ
ンジスタＱ５のベースとエミッタの間の電圧Ｖｂｅは低
下し、入力端子Ａでの電位は固定される。抵抗Ｒｓの両
端間の電圧が基準電源Ｖｒの電圧値に達すると、上記電
圧Ｖｂｅは非常に低くなって第２のトランジスタＱ５は
オフになる。従って、増幅器１の入力段は不平衡にな
り、そして、第１のトランジスタＱ４はバイポーラトラ
ンジスタＱ６のベースを通してもっと多くの電流を引き
出そうとしてこのバイポーラトランジスタＱ６をターン
オンさせる。こうすると、電流Ｉｇの幾らかはバイポー
ラトランジスタＱ６のエミッタに流され、これによりパ
ワーＭＯＳトランジスタＭｐのゲートでの電圧を低下さ
せ従って負荷電流Ｉを減少させる。しかし、等化コンデ
ンサＣがまだ充電完了していないなら、第１のトランジ
スタＱ４はバイポーラトランジスタＱ６のベースから電
流を取り出し、もってこのバイポーラトランジスタＱ６
を“オフ”状態のまゝにし、そしてパワーＭＯＳトラン
ジスタＭｐのゲートは電流発生器Ｉｇから電流を引き出
し続ける一方、負荷電流を増大させる。
【００１７】図２に示した回路手段２を導入することに
より、等化コンデンサＣはより速い速度で充電されるこ
とができ、そして増幅器１は折よく介在させられてその
出力端子Ｆで電流Ｉを制限する。
より、等化コンデンサＣはより速い速度で充電されるこ
とができ、そして増幅器１は折よく介在させられてその
出力端子Ｆで電流Ｉを制限する。
【００１８】第１のトランジスタＱ４のコレクタＤとパ
ワーＭＯＳトランジスタＭｐのゲートとの間に接続され
ている回路手段２は、第１のトランジスタＱ４のコレク
タからパワーＭＯＳトランジスタＭｐのゲートへの一方
向性電流を流す手段で構成される。この機能は等化コン
デンサＣの両端間の電圧ＶDEが小さくされ得るようにコ
レクタＤでの電位を低下させ、そして等化コンデンサＣ
は非常に速く充電されることができる。事実、もし回路
手段２が無ければ、等化コンデンサＣの両端間の電圧Ｖ
DEは、図２の回路図から容易に推論されるように、次の
関係で表されよう。
ワーＭＯＳトランジスタＭｐのゲートとの間に接続され
ている回路手段２は、第１のトランジスタＱ４のコレク
タからパワーＭＯＳトランジスタＭｐのゲートへの一方
向性電流を流す手段で構成される。この機能は等化コン
デンサＣの両端間の電圧ＶDEが小さくされ得るようにコ
レクタＤでの電位を低下させ、そして等化コンデンサＣ
は非常に速く充電されることができる。事実、もし回路
手段２が無ければ、等化コンデンサＣの両端間の電圧Ｖ
DEは、図２の回路図から容易に推論されるように、次の
関係で表されよう。
【００１９】 ＶDE＝Ｖａ−Ｖｅｃ（Ｑ２）−Ｖｂｅ（Ｑ４）・・・（ａ）
【００２０】たゞし、Ｖａは外部電源の電圧（パワーＭ
ＯＳトランジスタＭｐを考慮してかなり高い値を持
つ）、Ｖｅｃ（Ｑ２）はカレントミラー回路中に含まれ
たトランジスタＱ２のエミッタ・コレクタ間電圧であ
り、そしてＶｂｅ（Ｑ４）は第１のトランジスタＱ４の
ベース・エミッタ間電圧である。
ＯＳトランジスタＭｐを考慮してかなり高い値を持
つ）、Ｖｅｃ（Ｑ２）はカレントミラー回路中に含まれ
たトランジスタＱ２のエミッタ・コレクタ間電圧であ
り、そしてＶｂｅ（Ｑ４）は第１のトランジスタＱ４の
ベース・エミッタ間電圧である。
【００２１】電圧ＶDEの値は、等化コンデンサＣを、パ
ワーＭＯＳトランジスタＭｐの真性容量よりも遅い速度
で充電させる程高くて良い。
ワーＭＯＳトランジスタＭｐの真性容量よりも遅い速度
で充電させる程高くて良い。
【００２２】例えば、回路手段２を含まない図２の集積
回路型実施例を考察しよう。この実施例では、抵抗Ｒｓ
の両端間の電圧（これはＱ５及びＱ４のＶｂｅ間の差に
依存する）を充分高くするために、第１のトランジスタ
Ｑ４のエミッタ面積のｎ倍も広いエミッタ面積を持つ第
２のトランジスタＱ５が設けられる。たゞし、ｎは整数
であって、例えばｎ＝５である。回路のターンオン時
に、第２のトランジスタＱ５はトランジスタＱ３のコレ
クタから電流を引き出そうとし、これはトランジスタＱ
２のコレクタから第１のトランジスタＱ４によって引き
出される電流よりもｎ倍大きい。トランジスタＱ１，Ｑ
２及びＱ３から成るカレントミラー回路は、不平衡にな
り且つその出力端子に同一の電流（Ｉ1）を設定できな
い。事実、トランジスタＱ２及びＱ３のコレクタは同じ
ベース電流を持つが、トランジスタＱ３のコレクタ電流
はトランジスタＱ２のコレクタ電流のｎ倍である。トラ
ンジスタＱ２が飽和状態で作動するので、電圧Ｖｅｃ
（Ｑ２）は飽和電圧である。従って、電圧ＶDEは式
（ａ）で表されたようにかなり高い値をとる。
回路型実施例を考察しよう。この実施例では、抵抗Ｒｓ
の両端間の電圧（これはＱ５及びＱ４のＶｂｅ間の差に
依存する）を充分高くするために、第１のトランジスタ
Ｑ４のエミッタ面積のｎ倍も広いエミッタ面積を持つ第
２のトランジスタＱ５が設けられる。たゞし、ｎは整数
であって、例えばｎ＝５である。回路のターンオン時
に、第２のトランジスタＱ５はトランジスタＱ３のコレ
クタから電流を引き出そうとし、これはトランジスタＱ
２のコレクタから第１のトランジスタＱ４によって引き
出される電流よりもｎ倍大きい。トランジスタＱ１，Ｑ
２及びＱ３から成るカレントミラー回路は、不平衡にな
り且つその出力端子に同一の電流（Ｉ1）を設定できな
い。事実、トランジスタＱ２及びＱ３のコレクタは同じ
ベース電流を持つが、トランジスタＱ３のコレクタ電流
はトランジスタＱ２のコレクタ電流のｎ倍である。トラ
ンジスタＱ２が飽和状態で作動するので、電圧Ｖｅｃ
（Ｑ２）は飽和電圧である。従って、電圧ＶDEは式
（ａ）で表されたようにかなり高い値をとる。
【００２３】回路手段２を設けることにより、コレクタ
Ｄでの電位は回路手段２の端子Ｄ′での電位に結び付け
られ、そしてパワーＭＯＳトランジスタＭｐのゲート電
位がゼロであるので、この電位はターンオン時にパワー
ＭＯＳトランジスタＭｐが導通し始めるにつれて生じる
電圧降下に等しい。
Ｄでの電位は回路手段２の端子Ｄ′での電位に結び付け
られ、そしてパワーＭＯＳトランジスタＭｐのゲート電
位がゼロであるので、この電位はターンオン時にパワー
ＭＯＳトランジスタＭｐが導通し始めるにつれて生じる
電圧降下に等しい。
【００２４】そのような回路手段は、アノードが第１の
トランジスタＱ４のコレクタＤ（即ち端子Ｄ′と一致す
る）に接続されたダイオードを備えているので、コレク
タＤでの電位はそのダイオードの閾値電圧又は２個以上
のダイオードが直列接続されている場合に多数の閾値電
圧の和に等しくなる。コレクタＤでの電位はとにかく充
分に低くされるので、電圧ＶDEも低くされる。これは等
化コンデンサＣがパワーＭＯＳトランジスタＭｐの真性
容量よりもっと速く確実に充電されるようにする。図３
は回路手段２の望ましい実施例を示す。
トランジスタＱ４のコレクタＤ（即ち端子Ｄ′と一致す
る）に接続されたダイオードを備えているので、コレク
タＤでの電位はそのダイオードの閾値電圧又は２個以上
のダイオードが直列接続されている場合に多数の閾値電
圧の和に等しくなる。コレクタＤでの電位はとにかく充
分に低くされるので、電圧ＶDEも低くされる。これは等
化コンデンサＣがパワーＭＯＳトランジスタＭｐの真性
容量よりもっと速く確実に充電されるようにする。図３
は回路手段２の望ましい実施例を示す。
【００２５】この望ましい実施例は一緒に接続されたダ
イオードＫ及びＭＯＳトランジスタＭから成る。詳しく
云うと、ダイオードＫのアノードはＭＯＳトランジスタ
Ｍのゲートに接続されると共に端子Ｄ′に接続される
が、カソードはＭＯＳトランジスタＭのドレインに接続
されている。ＭＯＳトランジスタＭのソースはパワーＭ
ＯＳトランジスタＭｐのゲートに接続されている。回路
全体のターンオン時、ダイオードＫはトランジスタＱ２
のコレクタから電流を取り出し（Ｄ−Ｄ′シャントを通
して）且つＭＯＳトランジスタＭをターンオンさせる。
端子Ｄ′従ってコレクタＤでの電位は下記のようにＭＯ
ＳトランジスタＭのソースとゲートの間の電圧Ｖｇｓに
等しくなる。
イオードＫ及びＭＯＳトランジスタＭから成る。詳しく
云うと、ダイオードＫのアノードはＭＯＳトランジスタ
Ｍのゲートに接続されると共に端子Ｄ′に接続される
が、カソードはＭＯＳトランジスタＭのドレインに接続
されている。ＭＯＳトランジスタＭのソースはパワーＭ
ＯＳトランジスタＭｐのゲートに接続されている。回路
全体のターンオン時、ダイオードＫはトランジスタＱ２
のコレクタから電流を取り出し（Ｄ−Ｄ′シャントを通
して）且つＭＯＳトランジスタＭをターンオンさせる。
端子Ｄ′従ってコレクタＤでの電位は下記のようにＭＯ
ＳトランジスタＭのソースとゲートの間の電圧Ｖｇｓに
等しくなる。
【００２６】ＶDE＝Ｖｇｓ（Ｍ）−Ｖｂｅ（Ｑ４）
【００２７】そしてこの値はかなり小さい。一度、増幅
器１の入力段が不平衡になり且つバイポーラトランジス
タＱ６が導通し始めてパワーＭＯＳトランジスタＭｐの
ゲートから電流を引き出すと、ＭＯＳトランジスタＭは
オフになる。その理由は、ＭＯＳトランジスタＭのゲー
ト・ソース間電圧ＶｇｓがバイポーラトランジスタＱ６
のベース・エミッタ間電圧に等しくなり且つＭＯＳトラ
ンジスタＭをオンに保持するには小さすぎるためであ
る。ダイオードＫは、特にパワーＭＯＳトランジスタＭ
ｐのゲートと端子Ｄ′との間でＭＯＳトランジスタＭの
真性ダイオードＫMを通して電流が流れなくする。万一
電流が流れるなら、充電中、後者よりも電位が高い。
器１の入力段が不平衡になり且つバイポーラトランジス
タＱ６が導通し始めてパワーＭＯＳトランジスタＭｐの
ゲートから電流を引き出すと、ＭＯＳトランジスタＭは
オフになる。その理由は、ＭＯＳトランジスタＭのゲー
ト・ソース間電圧ＶｇｓがバイポーラトランジスタＱ６
のベース・エミッタ間電圧に等しくなり且つＭＯＳトラ
ンジスタＭをオンに保持するには小さすぎるためであ
る。ダイオードＫは、特にパワーＭＯＳトランジスタＭ
ｐのゲートと端子Ｄ′との間でＭＯＳトランジスタＭの
真性ダイオードＫMを通して電流が流れなくする。万一
電流が流れるなら、充電中、後者よりも電位が高い。
【００２８】
【発明の効果】もしＭＯＳトランジスタＭがパワーＭＯ
ＳトランジスタＭｐと同じ型式である、即ちパワーＭＯ
Ｓ自体であり且つＭｐと同じ技術で実施されるならば、
リミッタ回路中にＭＯＳトランジスタＭが有ることによ
り、設計段階にて評価されたような理論的動作からのＭ
ｐの上述した変動（製造プロセス及び熱ドリフト現象か
ら発する）は確実に補償される。
ＳトランジスタＭｐと同じ型式である、即ちパワーＭＯ
Ｓ自体であり且つＭｐと同じ技術で実施されるならば、
リミッタ回路中にＭＯＳトランジスタＭが有ることによ
り、設計段階にて評価されたような理論的動作からのＭ
ｐの上述した変動（製造プロセス及び熱ドリフト現象か
ら発する）は確実に補償される。
【００２９】これは、もしリミッタ回路全体が１個のシ
リコンチップ上に集積形態で実施されるならば、達成さ
れることができる。リミッタ回路のそのような集積され
た実施例では、エミッタがベースに接続され、このベー
スがＭＯＳトランジスタのゲートに接続され、そしてコ
レクタがＭＯＳトランジスタのドレインに接続されたｎ
ｐｎ型のバイポーラトランジスタによってダイオードＫ
が提供されることが望ましい。
リコンチップ上に集積形態で実施されるならば、達成さ
れることができる。リミッタ回路のそのような集積され
た実施例では、エミッタがベースに接続され、このベー
スがＭＯＳトランジスタのゲートに接続され、そしてコ
レクタがＭＯＳトランジスタのドレインに接続されたｎ
ｐｎ型のバイポーラトランジスタによってダイオードＫ
が提供されることが望ましい。
【図１】パワーＭＯＳトランジスタの出力端子を通して
負荷へ供給されるべき最大電流を制限するための従来の
リミッタ回路の回路図である。
負荷へ供給されるべき最大電流を制限するための従来の
リミッタ回路の回路図である。
【図２】この発明のリミッタ回路の回路図である。
【図３】図２に示した回路手段の特定の実施例を示す回
路図である。
路図である。
【符号の説明】 Ｍｐ パワーＭＯＳトランジスタ Ｚ 負荷 Ｖａ 外部電源 Ｉｇ 電流発生器 Ｒｓ 抵抗 Ｑ４ 第１のトランジスタ Ｑ５ 第２のトランジスタ Ｃ 等化コンデンサ Ｑ６ バイポーラトランジスタ Ｒ１，Ｒ２ 抵抗 Ｑ１，Ｑ２，Ｑ３ カレントミラー回路 Ｖｒ 基準電源 １ 増幅器 ２ 回路手段 Ｋ ダイオード Ｍ ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファビオ・マルキオ イタリア国、20018 セドリアーノ、ヴ ィア・サン・レミージョ ６／ビ (72)発明者 リアナ・ルオーニ イタリア国、22100 コモ、ヴィア・サ ルヴァドーニカ 32 (72)発明者 フランコ・コセッタ イタリア国、20010 コルナレード、ヴ ィア・マッツィーニ 34 (56)参考文献 特開 平５−315852（ＪＰ，Ａ) 欧州特許出願公開397015（ＥＰ，Ａ １) 国際公開8901255（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 11/00 - 11/08 H03F 1/52
Claims (6)
- 【請求項１】 パワーＭＯＳトランジスタ(Mp)から負荷
(Z)へ供給されるべき最大電流を制限するために、前記
パワーＭＯＳトランジスタ(Mp)がゲート、ドレイン及び
ソースを有し、前記負荷(Z)が外部電源(Va)の端子と前
記パワーＭＯＳトランジスタ(Mp)のドレインとの間に接
続されているリミッタ回路であって、 前記パワーＭＯＳトランジスタのゲートに接続された電
流発生器(Ig)と、 前記パワーＭＯＳトランジスタ(Mp)のソースに接続され
ると共にアースされた抵抗(Rs)と、 一対のバイポーラトランジスタ(Q4)及び(Q5)並びに前記
対のうちの第１のトランジスタ(Q4)のコレクタとベース
の間に接続されている等化コンデンサから成る入力段を
含むと共に、ｐｎｐ型のバイポーラトランジスタ(Q6)か
ら成る出力段を含み、前記第１のトランジスタ(Q4)及び
前記対のうちの第２トランジスタ(Q5)は、そのベースが
同一抵抗値の２個の抵抗(R1)及び(R2)を介して互いに接
続され、且つそのコレクタがカレントミラー回路(Q1,Q
2,Q3)の出力端子に接続され、前記第１のトランジスタ
(Q4)のエミッタがアースされ、前記第２のトランジスタ
(Q5)のエミッタが前記パワーＭＯＳトランジスタのソー
スに接続され、前記２個の抵抗(R1)及び(R2)の共通端子
が基準電源(Vr)の端子に接続され、前記ｐｎｐ型のバイ
ポーラトランジスタ(Q6)は、そのエミッタが前記パワー
ＭＯＳトランジスタ(Mp)のゲートに接続され、そのコレ
クタがアースされ、且つそのベースが前記第１のトラン
ジスタのコレクタに接続されている増幅器(1)と、 を備えた型式の前記リミッタ回路において、 前記ｐｎｐ型のバイポーラトランジスタのベースと前記
パワーＭＯＳトランジスタのゲートとの間に、電流を一
方向に流す回路手段(2)を接続したことを特徴とするリ
ミッタ回路。 - 【請求項２】 電流を一方向に流す前記回路手段(2)が
少なくとも１個のダイオード(K)を含むことを特徴とす
る請求項１のリミッタ回路。 - 【請求項３】 前記ダイオード(K)が前記ｐｎｐ型のバ
イポーラトランジスタ(Q6)のベースに対して順バイアス
されることを特徴とする請求項２のリミッタ回路。 - 【請求項４】 電流を一方向に流す前記回路手段(2)が
更に他のＭＯＳトランジスタ(M)を含み、そのゲートが
前記ダイオード(K)のアノードに接続され、そのドレイ
ンが前記ダイオード(K)のカソードに接続され、そして
そのソースが前記パワーＭＯＳトランジスタ(Mp)のゲー
トに接続されていることを特徴とする請求項２のリミッ
タ回路。 - 【請求項５】 前記回路手段に組み込まれた前記他のＭ
ＯＳトランジスタが前記パワーＭＯＳトランジスタ(Mp)
と同一の技術で実施されることを特徴とする請求項３の
リミッタ回路。 - 【請求項６】 前記ダイオード(K)は、ベースとエミッ
タが一緒に接続され、前記ベースが前記ｐｎｐ型のバイ
ポーラトランジスタ(Q6)のベース及び前記他のＭＯＳト
ランジスタ(M)のゲートにも接続され、且つそのコレク
タが前記他のＭＯＳトランジスタ(M)のドレインに接続
されているｎｐｎ型のバイポーラトランジスタによって
実施されることを特徴とする請求項４又は５のリミッタ
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830400A EP0647019B1 (en) | 1993-09-30 | 1993-09-30 | Circuit for limiting the maximum current value supplied to a load by a power MOS |
| IT93830400.3 | 1993-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07212156A JPH07212156A (ja) | 1995-08-11 |
| JP3213488B2 true JP3213488B2 (ja) | 2001-10-02 |
Family
ID=8215227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23539794A Expired - Fee Related JP3213488B2 (ja) | 1993-09-30 | 1994-09-29 | リミッタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5578956A (ja) |
| EP (1) | EP0647019B1 (ja) |
| JP (1) | JP3213488B2 (ja) |
| DE (1) | DE69322866T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7158700B2 (ja) | 2018-03-28 | 2022-10-24 | 国立研究開発法人 海上・港湾・航空技術研究所 | モジュール式船尾ダクトの組み立て方法、モジュール式船尾ダクト、及び船舶 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6547353B2 (en) | 1999-07-27 | 2003-04-15 | Stmicroelectronics, Inc. | Thermal ink jet printhead system with multiple output driver circuit for powering heating element and associated method |
| DE19959426C1 (de) * | 1999-12-09 | 2001-01-18 | Siemens Ag | Koppelelement und Koppelanordnung |
| US6603358B2 (en) * | 2000-08-23 | 2003-08-05 | Intersil Americas Inc. | Integrated circuit with current-limited power output and associated method |
| JP3504227B2 (ja) * | 2000-10-10 | 2004-03-08 | シャープ株式会社 | 低雑音コンバータ |
| US6400207B1 (en) * | 2001-04-03 | 2002-06-04 | Texas Instruments Incorporated | Quick turn-on disable/enable bias control circuit for high speed CMOS opamp |
| JP4801278B2 (ja) | 2001-04-23 | 2011-10-26 | 株式会社半導体エネルギー研究所 | 発光装置及びその作製方法 |
| JP4068022B2 (ja) * | 2003-07-16 | 2008-03-26 | Ｎｅｃエレクトロニクス株式会社 | 過電流検出回路及び負荷駆動回路 |
| JP2009277930A (ja) * | 2008-05-15 | 2009-11-26 | Nec Electronics Corp | 半導体装置 |
| CN102347739B (zh) * | 2010-08-06 | 2014-10-15 | 上海开通数控有限公司 | 高精度限流电压跟踪电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4777387A (en) * | 1984-02-21 | 1988-10-11 | International Rectifier Corporation | Fast turn-off circuit for photovoltaic driven MOSFET |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| US4809122A (en) * | 1987-07-31 | 1989-02-28 | Brunswick Corporation | Self-protective fuel pump driver circuit |
| US5021682A (en) * | 1989-05-11 | 1991-06-04 | National Semiconductor Corporation | Instantaneous power limiting circuit |
-
1993
- 1993-09-30 EP EP93830400A patent/EP0647019B1/en not_active Expired - Lifetime
- 1993-09-30 DE DE69322866T patent/DE69322866T2/de not_active Expired - Fee Related
-
1994
- 1994-09-29 JP JP23539794A patent/JP3213488B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-14 US US08/615,729 patent/US5578956A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7158700B2 (ja) | 2018-03-28 | 2022-10-24 | 国立研究開発法人 海上・港湾・航空技術研究所 | モジュール式船尾ダクトの組み立て方法、モジュール式船尾ダクト、及び船舶 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0647019A1 (en) | 1995-04-05 |
| EP0647019B1 (en) | 1998-12-30 |
| DE69322866T2 (de) | 1999-05-20 |
| JPH07212156A (ja) | 1995-08-11 |
| US5578956A (en) | 1996-11-26 |
| DE69322866D1 (de) | 1999-02-11 |
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