JP3201970B2 - 半導体成膜方法 - Google Patents
半導体成膜方法Info
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Description
方法に関し、特に、枚葉式ポリシリコン膜の成膜方法に
関する。
がら説明する。
すフローチャートである。図7に示すように、第1に、
反応室の壁面に付着した不要な反応生成物に対して、塩
化水素(HCl)を用いて温度が約1150℃で900
秒間のエッチングを行なって該反応生成物を除去する。
安定するように、ジクロロシラン(SiH2 Cl2 )を
用いて温度が約950℃で540秒間の、さらに、モノ
シラン(SiH4 )及びフォスフィン(PH3 )を用い
て温度が660℃で1860秒間の合計2400秒間
の、反応室の内部に設けられた基板保持体であるサセプ
タに対してポリシリコン膜のコーティングを行なう。
ラン(SiH4 )及びフォスフィン(PH3 )を用い
て、1枚の半導体基板の主面に膜厚が150nmのポリ
シリコン膜を成膜し、半導体基板の合計枚数が200枚
になるまで連続して成膜する。製造の都合上、半導体基
板50枚が1単位の場合は、該1単位を4回まで連続し
てポリシリコン膜を成膜する。
コン膜を除去するため、該ポリシリコン膜に対して、塩
化水素(HCl)を用いて温度が約1150℃で900
秒間のエッチングを行なう。
サイクルとして繰り返す。
来の半導体成膜方法は、成膜対象であるポリシリコン膜
の膜厚が安定しないという問題とパーティクルの発生が
多いという問題とを有している。このため、半導体デバ
イスの歩留りが低下する事態を招いていた。
し、生産性の低下を招くことなく、成膜される半導体薄
膜の膜厚の均一化とパーティクルの低減とを実現できる
ようにすることを目的とする。
め、本発明は、半導体基板上のポリシリコン膜の成膜
と、反応室の内部に設けられたサセプタに対する不要生
成物のエッチング除去とを1枚の半導体基板ごとに繰り
返し、さらに、所定枚数のポリシリコン膜を成膜した後
に、反応室の壁面の不要生成物のエッチング除去を行な
うものである。
段は、枚葉式により所定数の半導体基板に対して半導体
薄膜をそれぞれ成膜する半導体成膜方法を対象とし、反
応室の内部に設けられたサセプタの1つの面の温度を測
定し、サセプタの基板保持面に保持される半導体基板の
温度を制御しながら、所定数の半導体基板のうちの1枚
に半導体薄膜を成膜する成膜工程と、成膜した後にエッ
チングによりサセプタに付着した反応生成物を除去する
第1のエッチング除去工程と、所定数の半導体基板の残
りの1枚ずつに、成膜工程と、サセプタに付着した反応
生成物を除去し、所定数の半導体基板のそれぞれに成膜
される半導体薄膜の膜厚が均一となるように第1のエッ
チング除去工程とを行なった後、エッチングにより反応
室の壁面に付着した反応生成物を除去する第2のエッチ
ング除去工程とを備えている。
板に半導体薄膜を成膜するたびごとに、第1のエッチン
グ除去工程において、反応室内部に設けられたサセプタ
に付着する反応生成物をエッチング除去するため、サセ
プタの輻射率を測定するパイロメータの基板温度の読み
取り誤差が低減される。また、所定枚数の半導体薄膜の
成膜工程と第1のエッチング除去工程を行なった後に、
第2のエッチング除去工程において、さらに、反応室の
壁面全体に付着した反応生成物のエッチング除去を行な
うため、半導体薄膜の成膜ごとに行なうエッチング除去
に必要な時間を短縮できる。
半導体薄膜がポリシリコン膜である構成を付加するもの
である。
しながら説明する。
膜方法を実現するための枚葉式ポリシリコン成膜装置に
おける反応室を示す概略構成図である。図1に示すよう
に、石英よりなるアッパードーム10aとロアードーム
10bとからなる反応室10の内部には、SiCコート
されたカーボンよりなるサセプタ11aが設けられてい
る。サセプタ11aの基板保持面の周縁部には、SiC
コートされたカーボンよりなり高さが3mmのサセプタ
ピン11bが設けられ、半導体基板20は該サセプタピ
ン11bを介してサセプタ11aに保持される。サセプ
タ11aの基板保持面の裏面には、基板保持面の中心で
且つ該基板保持面に対して垂直に回転軸11cが設けら
れており、該回転軸11cが回転することにより、サセ
プタ11aの基板保持面は回転軸11cに対して垂直な
面内で回転することができる。
び該サセプタ11aに保持されている半導体基板20を
所定の温度に保温するランプ12,12,…が設けられ
ている。
aの裏面を臨む位置には、サセプタ11aの輻射率(エ
ミシビティ)を測定するパイロメータ13が設けられて
おり、測定された輻射率に応じてランプ12の出力が制
御される。
シラン(SiH4 )、フォスフィン(PH3 )又は塩化
水素(HCl)等のガスは、図1の左方向から反応室1
0の内部に導入され、右方向に排気される。半導体基板
20及びサセプタ11aは回転速度が8rpmで回転さ
れることにより、ポリシリコン膜の膜厚の面内均一性を
向上させている。
膜方法を示すフローチャートである。図1に示すよう
に、まず、反応室初期エッチング除去工程ST1におい
て、反応室10の壁面及びサセプタ11aに付着した反
応生成物に対して、塩化水素(HCl)を用いて温度が
約1150℃で50秒間のエッチングを行なうことによ
り該反応生成物を除去する。
おいて、サセプタ11aのサセプタピン11bに所定の
半導体基板20を保持した後、温度を660℃に設定
し、モノシラン(SiH4 )及びフォスフィン(PH
3 )を反応室10に導入して該半導体基板20の主面上
に膜厚が150nmのポリシリコン膜を成膜する。
チング除去工程としてのサセプタエッチング除去工程S
T2bにおいて、塩化水素(HCl)を用いて温度が約
1150℃で50秒間のエッチングを行なうことによ
り、サセプタ11aに付着した反応生成物を除去する。
ここでは、ポリシリコン膜成膜工程ST2a及びサセプ
タエッチング除去工程ST2bを50回繰り返すことに
より1サイクルとする。なお、反応室10の内壁面に付
着した反応生成物も同時に除去されることは自明であ
る。
反応室内壁面エッチング除去工程ST3において、1サ
イクル分の半導体基板20を処理した後、反応室10の
内壁面全体に対して、塩化水素(HCl)を用いて温度
が約1150℃で500秒間のエッチングを行なうこと
により、反応室10の壁面に付着した反応生成物を除去
する。なお、サセプタ11aに付着した反応生成物も同
時に除去されることは自明である。
しており、従来のポリシリコン膜の成膜方法による成膜
結果のデータと比較しながら、その効果を順次説明す
る。
ン膜の成膜方法を用いて得られる膜厚再現性を表わすグ
ラフであり、図8は従来のポリシリコン膜の成膜方法を
用いて得られる膜厚再現性を表わすグラフである。ここ
で、横軸はウエハ枚数を示し縦軸は膜厚を示す。
に対してポリシリコン膜のコーティングを行なった後
の、1/4サイクルに相当する50枚分の従来の膜厚デ
ータを表わしている。図8に示すように、成膜開始から
5枚程度まではポリシリコン膜の膜厚が上昇し、その
後、徐々に膜厚が減少している。50枚の半導体基板間
のバラツキは、±4.47%と大きく、ポリシリコン膜
の膜厚が安定していないことが分かる。開始直後のポリ
シリコン膜の膜厚上昇は、サセプタ裏面に成膜されるポ
リシリコン膜の膜厚がまだ小さく、パイロメータによる
読み取り値が安定していないためであると推測される。
また、その後、ポリシリコン膜厚が徐々に減少するの
は、サセプタ裏面にポリシリコン膜が徐々に成膜されて
サセプタ裏面からの熱輻射が減少し、その結果、半導体
基板表面の温度が低下するためであると推測される。
板に連続してポリシリコン膜を成膜した後、反応室の内
壁面等に付着する反応生成物を除去する方法では、反応
室の内部のサセプタに付着するポリシリコン膜が時間と
共に徐々に変化するため、ポリシリコン膜の膜厚の安定
化を図ることは困難である。
る成膜方法により得られる1サイクル分の50枚の膜厚
データによると、50枚の半導体基板間のバラツキは±
0.45%であって、非常に安定している。サセプタエ
ッチング除去工程ST2bにおいて、1枚の半導体基板
上にポリシリコン膜を成膜する度ごとに、エッチングを
行なうため、反応室内部のサセプタに付着するポリシリ
コン膜が除去されて、ポリシリコン膜の膜厚が安定する
と考えられる。
ン膜の成膜方法を用いた場合のパーティクル発生数を表
わすグラフであり、図9は従来のポリシリコン膜の成膜
方法を用いた場合のパーティクル発生数を表わすグラフ
である。ここで、横軸はウエハ枚数を示し縦軸はパーテ
ィクル発生数を示す。
600枚分)のパーティクル発生数を示し、ウエハN
O.0は反応室の内壁面の反応生成物のエッチング除去
及びポリシリコン・コ−ティングの直後を示し、ウエハ
NO.1,51,101,151は反応室壁面の該エッ
チング除去及び該ポリシリコン・コーティング後に処理
された半導体基板の枚数を示す。図9に示すように、反
応室内部のサセプタに対するポリシリコン・コーティン
グの後に、特に多くのパーティクルが発生していること
が分かる。反応室の内部に残留したジクロロシラン(S
iH2 Cl2 )が半導体基板表面に吸着し、ポリシリコ
ン膜の異常成長を引き起こしているためであると推測さ
れる。ジクロロシラン(SiH2 Cl2 )を用いず、モ
ノシラン(SiH4 )及びフォスフィン(PH3 )だけ
を用いて、サセプタのポリシリコン・コーティングを行
なう方法も考えられるが、該ポリシリコン・コーティン
グに必要な時間が非常に長くなり、生産性が低下すると
いう問題が生じる。
12サイクル分(=半導体基板600枚分)のパーティ
クル発生数を示す。12サイクルは、従来の方法の3サ
イクル分に当たる。図4において、ウエハNO.0は反
応室壁面の反応生成物のエッチング除去の直後を示し、
ウエハNO.1は反応室壁面の該エッチング除去の直後
に処理された半導体基板の枚数を示す。図4に示すよう
に、パーティクル発生数が非常に少なく、成膜された膜
質が安定していることが分かる。また、膜厚の安定化を
図るための、従来行なわれているサセプタへのポリシリ
コン・コーティングが不要となり、パーティクル発生の
要因であるジクロロシラン(SiH2 Cl2 )ガスを用
いないため、パーティクル発生数が減少すると考えられ
る。
成膜方法における動作タイミングを説明する。
成膜方法と半導体基板の流れとの関係を示すチャート図
である。図5に示すように、1サイクル分の50枚の半
導体基板にポリシリコン膜を成膜し終わった後、工程S
T3に示すように、反応室の内壁面等にエッチング除去
を500秒間行なっているが、工程ST10に示す、反
応室の真空度を保持するためのロードロック室(=真空
予備室)の600秒間の大気解放と同時期に行なわれる
ため、工程ST3に起因するスループットの低下は全く
生じないことが分かる。
シリコン膜を成膜した後、工程ST3に示す反応室内壁
面のエッチング除去を行なうため、工程ST2bに示
す、スループットを決定する要因となるサセプタに対す
るエッチング除去を必要最低限の時間で行なうことがで
きる。
導体基板を処理するごとに行なわれるエッチング除去の
みで反応室壁面の全体にわたるエッチング除去を行な
い、工程ST3を全く行なわないとすると、工程ST2
bの所要時間は93秒となる。従って、本実施形態のよ
うに、1サイクル分のポリシリコン膜を成膜した後にも
工程ST3に示す反応室壁面全体に対するエッチング除
去を併用する場合には、工程ST2bの所要時間を50
秒にまで短縮することができる。
て得られる成膜のスループットと本実施形態に係る成膜
方法を用いて得られる成膜のスループットとの比較を行
なうと、従来の成膜方法によるスループットは11.5
枚/hrであり、本実施形態を用いた場合のスループッ
トは12.7枚/hrである。従って、本実施形態の方
が成膜のスループットが向上することが分かる。
導体基板にポリシリコン膜を成膜した後に、図5の工程
ST3に示す反応室内壁面に対するエッチング除去を行
なうようにしているが、これに限らず、1/2サイクル
である25枚の半導体基板にポリシリコン膜を成膜した
後に、反応室内壁面のエッチング除去を行なっても、同
様の効果を得られることは明らかである。
の大気開放中に、工程ST3に示す反応室内壁面に対す
るエッチング除去を行なっているが、これに限らず、工
程ST5に示すロードロック室の真空引き中に実施して
も、同様の効果を得られる。
の大気開放中にのみ、工程ST3に示す反応室内壁面に
対するエッチング除去を行なっているが、工程ST5に
示すロードロック室の真空引き中と工程ST10に示す
大気開放中とに分割して行なっても同様の効果を得られ
る。
するエッチング除去を500秒間で1回の割合で行なっ
ているが、これに限らず、数回に分割して行なっても同
様の効果を得られることは明らかである。
対するエッチング除去用のガスとして、塩化水素(HC
L)を用いたが、これに限らず、三フッ化塩素(ClF
3 )等のエッチングガスを用いても、同様の効果を得ら
れることはいうまでもない。
よると、1枚の半導体基板に半導体薄膜を成膜するたび
ごとに、その後の第1のエッチング除去工程において、
反応室の内部に設けられたサセプタに付着する反応生成
物をエッチング除去するため、サセプタの輻射率を測定
するパイロメータの基板温度の読み取り誤差が低減され
る。その結果、半導体基板の温度が安定するため、半導
体薄膜の膜厚の均一化を図ることができる。これによ
り、従来、半導体薄膜の膜厚を安定させるために必要で
あった反応室壁面の成膜対象の半導体によるコーティン
グが不要となるため、半導体がポリシリコンからなる場
合にはジクロロシランに起因するパーティクルの発生を
抑制できる。その結果、成膜の膜質が向上するので、半
導体デバイスの歩留りが向上する。
た後に、第2のエッチング除去工程において、反応室の
壁面に付着した反応生成物のエッチング除去を行なうた
め、半導体薄膜の成膜ごとに行なうエッチング除去に必
要な時間を短縮することができるので、生産性の低下を
招くことはない。
現するための枚葉式ポリシリコン成膜装置における反応
室を示す概略構成図である。
すフローチャートである。
いた場合の膜厚再現性を表わすグラフである。
いた場合のパーティクル発生数を表わすグラフである。
導体基板の流れとの関係を示すチャート図である。
の成膜のスループットと従来の成膜方法を用いた場合の
成膜のスループットとを示す図である。
ある。
性を表わすグラフである。
クル発生数を表わすグラフである。
Claims (2)
- 【請求項1】 枚葉式により所定数の半導体基板に対し
て半導体薄膜をそれぞれ成膜する半導体成膜方法であっ
て、 反応室の内部に設けられたサセプタの1つの面の温度を
測定し、前記サセプタの基板保持面に保持される半導体
基板の温度を制御しながら、 前記所定数の半導体基板のうちの1枚に半導体薄膜を成
膜する成膜工程と、 成膜した後にエッチングにより前記サセプタに付着した
反応生成物を除去する第1のエッチング除去工程と、 前記所定数の半導体基板の残りの1枚ずつに、前記成膜
工程と、前記サセプタに付着した反応生成物を除去し、
前記所定数の半導体基板のそれぞれに成膜される半導体
薄膜の膜厚が均一となるように前記第1のエッチング除
去工程とを行なった後、エッチングにより前記反応室の
壁面に付着した反応生成物を除去する第2のエッチング
除去工程とを備えていることを特徴とする半導体成膜方
法。 - 【請求項2】 前記半導体薄膜はポリシリコン膜である
ことを特徴とする請求項1に記載の半導体成膜方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07722697A JP3201970B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体成膜方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07722697A JP3201970B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体成膜方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10270364A JPH10270364A (ja) | 1998-10-09 |
JP3201970B2 true JP3201970B2 (ja) | 2001-08-27 |
Family
ID=13627949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07722697A Expired - Lifetime JP3201970B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体成膜方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3201970B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5609755B2 (ja) * | 2011-04-20 | 2014-10-22 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
CN104112662A (zh) * | 2014-07-25 | 2014-10-22 | 中国科学院半导体研究所 | 气相外延在线清洗装置及方法 |
JP7188256B2 (ja) * | 2019-04-18 | 2022-12-13 | 株式会社Sumco | 気相成長方法及び気相成長装置 |
-
1997
- 1997-03-28 JP JP07722697A patent/JP3201970B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH10270364A (ja) | 1998-10-09 |
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