JP3195359B2 - パッケージされていない半導体ダイを試験するためのシリコンをベースとする進入深度自動制限配線を製造するための方法 - Google Patents

パッケージされていない半導体ダイを試験するためのシリコンをベースとする進入深度自動制限配線を製造するための方法

Info

Publication number
JP3195359B2
JP3195359B2 JP51550196A JP51550196A JP3195359B2 JP 3195359 B2 JP3195359 B2 JP 3195359B2 JP 51550196 A JP51550196 A JP 51550196A JP 51550196 A JP51550196 A JP 51550196A JP 3195359 B2 JP3195359 B2 JP 3195359B2
Authority
JP
Japan
Prior art keywords
layer
forming
silicon
conductive
contact member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP51550196A
Other languages
English (en)
Other versions
JPH10506196A (ja
Inventor
アクラム，サルマン
エム． ファーンワース，ウォリン
ジー． ウッド，アラン
Original Assignee
マイクロン、テクノロジー、インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン、テクノロジー、インコーポレーテッド filed Critical マイクロン、テクノロジー、インコーポレーテッド
Publication of JPH10506196A publication Critical patent/JPH10506196A/ja
Application granted granted Critical
Publication of JP3195359B2 publication Critical patent/JP3195359B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G01R1/06733—Geometry aspects
    • G01R1/06738—Geometry aspects related to tip portion
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07314—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0373—Conductors having a fine structure, e.g. providing a plurality of contact points with a structured tool
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09045—Locally raised area or protrusion of insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/325—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49453—Pulley making

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Led Device Packages (AREA)
  • Measuring Leads Or Probes (AREA)
  • Formation Of Insulating Films (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Description

【発明の詳細な説明】 本発明は、一般的には半導体の製造に関し、より詳細
にはパッケージされていないディスクリートの半導体ダ
イ上の集積回路の作動性を試験するのに適した配線を製
造するための方法に関する。
半導体業界のうちで最も成長の著しい分野の一つとし
て、マルチチップモジュール（MCM）の製造がある。マ
ルチチップモジュールはパーソナルコンピュータ用チッ
プセットを形成するためにコンピュータや通信機器、例
えばモデムおよびセルラー電話での使用が増加してい
る。更に民生用電子機器、例えば腕時計や計算機には一
般にこれらのマルチチップモジュールが含まれている。
マルチチップモジュールでは接着剤を使って基板に封
入されていないダイ（すなわちチップ）を固定する。次
に、各ダイ上のボンディングパッドおよび基板上の電気
リード線に直接電気接続する。マルチチップモジュール
はパッケージされたダイよりもコストパフォーマンスが
極めて優れているので好ましい。西暦2000年までにすべ
てのダイのうちの25％がパッケージされていない状態で
利用されることになると予想されている。
マルチチップモジュールが使用される傾向からすれば
良好な周知のダイ（KGD）として認定され、試験され
た、封入されていないダイを供給することが半導体メー
カーに求められている。このため個々の、すなわちディ
スクリートな半導体ダイを試験するのに適した試験装置
が開発されている。例えばCorbett外に付与された米国
特許第4,899,107号およびWood外に付与されMicron Tech
nology社に譲渡された米国特許第5,302,891号には、デ
ィスクリートダイのためのバーンイン試験を行うための
試験装置が開示されている。更に、Elder外に付与され
た米国特許第5,123,850号およびMalhi外に付与され、Te
xas Instruments社に譲渡された米国特許第5,073,117号
にはディスクリートダイのための他の試験装置が開示さ
れている。
このタイプの試験装置では、パッケージされていない
ディスクリートダイ上のボンディングパッドまたは他の
接点位置と、試験装置の外部試験回路との間を、永久的
でない状態で電気的に接続しなければならない。ボンデ
ィングパッドはダイの集積回路を試験するための接続ポ
イントとなる。半導体ダイ上のボンディングパッドは一
般にアルミ、金または異なるパッド用合金を使用したハ
ンダのいずれかによって形成される。更にボンディング
パッドは平坦な平面状に形成してもよいし、また盛り上
がったバンプ状に形成してもよい。
ディスクリートダイ用の試験装置はダイのボンディン
グパッドに永久的でない状態で接続するのに異なった技
術を利用している。例えば先に引用したWood外の装置
は、非ボンディングTAB（テープ自動化ボンディング）
技術を利用したダイ接触部材を利用している。エルダー
外の装置はボンディングパッドに接触するためのプロー
ブバンプまたは部材の構造を有する可撓性配線部材を使
用している。Malhi外の装置はボンディングパッドに接
触するのに片持ち式のプローブチップの構造を利用して
いる。
上記とは異なり、電気的な接続をするのに永久的でな
いワイヤボンディング技術も利用することができる。Ki
nsman氏に付与され、Micron Technology社に譲渡された
米国特許第5,173,451号は、キャリア内に各ダイを取り
付け、超音波くさびボンディング技術を利用してボンデ
ィングパッドに非永久的にボンディングワイヤを取り付
ける方法を開示している。キャリアおよびダイは試験装
置内に設置されており、ボンディングワイヤはダイ上の
集積回路を試験するための外部試験回路に接続されてい
る。試験が完了した後に一時的なボンディングワイヤを
ボンディングパッドから外し、キャリアからダイを外す
ようになっている。
ダイ上のボンディングパッドと試験装置の回路とを接
続するのに、これまではワイヤボンディングの他に配線
構造を除くTAB配線およびプローブチップが使用されて
いる。例えばLiu他に付与された米国特許第5,177,439号
は、ダイのボンディングパッドと電気的に接触するため
のプローブカードを含む試験装置を開示している。この
プローブカードはシリコンのような半導体材料から形成
された配線構造体である。このLiuのプローブカードは
ボンディングパッドと接触するための導電性フィルムで
コーティングされた先のとがったシリコンの突起を含
む。Byrnes外に付与された米国特許第5,207,585号は、
平らなパッドまたは導電性バンプとして形成されたボン
ディングパッドに一時的に接続するための電極を有する
可撓性ペリクルとして形成された配線構造体を開示して
いる。
どのボンディングパッド接続技術を利用するかとは関
係なく、ボンディングパッドへの損傷ができるだけ少な
い接続を行うことが望ましい。ボンディングパッドへの
一時的な接続によりパッドに損傷が生じると、ダイ全体
に欠陥があるものと見なされることがある。接続に際
し、ボンディングパッドとの抵抗すなわちオーミック接
触抵抗が少ないことも要求されるので、このようなこと
は達成が困難である。ボンディングパッドは一般に金属
酸化物の層を含むが、この層はオーミック接触するため
に内部へ進入する必要がある。従来のいくつかの配線構
造体、例えばプローブカードは、ボンディングパッドを
引っ掻き、これにより酸化物の層が除かれるので、ボン
ディングパッドに過度の損傷が生じる。プローブの先端
は酸化物の層および金属ボンディングパッドの双方を突
き刺すことができるので、深い傷が残ることがある。そ
の他の配線構造体、例えばプローブバンプは、酸化剤の
層に突き刺すこともできないので、オーミック接触部を
形成することがができない。
KGD試験における別の重要な検討事項として、試験操
作中に生じる熱膨張の作用がある。バーンイン試験中に
ダイは高温に加熱される。これによりダイおよび試験機
器は熱膨張する。ボンディングパッドと配線構造体とが
異なる値だけ膨張する場合、これら部品の間に応力が生
じ、両者の間の電気的接続に悪影響が及ぶことがある。
更にこれによりボンディングパッドに過度の損傷が生じ
ることもある。
一般に、ディスクリート半導体ダイを試験するための
現在の物理的試験装置は、最適な歩留まりでKGDを提供
する際の制限的要因となっている。明らかなように、コ
スト的に有利であり、大規模な半導体製造の現在の技術
に利用できる技術では、ディスクリートダイ用の改善さ
れた試験方法および装置が望まれている。
従って、本発明の目的は、ディスクリート半導体ダイ
を試験するための一時的な配線を製造するための改良さ
れた方法を提供することにある。本発明の別の目的は、
大規模な半導体製造に適合し、改良された配線構造体を
提供する一時的配線を製造するための改良された方法を
提供することにある。本発明の更に別の目的は、導電性
チップおよび外部試験回路に接続するための低抵抗導電
性トレースを有する接触部材を特徴とする、一時的配線
を製造するための改良された方法を提供することにあ
る。
本発明によれば、パッケージされておらず、ディスク
リートな半導体ダイの試験に使用するのに適した一時的
配線を製造する方法が提供される。この配線はダイ上の
ボンディングパッドまたは他の接点位置に接触するよう
になっている突出する接触部材を有するシリコン基板を
含む。これら接触部材はダイ上のボンディングパッドの
大きさおよび間隔に一致するパターンで基板に一体的に
形成される。各接触部材の先端は導電層によってカバー
されている。導電層は金属またはシリサイドで形成でき
る。導電層と電気的に接触するように導電性トレースす
なわちランナーが形成される。外部試験回路への導電路
となるように導電性トレースにボンディングワイヤが取
り付けられ、更に各接触部材の先端は１つ以上の盛り上
がった突起を含み、これら突起は導電層によってカバー
され、オーミック接触を確立するようにダイのボンディ
ングパッドを突き刺すようになっている。図示した実施
の形態では、これら盛り上がった突起は鋭利にされた刃
すなわちナイフエッジとして形成される。盛り上がった
突起のボンディングパッドへの進入深度は接触部材およ
び盛り上がった突起の大きさおよび構造によって自動的
に制限される。より詳細には、接触部材の頂部表面は盛
り上がった突起に対する進入停止平面として働く。
一般的に述べた本発明の方法は、接触部材、接触部材
の先端に導電層および導電層に対する導電性トレースを
形成する方法を提供するものである。各接触部材の先端
に形成された導電層は絶縁層によって配線のシリコン基
板から分離される。シリサイド導電性を形成するために
接触部材上にシリコンを含む層（例えばポリシリコン、
アモルファスシリコン）および金属層（例えば白金、チ
タン）をデポジットし、シリサイド（例えばPtSi2、TiS
i2）を形成するように反応させることができる。次に、
シリサイド層に対して選択的にエッチングすることによ
りシリコンを含む層および金属層を除く。シリサイド層
の形成後に導電層（例えばアルミ）をデポジットし（シ
リサイド層に接触させ）、更に導電性トレースを形成す
るようにパターン形成する。
好ましくは単一基板すなわちウェーハ上に多数の配線
を形成することが好ましい。次にこの基板は、ダイシン
グ（例えばソーカッティング）し、配線を一つずつ別個
にすることができる。
詳細に説明する本発明の方法は、ダイのボンディング
パッドに進入するための突出する頂点（例えばナイフエ
ッジ、とがった突起）を各々が有する盛り上がった接触
部材のアレイを基板に形成する工程と、接触部材および
基板上に絶縁層（例えば酸化物）を形成する工程と、絶
縁層上にシリコンを含む層を形成する工程と、シリコン
を含む層を覆うように第２絶縁層を形成する工程と、下
方のシリコンを含む層を露出するように接触部材上の第
２絶縁層を除去する工程と、接触部材および基板上の第
１金属層をデポジットする工程と、シリサイド層を形成
するように第１金属層およびシリコンを含む層を焼結す
る工程と、シリサイド層でカバーされた接触部材を残す
ようにシリサイド層に選択的に第１金属層をエッチング
する工程と、シリサイド層に選択的に第２絶縁層および
シリコンを含む層をエッチングする工程と、シリサイド
層に接触する状態に基板上に第２金属層をデポジットす
る工程と、シリサイド層に接触する導電性トレースを形
成するように所定の領域から第２金属層をエッチングす
る工程とを含む。
本発明の方法の１つの利点は、接触部材に自動整合さ
れた低抵抗率のシリサイド層を容易に形成できることで
ある。更にこの方法は、標準的なフォトレジストパター
ン形成方法を使用しているので、簡単であり、かつコス
トを削減することができる。更にシリサイド層に対する
導電性トレースは抵抗率が低い。説明が進むにつれ本発
明の別の目的、利点および能力がより明らかとなろう。
図１は、本発明に従い配線を形成するための初期プロ
セス工程を示す半導体基板の一部の略横断面図である。
図２は、本発明の方法のうちの別の工程を示す基板の
略横断面図である。
図３は、図２の平面図である。
図４は、本発明の方法における別の工程を示す基板の
略横断面図である。
図５は、本発明の方法における別の工程を示す基板の
略横断面図である。
図６は、図５の平面図である。
図７は、本発明の方法における別の工程を示す基板の
略横断面図である。
図８は、本発明の方法における別の工程を示す基板の
略横断面図である。
図９は、一部が完成した接触部材を示す、本発明の方
法における別の工程を示す略斜視図である。
図10は、接触部材上の先端に導電性シリサイド層を形
成するための、本発明の方法における別の工程を示す基
板の略横断面図である。
図11は、シリサイド層の形成における別の工程を示す
略横断面図である。
図12は、導電性シリサイド層の形成における別の工程
を示す略横断面図である。
図13は、シリサイド層の形成における別の工程を示す
略横断面図である。
図14は、完成した接触部材および導電性トレースを示
す略横断面図である。
図15は、ダイを試験する間の半導体ダイのボンディン
グパッドと電気的に接触している、本発明に従って製造
された配線を示す略横断面図である。
図16は、完成した接触部材および導電性トレースの別
の実施の形態を示す略横断面図である。
図17は、ダイが重ねられた完成した配線の平面図であ
る。
次に、図１を参照すると、ここにはディスクリート半
導体ダイを試験するための配線10を形成するための方法
が示されている。配線10は半導体材料、例えば単結晶シ
リコンから形成された基板12を含む。この基板12は窒化
シリコン（Si3N4）から成るマスク層16が形成されたプ
レーナ状外側表面14を含む。このマスク層16の代表的な
厚みは約500〜3000オングストロームである。このマス
ク層16は適当なデポジット方法、例えばCVDを使って形
成できる。
次に、図２に示すように、マスク層16をパターン化
し、基板12に対して選択的にエッチングし、マスクブロ
ック18、20、24および26を含むハードマスクを形成す
る。このエッチング工程は、マスク層16に対して使用さ
れる材料に応じ、ウェットエッチングまたはドライエッ
チングを使用して実行することができる。例えば高温
（例えば180℃）のリン酸を使用して窒化シリコンの層
をエッチングすることができる。
図３の平面図に示されるように、マスキングブロック
18、20、24および26は平行な離隔したアレイに形成さ
れ、半導体ダイのほぼ長方形または正方形の形状（例え
ば100μｍ×100μｍ）のボンディングパッドの周辺内に
フィットするような大きさと形状にされる。明らかなよ
うに、かかる平行な離隔したアレイは単なる例にすぎ
ず、他の形状も可能である。マスキングブロックの他の
適当な配置としては、閉じた長方形、正方形、三角形、
Ｔ字形およびＸ字形がある。
次に、図４に示すように、ウェットまたはドライ等方
性または異方性エッチングプロセスを使用して基板上に
突出した頂点40、42、44、46を形成する。方向によって
エッチングレートが異なる異方性エッチングを行うに
は、KOHとH2Oとの混合物を含むエッチング溶液を利用す
ることができる。この等方性エッチングの結果、図５に
示されるような三角形をした先端が形成される。これは
異なる結晶配列に沿う単結晶シリコンのエッチングレー
トが異なった結果である。すべての方向にエッチングレ
ートが同じである等方性エッチングを行うには、HFと、
HNO3と、H2Oとの混合物を含むエッチング溶液を使用で
きる。
上記の方法とは異なり、等方性または異方性エッチン
グ方法の代わりに基板を酸化雰囲気中に露出し、マスク
層16のマスキングブロック18、20、24、26にカバーされ
ていない基板12の部分を酸化することができる。一例と
して、この酸化雰囲気は高温（例えば950℃）のスチー
ムおよびO2を含むことができる。この酸化雰囲気は基板
12の露出した部分を酸化し、絶縁層49（例えば二酸化シ
リコン）を形成する。これと同時にマスキングブロック
の下に突出した頂点40、42、44および46が形成される。
この突出した頂点40、42、44、46は基板12と異なる材料
をデポジットすることによっても形成することができ
る。
次に、図５に示すように、基板12に選択的なウェット
エッチング剤、例えばH3PO4を使用してマスキングブロ
ック18、20、24、26を剥離する。酸化プロセスでは適当
なウェットエッチング剤、例えばHFを使用して絶縁層49
を剥離する。
したがって、図６に示されるようにパターン形成工
程、エッチング工程および剥離工程によって平行な離隔
したナイフのエッジ状をした突出した頂点40、42、44、
46が形成される。この突出した頂点40、42、44、46は、
半導体ダイのほぼ長方形または正方形のボンディングパ
ッドの境界内に周辺全体の寸法が入る頂点グループ43を
形成する。各ボンディングパッドに対し多数のナイフエ
ッジが形成されるが、ボンディングパッド１つにつき１
つのナイフエッジを設けることも好ましいと理解すべき
である。
突出頂点40、42、44、46は基板12の表面56から突出
し、先端58およびベース60を含む。隣接する突出頂点4
0、42、44、46のベース60はそれらの間に進入停止平面6
2を構成するのに充分な距離だけ互いに離隔する。頂点
の間の間隔の例は10μｍであるが、個々の停止平面62の
長さの一例は３〜10μｍとなる。この進入停止平面62の
機能は次の説明から明らかとなろう。各突出頂点40、4
2、44、46の先端58およびベース60は半導体ダイ上のボ
ンディングパッドの厚みの約半分であることが好ましい
保護距離だけ離隔している。例えばこの突出長さは0.5
〜１μｍの大きさとなる。突出頂点40、42、44、46、48
の形成後に更にエッチングを行って頂点40、42、44、46
を更にシャープにすることもできる。
次に図７に示されるように、頂点部グループ43におけ
る突出頂点40、42、44、46のすべてを窒化物のマスキン
グ層64でカバーし、フォトパターン形成する。次に、図
８に示されるように、マスキング層60の周りの基板12を
エッチングし、盛り上がった接触部材65を形成する。代
表的なエッチング技術としてはKOHとH2Oの混合物を用い
てウェット異方性エッチングする方法がある。このタイ
プのエッチングは当業者にはバルクマイクロマシニング
としても知られている。接触部材65を半導体ダイのボン
ディングパッドに接触するような大きさと形状にする。
上から見た各接触部材65はほぼ正方形をした四角形の周
辺形状を有し、ボンディングパッドの周囲内に入るよう
な大きさとされている。この接触部材65は三角形、多角
形または円のような他の周辺形状とすることも可能であ
る。各接触部材65の高さは50〜100μｍの大きさであ
り、各辺の幅は約40〜80μｍの大きさである。図９は基
板から延長する２つの隣接する接触部材65aおよび65bを
示す。接触部材65aおよび65bの間隔は半導体ダイ上の隣
接するボンディングパッドの間隔（例えば50〜100μ
ｍ）に一致する。
本発明の方法は各接触部材65の先端に導電性シリサイ
ド層78A（図14）を形成するようになっている。更に、
導電性トレース80（図14）はシリサイド層78A（図14）
に対する導電路となるように形成される。この方法のこ
の部分については図10〜14に示されている。
まず最初に、図10に示されるように基板12および接触
部材65上に絶縁層68（例えばSiO2）を形成する。この絶
縁層68は基板12を酸化することによって形成し、基板12
を短期間酸化雰囲気に露出することによって達成でき
る。SiO2はCVDを使ってもデポジットすることができ
る。この目的に適した他の一般に使用される絶縁物とし
てSi3N4がある。
図10にも示されるように、絶縁層68上にシリコンを含
む層、例えばポリシリコン層70を形成する。このポリシ
リコン層70は後の処理中に金属層78（図13）によってシ
リサイドを形成するのに必要である。ポリシリコン層70
はドーピングされたポリシリコンまたはドープされてい
ないポリシリコンで形成することができる。これとは異
なり、ポリシリコンの代わりに他のシリコン含有層、例
えばドーピングされたアモルファスシリコンまたはドー
ピングされていないアモルファスシリコンを含む層を使
用することができる。しかしながら、ポリシリコンは効
率が低く、電気的かつ構造的な性質が良好であり、エッ
チングプロセスをより簡単にするのでほとんどの用途で
ポリシリコンが好ましい。ポリシリコン層70は適当なデ
ポジットプロセス、例えば化学的気相方法またはエピタ
キシャル成長方法を使って絶縁層68上にデポジットする
ことができる。ポリシリコン層70の代表的な厚さは約50
0〜3000オングストロームとなる。
次に図11に示すように、ポリシリコン層70上に第２絶
縁層72（例えばSiO2）を形成する。この第２絶縁層72は
CVD技術を使ってデポジットしたり、またポリシリコン
層70を酸化雰囲気に露出することによっても形成するこ
とができる。この第２絶縁層72の代表的な厚さは約500
〜3000オングストロームとなる。
次に、図12に示すように、スピンオンまたは他の適当
なデポジット方法により基板12にフォトレジスト層74を
形成する。次に接触部材65が露出されるようにフォトレ
ジスト74を現像する。この方法は達成が比較的容易であ
る。その理由は、フォトレジスト74は構造体のより低い
部分、例えば基板12の表面にパドル状となる傾向があ
り、突出した接触部材65が露出されたままとなるからで
ある。
フォトレジスト74の現像の後に接触部材65上の第２絶
縁層72（図11）を除き、接触部材65の先端に露出したポ
リシリコン層70を残す。この工程は塩素またはフッ素基
エッチング剤、例えばCF4、CHF3、C2F6またはC3F8を使
ったドライエッチング方法を使用して達成することがで
きる。
次に、図13に示すようにフォトレジスト74を除去し、
露出したポリシリコン70上に金属層78をデポジットす
る。金属層78は接触部材65の先端および側壁上のポリシ
リコン層70をカバーし、頂点グループ43を完全にカバー
する。更に、金属層78は基板12上の第２絶縁層72をカバ
ーする。適当なデポジット方法、例えば低圧力化学的気
相法（LPCVD）または標準的な金属スパッタリング技術
または蒸着技術を用いて金属層78を約500〜3000オング
ストロームの厚さにデポジットすることができる。
金属層78は金属シリサイドを形成するようにポリシリ
コン層70と反応する金属から形成される。この適当な金
属としては超耐熱性金属、例えばチタン（Ti）、タング
ステン（Ｗ）、タンタル（Ta）、白金（Pt）およびモリ
ブデン（Mo）がある。一般にこれら金属のシリサイド
（WSi2、TaSi2、MOSi2、PtSi2およびTiSi2）はシリコン
層との合金となって形成される。その他の適当な金属と
してコバルト（CO）、ニッケル（Ni）、モリブデン（M
o）、銅（Cu）、金（Au）およびイリジウム（Ir）があ
る。
金属層78をデポジットした後に金属層78を加熱し、金
属層をポリシリコン層70と反応させ、シリサイドを形成
する焼結方法を実行する。このタイプの焼結方法は当業
者にはシリサイド焼結方法としても知られている。かか
るシリサイド焼結工程は、ポリシリコン層70および金属
層78の、一般に何千オングストロームもの厚み（例えば
2000〜3000オングストローム）を約650℃〜820℃の温度
に加熱することによって実行することができる。この焼
結方法は１回の工程または多数の温度工程で実行するこ
とができる。金属層78とポリシリコン層70との境界部に
シリサイド層78Aが形成される。
次に、図14に示されるように、接触部材75の先端にシ
リサイド層78Aを残しながら金属層78およびポリシリコ
ン層70の未反応部分を除く。これは金属層78およびポリ
シリコン層70をシリサイド層78Aに対して選択的にエッ
チングすることにより実行することができる。例えばTi
Si2の場合、チタニウム金属層78の未反応部分をエッチ
ングするには、金属層78を攻撃しシリサイド層78Aを侵
食しないアンモニアと過酸化物すなわちH2SO4、H2O2と
の混合物の溶液のようなウェットエッチング剤を使用す
ることができる。これと異なり、エッチング剤種、例え
ばCl2またはBCl3を使ったドライエッチング方法を使っ
てシリサイド層78Aに選択的に金属層78をエッチングす
ることができる。
シリサイド層78Aと選択的にポリシリコン層70の未反
応部分をエッチングするために、ウェットエッチング
剤、例えばHF:HNO3:H2O酸混合物（一般に1:10:10の比）
を使用して未反応部分を除去することができる。この目
的のために、ウェット等方性エッチング剤も使用するこ
とができる。これと異なり、ドライエッチング方法およ
びエッチング剤、例えば低圧力（一般に30m torr）でN
F3または130m torrでCl2およびHBrを使用してシリサイ
ド層78Aに選択的にポリシリコン層70をエッチングして
もよい。上記ポリシリコンのエッチング前に基板12上に
残った第２絶縁層72をエッチングして除去する必要があ
る。これは上記のようにドライエッチング方法により行
うことができる。図14に示すように、完成した配線10は
シリサイド層78Aを含み、このシリサイド層は接触部材6
5の先端と、頂点グループ73と、接触部材65の側壁の一
部をカバーする。これと異なり、図16に示されるように
接触部材65のベースの一部をカバーするようにシリサイ
ド層78Aを延長してもよい。
シリサイド層78Aの抵抗率はアニール方法を用いて下
げることができる。これは基板12およびシリサイド層を
数分の間約780℃〜850℃の間の温度まで加熱することに
よって達成することができる。
図14にも示されるように、シリサイド層78Aに電気的
に接触する導電路を設けるように基板12上に導電性トレ
ース80を形成してもよい。この導電性トレース80は極め
て導電性の高い金属、例えばアルミニウム、銅またはそ
の合金もしくは超耐熱性金属、例えばチタニウム、タン
グステン、タンタルおよびモリブデンまたはこれら金属
の合金から成る第２金属層をデポジットしエッチングす
ることにより形成する。導電性トレース80を形成するの
に他の導電性金属、例えばポリシリコンを使用すること
もできる。これら導電性トレース80は標準的な金属化方
法、例えばブランケットCVDデポジット方法またはスパ
ッタリング方法、その次に行うフォトパターン形成およ
びエッチングにより形成できる。例えば基板12上の所望
の領域から選択的にパターン形成されたアルミニウム層
をエッチングし、アルミニウム導電性トレース80を形成
するのにウェットエッチング剤、例えばH3PO4を使用す
ることができる。
図17は、完成した配線10内における導電性トレース80
および接触部材65のレイアウト例を示す。かかるレイア
ウトは試験されるダイのボンディングパッド形状に応じ
て決まる。１つの基板またはウェーハ（図示せず）上に
半導体回路製造技術を使用して多数の配線10を形成でき
ることが好ましい。ウェーハは後にソーイング（すなわ
ちダイシング）して配線10を一つずつ別個のものにする
ことができる。
再び図14を参照する。従来のワイヤボンディング方法
（例えばハンダボール）を用いて導電性トレース80にボ
ンディングワイヤ82をワイヤボンディングし、完成した
配線10から外部の試験回路への導電路を設ける。図17に
示されるように、各導電トレースはボンディングワイヤ
82をワイヤボンディングするためのボンディングサイト
92を含む。ワイヤボンディング方法の代わりに他の導電
路、例えば外部コネクタパッド、スライドコネクタおよ
びその他の機械的コネクタ装置を使用することができる
（図示せず）。
次に図15を参照する。試験中のダイ（DUT）として半
導体ダイ85に係合する配線10が示されている。このダイ
85は基板86と剥き出しになったボンディングパッド88の
装置を含む。保護層90はボンディングパッド88しか露出
しないようにダイ85をカバーしている。ボンディングパ
ッド88はＡの厚みを有し、ボンディングパッドに使用さ
れる金属化に応じて酸化物の薄膜（図示せず）によって
カバーすることができる。
配線79を使用する際に、接触部材65の頂点グループ43
を代表とする突出頂点40、42、44、46はボンディングパ
ッド88およびその酸化皮膜を突き刺す。この頂点グルー
プ43の進入度は接触部材65の表面によって形成された停
止平面62（図８）によって制限される。頂点グループ43
をボンディングパッド88に押し付けるのに必要な力を進
入深度を目安としてモニタすることも可能である。頂点
グループ43はボンディングパッド88の厚みを約半分（す
なわち図15における距離Ａの２分の１）だけ進入するの
が最適である。これによりシリサイド層78Aとボンディ
ングパッド88との間のオーミック接触が低抵抗となり、
これと同時に突出頂点40、42、44、46の大きさおよび盛
り上がった接触部材65の頂部表面によって得られる停止
平面によってボンディングパッド88内への進入深度が制
限される。
導電性トレース80およびボンディングワイヤ82はシリ
サイド層78Aからダイ85を試験するための試験回路への
接続部となる。一例として、ボンディングワイヤ82の他
端を試験装置（図示せず）内の配線10と共に設置するよ
うになっているダイ85のための一時的ホルダに接続でき
る。試験装置は一時的ホルダおよび試験回路への接続部
を含むことができる。「パッケージされていないダイの
ためのディスクリートダイバーンイン」を発明の名称と
する、米国特許第5,302,891号にはかかる構造がより詳
細に示されている。先に引用した引用例と同じように、
この特許も参考例としてここに引用する。
従って、本発明は試験およびその他の目的のための半
導体ダイのボンディングパッドへの電気接続を確立する
のに有効な配線を形成するための方法を提供するもので
ある。以上で好ましい材料について説明したが、その他
の材料も使用できると理解すべきである。更に所定の好
ましい実施の形態を参照して本発明の方法について説明
したが、当業者には明らかなように、次の請求の範囲に
記載した発明の範囲から逸脱することなく、所定の変形
および変更を行うことが可能である。
フロントページの続き (72)発明者 ウッド，アラン ジー. アメリカ合衆国アイダホ州、ボーイズ、 イー．ベアサイ、コート、1366 (56)参考文献 特開 平６−61175（ＪＰ，Ａ) 特開 平３−14226（ＪＰ，Ａ) 米国特許5326428（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 1/06 - 1/073 H01L 21/66

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体集積回路のダイを試験するための配
    線を製造するための方法であって、 ダイ上の導電性接点と係合するような大きさであって、
    離隔した盛り上がった接触部材のアレイを基板上に形成
    する工程と、 前記基板および前記接触部材上に第１絶縁層を形成する
    工程と、 該第１絶縁層上に第１材料層を形成する工程と、 該第１材料層上に第２絶縁層を形成する工程と、 フォトレジスト層を形成し、次に、前記接触部材が露出
    されるように該フォトレジストを現像する工程と、 前記接触部材上の前記第２絶縁層のみを除去する工程
    と、 前記接触部材上に、更に第２材料層を形成する工程と、 第１材料層と第２材料層とを反応させ、接触部材上に導
    電層を形成する工程と、 未反応の第１および第２材料層を、導電層に対して選択
    的にエッチングする工程と、 導電層に接触した状態で基板上に導電トレースを形成す
    る工程と を備える、配線を製造するための方法。
  2. 【請求項２】導電層がシリサイドを含む、請求項１記載
    の方法。
  3. 【請求項３】第１材料層がシリコンを含む材料から成
    り、第２材料層が金属から成り、金属シリサイドとして
    の導電層を形成するように第１材料層および第２材料層
    を加熱する、請求項１記載の方法。
  4. 【請求項４】第１層の材料がポリシリコンおよびアモル
    ファスシリコンから成る材料の群から選択されたもので
    ある、請求項１記載の方法。
  5. 【請求項５】第２層の材料がチタン、白金、タングステ
    ン、コバルト、タンタル、ニッケル、モリブデン、銅、
    金およびイリジウムから成る材料の群から選択されたも
    のである、請求項１記載の方法。
  6. 【請求項６】接触部材がボンディングパッドを突き刺
    し、このボンディングパッドへの進入を制限するための
    停止平面を提供するようになっている、ナイフエッジと
    して形成された突出する頂点を含む、請求項１記載の方
    法。
  7. 【請求項７】半導体ダイを試験するための配線を製造す
    るための方法であって、ダイ上の接点位置に接触するよ
    うな大きさとされ、離隔した、盛り上がった接触部材を
    基板上に形成する工程と、 基板および接触部材上にシリコンを含む層を形成する工
    程と、 このシリコンを含む層上に絶縁層を形成する工程と、 フォトレジスト層を形成し、次に、前記接触部材が露出
    されるように該フォトレジストを現像する工程と、 接触部材上の絶縁層をエッチングする工程と、 シリコンを含む層および絶縁層上に金属層をデポジット
    する工程と、 接触部材上にシリサイド層を形成するようにシリコンを
    含む層および金属層を加熱する工程と、 金属層をエッチングし、絶縁層を除き、次にシリコンを
    含む層を、シリサイド層に対して選択的にエッチングし
    て、シリサイド層によってカバーされた接触部材の先端
    を残す工程と、 シリサイド層に接触する導電性トレースを形成する工程
    と を備える、配線を製造するための方法。
  8. 【請求項８】基板が、表面に絶縁層の形成された単結晶
    シリコンを含む、請求項７記載の方法。
  9. 【請求項９】シリコンを含む層が、ドープされたポリシ
    リコン、ドープされていないポリシリコン、ドープされ
    たアモルファスシリコンおよびドープされていないアモ
    ルファスシリコンを含む材料の群から選択されたもので
    ある、請求項７記載の方法。
  10. 【請求項１０】金属層がチタン、白金、タングステン、
    コバルト、タンタル、ニッケル、モリブデン、銅および
    金から成る材料の群から選択されたものである、請求項
    ７記載の方法。
  11. 【請求項１１】接触部材がボンディングパッドを突き刺
    すためのナイフエッジとして形成された突出する頂点を
    含む、請求項７記載の方法。
  12. 【請求項１２】抵抗率を下げるようシリサイド層をアニ
    ールする工程を更に含む、請求項７記載の方法。
  13. 【請求項１３】導電性トレースにボンディングワイヤを
    取り付ける工程を更に含む、請求項７記載の方法。
  14. 【請求項１４】単一基板上に複数の配線を形成し、次に
    配線を別個にする工程を更に含む、請求項７記載の方
    法。
  15. 【請求項１５】アルミ、銅、白金、チタン、タングステ
    ン、タンタル、モリブデンおよびこれら金属の合金から
    成る群から選択された金属から金属化方法により導電性
    トレースを形成する、請求項７記載の方法。
  16. 【請求項１６】ダイと試験回路との間を一時的に電気的
    に接続するための試験装置における配線を設けることを
    更に含む、請求項７記載の方法。
  17. 【請求項１７】半導体ダイのボンディングパッドと電気
    的に接触するための配線を形成するための方法であっ
    て、 突出する頂点を有する基板上に盛り上がった接触部材を
    形成する工程と、 接触部材および基板上に第１絶縁層を形成する工程と、 第１絶縁層上にシリコンを含む層を形成する工程と、 このシリコンを含む層の上に第２絶縁層を形成する工程
    と、 フォトレジスト層を形成し、次に、前記接触部材が露出
    されるように該フォトレジストを現像することにより、
    接触部材を露出した状態に残しながら基板を覆うマスク
    を形成する工程と、 マスクを使用して接触部材上の第２絶縁層を除去する工
    程と、 マスクを除去する工程と、 接触部材および基板に金属層をデポジットする工程と、 シリサイド層を形成するように金属層およびシリコンを
    含む層を加熱する工程と、 接触部材上にシリサイドの先端を形成するように金属層
    およびシリコンを含む層をシリサイド層に対して選択的
    にエッチングする工程と、 第２絶縁層を除去する工程と、 シリサイド層と接触する導電性トレースを形成する工程
    と、 導電性トレースにボンディングワイヤを取り付ける工程
    と を備える、配線を形成するための方法。
  18. 【請求項１８】抵抗率を下げるようシリサイド層をアニ
    ールする工程を更に含む、請求項17記載の方法。
  19. 【請求項１９】前記突出する頂点が、ボンディングパッ
    ドに進入し、ボンディングパッドへの進入を制限するた
    めの停止平面を形成するためにナイフエッジ状に形成さ
    れる、請求項17記載の方法。
  20. 【請求項２０】ウェーハ上に複数の配線を形成し、ウェ
    ーハをダイシングし、配線を一つずつ別個のものとする
    工程を更に含む、請求項17記載の方法。
JP51550196A 1994-11-07 1995-11-06 パッケージされていない半導体ダイを試験するためのシリコンをベースとする進入深度自動制限配線を製造するための方法 Expired - Fee Related JP3195359B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US08/335,267 1994-11-07
US08/335,267 US5483741A (en) 1993-09-03 1994-11-07 Method for fabricating a self limiting silicon based interconnect for testing bare semiconductor dice
US335,267 1994-11-07
PCT/US1995/014483 WO1996014660A1 (en) 1994-11-07 1995-11-06 Method for fabricating a self-limiting silicon based interconnect for testing bare semiconductor dice

Publications (2)

Publication Number Publication Date
JPH10506196A JPH10506196A (ja) 1998-06-16
JP3195359B2 true JP3195359B2 (ja) 2001-08-06

Family

ID=23311023

Family Applications (1)

Application Number Title Priority Date Filing Date
JP51550196A Expired - Fee Related JP3195359B2 (ja) 1994-11-07 1995-11-06 パッケージされていない半導体ダイを試験するためのシリコンをベースとする進入深度自動制限配線を製造するための方法

Country Status (8)

Country Link
US (1) US5483741A (ja)
EP (1) EP0792518B1 (ja)
JP (1) JP3195359B2 (ja)
KR (1) KR100285224B1 (ja)
AT (1) ATE238606T1 (ja)
AU (1) AU4232396A (ja)
DE (1) DE69530509T2 (ja)
WO (1) WO1996014660A1 (ja)

Families Citing this family (169)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781022A (en) * 1991-06-04 1998-07-14 Micron Technology, Inc. Substrate having self limiting contacts for establishing an electrical connection with a semiconductor die
US5946553A (en) * 1991-06-04 1999-08-31 Micron Technology, Inc. Process for manufacturing a semiconductor package with bi-substrate die
US5686317A (en) * 1991-06-04 1997-11-11 Micron Technology, Inc. Method for forming an interconnect having a penetration limited contact structure for establishing a temporary electrical connection with a semiconductor die
US5519332A (en) * 1991-06-04 1996-05-21 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
US5716218A (en) * 1991-06-04 1998-02-10 Micron Technology, Inc. Process for manufacturing an interconnect for testing a semiconductor die
US5495179A (en) * 1991-06-04 1996-02-27 Micron Technology, Inc. Carrier having interchangeable substrate used for testing of semiconductor dies
US5607818A (en) * 1991-06-04 1997-03-04 Micron Technology, Inc. Method for making interconnects and semiconductor structures using electrophoretic photoresist deposition
US5691649A (en) * 1991-06-04 1997-11-25 Micron Technology, Inc. Carrier having slide connectors for testing unpackaged semiconductor dice
US6828812B2 (en) * 1991-06-04 2004-12-07 Micron Technology, Inc. Test apparatus for testing semiconductor dice including substrate with penetration limiting contacts for making electrical connections
US5578934A (en) * 1991-06-04 1996-11-26 Micron Technology, Inc. Method and apparatus for testing unpackaged semiconductor dice
US5815000A (en) 1991-06-04 1998-09-29 Micron Technology, Inc. Method for testing semiconductor dice with conventionally sized temporary packages
US6340894B1 (en) 1991-06-04 2002-01-22 Micron Technology, Inc. Semiconductor testing apparatus including substrate with contact members and conductive polymer interconnect
US5578526A (en) * 1992-03-06 1996-11-26 Micron Technology, Inc. Method for forming a multi chip module (MCM)
US7368924B2 (en) 1993-04-30 2008-05-06 International Business Machines Corporation Probe structure having a plurality of discrete insulated probe tips projecting from a support surface, apparatus for use thereof and methods of fabrication thereof
US6528984B2 (en) 1996-09-13 2003-03-04 Ibm Corporation Integrated compliant probe for wafer level test and burn-in
US6414506B2 (en) 1993-09-03 2002-07-02 Micron Technology, Inc. Interconnect for testing semiconductor dice having raised bond pads
US5592736A (en) * 1993-09-03 1997-01-14 Micron Technology, Inc. Fabricating an interconnect for testing unpackaged semiconductor dice having raised bond pads
US6246247B1 (en) 1994-11-15 2001-06-12 Formfactor, Inc. Probe card assembly and kit, and methods of using same
US6624648B2 (en) 1993-11-16 2003-09-23 Formfactor, Inc. Probe card assembly
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US5546012A (en) * 1994-04-15 1996-08-13 International Business Machines Corporation Probe card assembly having a ceramic probe card
US5854558A (en) * 1994-11-18 1998-12-29 Fujitsu Limited Test board for testing a semiconductor device and method of testing the semiconductor device
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US6211572B1 (en) * 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US6483328B1 (en) * 1995-11-09 2002-11-19 Formfactor, Inc. Probe card for probing wafers with raised contact elements
US5876580A (en) * 1996-01-12 1999-03-02 Micromodule Systems Rough electrical contact surface
US5869974A (en) * 1996-04-01 1999-02-09 Micron Technology, Inc. Micromachined probe card having compliant contact members for testing semiconductor wafers
US5838161A (en) * 1996-05-01 1998-11-17 Micron Technology, Inc. Semiconductor interconnect having test structures for evaluating electrical characteristics of the interconnect
US5982185A (en) * 1996-07-01 1999-11-09 Micron Technology, Inc. Direct connect carrier for testing semiconductor dice and method of fabrication
US6255833B1 (en) 1997-03-04 2001-07-03 Micron Technology, Inc. Method for testing semiconductor dice and chip scale packages
US6639416B1 (en) 1996-07-02 2003-10-28 Micron Technology, Inc. Method and apparatus for testing semiconductor dice
US5929647A (en) * 1996-07-02 1999-07-27 Micron Technology, Inc. Method and apparatus for testing semiconductor dice
US5693565A (en) * 1996-07-15 1997-12-02 Dow Corning Corporation Semiconductor chips suitable for known good die testing
US5789278A (en) * 1996-07-30 1998-08-04 Micron Technology, Inc. Method for fabricating chip modules
US5707881A (en) * 1996-09-03 1998-01-13 Motorola, Inc. Test structure and method for performing burn-in testing of a semiconductor product wafer
US7282945B1 (en) 1996-09-13 2007-10-16 International Business Machines Corporation Wafer scale high density probe assembly, apparatus for use thereof and methods of fabrication thereof
EP0925509B1 (en) 1996-09-13 2005-09-07 International Business Machines Corporation Probe structure having a plurality of discrete insulated probe tips
US5886414A (en) * 1996-09-20 1999-03-23 Integrated Device Technology, Inc. Removal of extended bond pads using intermetallics
US5783868A (en) * 1996-09-20 1998-07-21 Integrated Device Technology, Inc. Extended bond pads with a plurality of perforations
US6258609B1 (en) 1996-09-30 2001-07-10 Micron Technology, Inc. Method and system for making known good semiconductor dice
US5783461A (en) * 1996-10-03 1998-07-21 Micron Technology, Inc. Temporary semiconductor package having hard-metal, dense-array ball contacts and method of fabrication
US5801452A (en) * 1996-10-25 1998-09-01 Micron Technology, Inc. Multi chip module including semiconductor wafer or dice, interconnect substrate, and alignment member
US6037786A (en) * 1996-12-13 2000-03-14 International Business Machines Corporation Testing integrated circuit chips
US5952840A (en) * 1996-12-31 1999-09-14 Micron Technology, Inc. Apparatus for testing semiconductor wafers
US5834945A (en) 1996-12-31 1998-11-10 Micron Technology, Inc. High speed temporary package and interconnect for testing semiconductor dice and method of fabrication
US6060891A (en) * 1997-02-11 2000-05-09 Micron Technology, Inc. Probe card for semiconductor wafers and method and system for testing wafers
US6798224B1 (en) 1997-02-11 2004-09-28 Micron Technology, Inc. Method for testing semiconductor wafers
US5894161A (en) * 1997-02-24 1999-04-13 Micron Technology, Inc. Interconnect with pressure sensing mechanism for testing semiconductor wafers
US6040618A (en) 1997-03-06 2000-03-21 Micron Technology, Inc. Multi-chip module employing a carrier substrate with micromachined alignment structures and method of forming
US6025730A (en) 1997-03-17 2000-02-15 Micron Technology, Inc. Direct connect interconnect for testing semiconductor dice and wafers
US6025731A (en) * 1997-03-21 2000-02-15 Micron Technology, Inc. Hybrid interconnect and system for testing semiconductor dice
US6016060A (en) * 1997-03-25 2000-01-18 Micron Technology, Inc. Method, apparatus and system for testing bumped semiconductor components
US5929521A (en) * 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies
US5962921A (en) * 1997-03-31 1999-10-05 Micron Technology, Inc. Interconnect having recessed contact members with penetrating blades for testing semiconductor dice and packages with contact bumps
FR2762140B1 (fr) * 1997-04-10 2000-01-14 Mesatronic Procede de fabrication d'une carte a pointes de contact multiple pour le test des puces semiconductrices
US6025728A (en) * 1997-04-25 2000-02-15 Micron Technology, Inc. Semiconductor package with wire bond protective member
US6004869A (en) 1997-04-25 1999-12-21 Micron Technology, Inc. Method for making a low resistivity electrode having a near noble metal
JPH10303252A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
US6414585B1 (en) 1997-05-13 2002-07-02 Chipscale, Inc. Integrated passive components and package with posts
US6051489A (en) * 1997-05-13 2000-04-18 Chipscale, Inc. Electronic component package with posts on the active side of the substrate
US5931685A (en) * 1997-06-02 1999-08-03 Micron Technology, Inc. Interconnect for making temporary electrical connections with bumped semiconductor components
US6040702A (en) 1997-07-03 2000-03-21 Micron Technology, Inc. Carrier and system for testing bumped semiconductor components
US6107122A (en) * 1997-08-04 2000-08-22 Micron Technology, Inc. Direct die contact (DDC) semiconductor package
US6072326A (en) * 1997-08-22 2000-06-06 Micron Technology, Inc. System for testing semiconductor components
US6040239A (en) * 1997-08-22 2000-03-21 Micron Technology, Inc. Non-oxidizing touch contact interconnect for semiconductor test systems and method of fabrication
US6329829B1 (en) 1997-08-22 2001-12-11 Micron Technology, Inc. Interconnect and system for making temporary electrical connections to semiconductor components
DE69721986T2 (de) 1997-08-27 2004-02-12 Imec Vzw Taststift-Konfiguration sowie Herstellungsverfahren und Verwendung von Taststiften
US6285201B1 (en) 1997-10-06 2001-09-04 Micron Technology, Inc. Method and apparatus for capacitively testing a semiconductor die
US5924003A (en) * 1997-11-14 1999-07-13 Kinetrix, Inc. Method of manufacturing ball grid arrays for improved testability
US6048750A (en) 1997-11-24 2000-04-11 Micron Technology, Inc. Method for aligning and connecting semiconductor components to substrates
US6028436A (en) 1997-12-02 2000-02-22 Micron Technology, Inc. Method for forming coaxial silicon interconnects
US6130148A (en) 1997-12-12 2000-10-10 Farnworth; Warren M. Interconnect for semiconductor components and method of fabrication
US6114240A (en) * 1997-12-18 2000-09-05 Micron Technology, Inc. Method for fabricating semiconductor components using focused laser beam
US6833613B1 (en) 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US6107109A (en) 1997-12-18 2000-08-22 Micron Technology, Inc. Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
DE19800574B4 (de) * 1998-01-09 2013-11-14 Robert Bosch Gmbh Mikromechanisches Bauelement
US6456100B1 (en) * 1998-01-20 2002-09-24 Micron Technology, Inc. Apparatus for attaching to a semiconductor
US6045026A (en) * 1998-02-23 2000-04-04 Micron Technology, Inc. Utilize ultrasonic energy to reduce the initial contact forces in known-good-die or permanent contact systems
JPH11237729A (ja) * 1998-02-24 1999-08-31 Oki Electric Ind Co Ltd マスクのペリクル構造、そのペリクルｉｄ識別装置及びそのペリクルｉｄ識別方法
US6181144B1 (en) 1998-02-25 2001-01-30 Micron Technology, Inc. Semiconductor probe card having resistance measuring circuitry and method fabrication
US6103613A (en) 1998-03-02 2000-08-15 Micron Technology, Inc. Method for fabricating semiconductor components with high aspect ratio features
US6217232B1 (en) 1998-03-24 2001-04-17 Micron Technology, Inc. Method and apparatus for aligning an optic fiber with an opto-electronic device
US6299456B1 (en) 1998-04-10 2001-10-09 Micron Technology, Inc. Interposer with contact structures for electrical testing
US6677776B2 (en) * 1998-05-11 2004-01-13 Micron Technology, Inc. Method and system having switching network for testing semiconductor components on a substrate
US6246250B1 (en) 1998-05-11 2001-06-12 Micron Technology, Inc. Probe card having on-board multiplex circuitry for expanding tester resources
US6337577B1 (en) 1998-05-11 2002-01-08 Micron Technology, Inc. Interconnect and system for testing bumped semiconductor components with on-board multiplex circuitry for expanding tester resources
US6239590B1 (en) 1998-05-26 2001-05-29 Micron Technology, Inc. Calibration target for calibrating semiconductor wafer test systems
US6164523A (en) * 1998-07-01 2000-12-26 Semiconductor Components Industries, Llc Electronic component and method of manufacture
US6369600B2 (en) * 1998-07-06 2002-04-09 Micron Technology, Inc. Test carrier for testing semiconductor components including interconnect with support members for preventing component flexure
US6758958B1 (en) * 1998-07-24 2004-07-06 Interuniversitair Micro-Elektronica Centrum System and a method for plating of a conductive pattern
US6235630B1 (en) * 1998-08-19 2001-05-22 Micron Technology, Inc. Silicide pattern structures and methods of fabricating the same
US6353326B2 (en) 1998-08-28 2002-03-05 Micron Technology, Inc. Test carrier with molded interconnect for testing semiconductor components
US6337575B1 (en) 1998-12-23 2002-01-08 Micron Technology, Inc. Methods of testing integrated circuitry, methods of forming tester substrates, and circuitry testing substrates
US6307394B1 (en) 1999-01-13 2001-10-23 Micron Technology, Inc. Test carrier with variable force applying mechanism for testing semiconductor components
US6242932B1 (en) 1999-02-19 2001-06-05 Micron Technology, Inc. Interposer for semiconductor components having contact balls
US6819127B1 (en) 1999-02-19 2004-11-16 Micron Technology, Inc. Method for testing semiconductor components using interposer
US6980017B1 (en) 1999-03-10 2005-12-27 Micron Technology, Inc. Test interconnect for bumped semiconductor components and method of fabrication
US6222280B1 (en) 1999-03-22 2001-04-24 Micron Technology, Inc. Test interconnect for semiconductor components having bumped and planar contacts
US6437591B1 (en) 1999-03-25 2002-08-20 Micron Technology, Inc. Test interconnect for bumped semiconductor components and method of fabrication
US6396291B1 (en) 1999-04-23 2002-05-28 Micron Technology, Inc. Method for testing semiconductor components
US6263566B1 (en) 1999-05-03 2001-07-24 Micron Technology, Inc. Flexible semiconductor interconnect fabricated by backslide thinning
US6365967B1 (en) * 1999-05-25 2002-04-02 Micron Technology, Inc. Interconnect structure
US6285203B1 (en) 1999-06-14 2001-09-04 Micron Technology, Inc. Test system having alignment member for aligning semiconductor components
US6297653B1 (en) 1999-06-28 2001-10-02 Micron Technology, Inc. Interconnect and carrier with resistivity measuring contacts for testing semiconductor components
US6556030B1 (en) * 1999-09-01 2003-04-29 Micron Technology, Inc. Method of forming an electrical contact
US6563215B1 (en) 2000-01-10 2003-05-13 Micron Technology, Inc. Silicon carbide interconnect for semiconductor components and method of fabrication
US6975030B1 (en) 2000-01-10 2005-12-13 Micron Technology, Inc. Silicon carbide contact for semiconductor components
US7033920B1 (en) * 2000-01-10 2006-04-25 Micron Technology, Inc. Method for fabricating a silicon carbide interconnect for semiconductor components
DE10001117A1 (de) * 2000-01-13 2001-07-26 Infineon Technologies Ag Testvorrichtung für ein Halbleiterbauelement
US6469394B1 (en) 2000-01-31 2002-10-22 Fujitsu Limited Conductive interconnect structures and methods for forming conductive interconnect structures
US6638831B1 (en) 2000-08-31 2003-10-28 Micron Technology, Inc. Use of a reference fiducial on a semiconductor package to monitor and control a singulation method
US6543674B2 (en) 2001-02-06 2003-04-08 Fujitsu Limited Multilayer interconnection and method
CN1647105B (zh) * 2002-04-16 2010-05-05 Nxp股份有限公司 数据载体用模块结构及带有该模块结构的数据载体
US20030204949A1 (en) * 2002-05-01 2003-11-06 Ultratera Corporation Method of forming connections on a conductor pattern of a printed circuit board
US6909300B2 (en) * 2002-05-09 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating microelectronic fabrication electrical test apparatus electrical probe tip having pointed tips
US7705349B2 (en) * 2002-08-29 2010-04-27 Micron Technology, Inc. Test inserts and interconnects with electrostatic discharge structures
US6982565B2 (en) * 2003-03-06 2006-01-03 Micron Technology, Inc. Test system and test method with interconnect having semiconductor spring contacts
US7597561B2 (en) * 2003-04-11 2009-10-06 Neoconix, Inc. Method and system for batch forming spring elements in three dimensions
US7114961B2 (en) * 2003-04-11 2006-10-03 Neoconix, Inc. Electrical connector on a flexible carrier
US7244125B2 (en) * 2003-12-08 2007-07-17 Neoconix, Inc. Connector for making electrical contact at semiconductor scales
US7628617B2 (en) * 2003-06-11 2009-12-08 Neoconix, Inc. Structure and process for a contact grid array formed in a circuitized substrate
US20070020960A1 (en) * 2003-04-11 2007-01-25 Williams John D Contact grid array system
US7113408B2 (en) * 2003-06-11 2006-09-26 Neoconix, Inc. Contact grid array formed on a printed circuit board
US20100167561A1 (en) * 2003-04-11 2010-07-01 Neoconix, Inc. Structure and process for a contact grid array formed in a circuitized substrate
US7758351B2 (en) * 2003-04-11 2010-07-20 Neoconix, Inc. Method and system for batch manufacturing of spring elements
US8584353B2 (en) * 2003-04-11 2013-11-19 Neoconix, Inc. Method for fabricating a contact grid array
US7056131B1 (en) 2003-04-11 2006-06-06 Neoconix, Inc. Contact grid array system
US20050120553A1 (en) * 2003-12-08 2005-06-09 Brown Dirk D. Method for forming MEMS grid array connector
US7042080B2 (en) * 2003-07-14 2006-05-09 Micron Technology, Inc. Semiconductor interconnect having compliant conductive contacts
US20050227510A1 (en) * 2004-04-09 2005-10-13 Brown Dirk D Small array contact with precision working range
US7142449B2 (en) * 2004-01-16 2006-11-28 Hewlett-Packard Development Company, L.P. Low temperature silicided tip
JP2005241275A (ja) * 2004-02-24 2005-09-08 Japan Electronic Materials Corp プローブカード
US7282932B2 (en) * 2004-03-02 2007-10-16 Micron Technology, Inc. Compliant contact pin assembly, card system and methods thereof
JP4723195B2 (ja) * 2004-03-05 2011-07-13 株式会社オクテック プローブの製造方法
US7347698B2 (en) * 2004-03-19 2008-03-25 Neoconix, Inc. Deep drawn electrical contacts and method for making
US7025601B2 (en) * 2004-03-19 2006-04-11 Neoconix, Inc. Interposer and method for making same
US20050205988A1 (en) * 2004-03-19 2005-09-22 Epic Technology Inc. Die package with higher useable die contact pad area
US7090503B2 (en) * 2004-03-19 2006-08-15 Neoconix, Inc. Interposer with compliant pins
US7383632B2 (en) * 2004-03-19 2008-06-10 Neoconix, Inc. Method for fabricating a connector
US20060000642A1 (en) * 2004-07-01 2006-01-05 Epic Technology Inc. Interposer with compliant pins
US7354276B2 (en) * 2004-07-20 2008-04-08 Neoconix, Inc. Interposer with compliant pins
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7502606B2 (en) * 2005-04-11 2009-03-10 Microsoft Corporation Computer-readable medium, method, and device for associating information with a contact
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7429529B2 (en) * 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US20070050738A1 (en) * 2005-08-31 2007-03-01 Dittmann Larry E Customer designed interposer
US7517798B2 (en) 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US7357644B2 (en) * 2005-12-12 2008-04-15 Neoconix, Inc. Connector having staggered contact architecture for enhanced working range
WO2007124113A2 (en) * 2006-04-21 2007-11-01 Neoconix, Inc. Clamping a flat flex cable and spring contacts to a circuit board
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
CN101164863B (zh) * 2006-10-20 2012-06-13 精工爱普生株式会社 Mems器件及其制造方法
JP4737140B2 (ja) * 2006-10-20 2011-07-27 セイコーエプソン株式会社 Ｍｅｍｓデバイスおよびその製造方法
JP2009194196A (ja) * 2008-02-15 2009-08-27 Nec Electronics Corp 半導体装置の製造方法および半導体装置
US8119576B2 (en) * 2008-10-10 2012-02-21 Halliburton Energy Services, Inc. Ceramic coated particulates
US8641428B2 (en) 2011-12-02 2014-02-04 Neoconix, Inc. Electrical connector and method of making it
JP5702416B2 (ja) * 2012-07-11 2015-04-15 本田技研工業株式会社 電流印加装置
DE102013215771B4 (de) * 2012-08-10 2019-06-13 Smartrac Technology Gmbh Kontakthöckerverbindung sowie Kontakthöcker und Verfahren zur Herstellung einer Kontakthöckerverbindung und Anwendung des Verfahrens zur Herstellung eines einen Chip und eine Antenne umfassenden Transponders
US9711424B2 (en) * 2012-09-17 2017-07-18 Littelfuse, Inc. Low thermal stress package for large area semiconductor dies
US9494618B2 (en) * 2012-12-26 2016-11-15 Translarity, Inc. Designed asperity contactors, including nanospikes, for semiconductor test using a package, and associated systems and methods
US9680273B2 (en) 2013-03-15 2017-06-13 Neoconix, Inc Electrical connector with electrical contacts protected by a layer of compressible material and method of making it
US9391040B2 (en) 2014-10-17 2016-07-12 International Business Machines Corporation Planarity-tolerant reworkable interconnect with integrated testing
US9577358B2 (en) * 2014-10-25 2017-02-21 ComponentZee, LLC Fluid pressure activated electrical contact devices and methods
US10003149B2 (en) 2014-10-25 2018-06-19 ComponentZee, LLC Fluid pressure activated electrical contact devices and methods
KR102523979B1 (ko) 2018-02-14 2023-04-21 삼성디스플레이 주식회사 표시 장치
US11525739B2 (en) * 2018-05-08 2022-12-13 Texas Instruments Incorporated Thermistor die-based thermal probe
EP4022671A4 (en) * 2019-08-29 2023-09-27 HRL Laboratories LLC INTEGRATED CUTTING EDGE WITH LOW INCLINE FOR TEMPORARY CONNECTING MICROSTRUCTURES

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4312117A (en) * 1977-09-01 1982-01-26 Raytheon Company Integrated test and assembly device
US4585991A (en) * 1982-06-03 1986-04-29 Texas Instruments Incorporated Solid state multiprobe testing apparatus
US4754316A (en) * 1982-06-03 1988-06-28 Texas Instruments Incorporated Solid state interconnection system for three dimensional integrated circuit structures
JPS60198838A (ja) * 1984-03-23 1985-10-08 Nec Corp プロ−ブカ−ド
CA1312952C (en) * 1987-09-24 1993-01-19 Hisaaki Kawade Microprobe, preparation thereof and electronic device by use of said microprobe
US4924589A (en) * 1988-05-16 1990-05-15 Leedy Glenn J Method of making and testing an integrated circuit
US5323035A (en) * 1992-10-13 1994-06-21 Glenn Leedy Interconnection structure for integrated circuits and method for making same
US5103557A (en) * 1988-05-16 1992-04-14 Leedy Glenn J Making and testing an integrated circuit using high density probe points
JPH0817192B2 (ja) * 1988-05-30 1996-02-21 株式会社日立製作所 半導体ｌｓｉ検査装置用プローブヘッドの製造方法
US4937653A (en) * 1988-07-21 1990-06-26 American Telephone And Telegraph Company Semiconductor integrated circuit chip-to-chip interconnection scheme
US5408190A (en) * 1991-06-04 1995-04-18 Micron Technology, Inc. Testing apparatus having substrate interconnect for discrete die burn-in for nonpackaged die
US4899107A (en) * 1988-09-30 1990-02-06 Micron Technology, Inc. Discrete die burn-in for nonpackaged die
US5073117A (en) * 1989-03-30 1991-12-17 Texas Instruments Incorporated Flip-chip test socket adaptor and method
JPH0369131A (ja) * 1989-08-08 1991-03-25 Fujitsu Ltd 半導体集積回路試験用プローブおよび該プローブを用いる試験工程を含む半導体装置の製造方法
US4943343A (en) * 1989-08-14 1990-07-24 Zaher Bardai Self-aligned gate process for fabricating field emitter arrays
DE68903951T2 (de) * 1989-08-16 1993-07-08 Ibm Verfahren fuer die herstellung mikromechanischer messfuehler fuer afm/stm-profilometrie und mikromechanischer messfuehlerkopf.
US4963225A (en) * 1989-10-20 1990-10-16 Tektronix, Inc. Method of fabricating a contact device
US5123850A (en) * 1990-04-06 1992-06-23 Texas Instruments Incorporated Non-destructive burn-in test socket for integrated circuit die
US5088190A (en) * 1990-08-30 1992-02-18 Texas Instruments Incorporated Method of forming an apparatus for burn in testing of integrated circuit chip
US5207585A (en) * 1990-10-31 1993-05-04 International Business Machines Corporation Thin interface pellicle for dense arrays of electrical interconnects
US5116460A (en) * 1991-04-12 1992-05-26 Motorola, Inc. Method for selectively etching a feature
US5173451A (en) * 1991-06-04 1992-12-22 Micron Technology, Inc. Soft bond for semiconductor dies
US5302891A (en) * 1991-06-04 1994-04-12 Micron Technology, Inc. Discrete die burn-in for non-packaged die
US5177438A (en) * 1991-08-02 1993-01-05 Motorola, Inc. Low resistance probe for semiconductor
US5177439A (en) * 1991-08-30 1993-01-05 U.S. Philips Corporation Probe card for testing unencapsulated semiconductor devices
US5326428A (en) * 1993-09-03 1994-07-05 Micron Semiconductor, Inc. Method for testing semiconductor circuitry for operability and method of forming apparatus for testing semiconductor circuitry for operability
US5419807A (en) * 1993-09-03 1995-05-30 Micron Technology, Inc. Method of providing electrical interconnect between two layers within a silicon substrate, semiconductor apparatus, and method of forming apparatus for testing semiconductor circuitry for operability

Also Published As

Publication number Publication date
AU4232396A (en) 1996-05-31
KR100285224B1 (ko) 2001-04-02
EP0792518B1 (en) 2003-04-23
ATE238606T1 (de) 2003-05-15
US5483741A (en) 1996-01-16
KR970707578A (ko) 1997-12-01
DE69530509D1 (de) 2003-05-28
WO1996014660A1 (en) 1996-05-17
DE69530509T2 (de) 2004-03-04
EP0792518A1 (en) 1997-09-03
JPH10506196A (ja) 1998-06-16

Similar Documents

Publication Publication Date Title
JP3195359B2 (ja) パッケージされていない半導体ダイを試験するためのシリコンをベースとする進入深度自動制限配線を製造するための方法
US5592736A (en) Fabricating an interconnect for testing unpackaged semiconductor dice having raised bond pads
US5686317A (en) Method for forming an interconnect having a penetration limited contact structure for establishing a temporary electrical connection with a semiconductor die
US6469532B2 (en) Apparatus for forming coaxial silicon interconnects
US6124721A (en) Method of engaging electrically conductive test pads on a semiconductor substrate
US6414506B2 (en) Interconnect for testing semiconductor dice having raised bond pads
US6005290A (en) Multi chip module having self limiting contact members
US6093643A (en) Electrically conductive projections and semiconductor processing method of forming same
KR100307082B1 (ko) 집적회로의연결구조체및그제조방법
US6365967B1 (en) Interconnect structure

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090601

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100601

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110601

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees