KR100285224B1

KR100285224B1 - 노출된 반도체 다이스를 테스트하기 위한 자기 제한 실리콘베이스 상호접속부를 제조하는 방법

Info

Publication number: KR100285224B1
Application number: KR1019970703033A
Authority: KR
Inventors: 아크람 살만; 엠. 판워스 워렌; 지. 우드 앨런
Original assignee: 로데릭 더블류 루이스; 마이크론 테크놀로지, 인크.
Priority date: 1994-11-07
Filing date: 1995-11-06
Publication date: 2001-04-02
Also published as: AU4232396A; DE69530509D1; EP0792518B1; KR970707578A; US5483741A; JP3195359B2; DE69530509T2; ATE238606T1; EP0792518A1; WO1996014660A1; JPH10506196A

Abstract

반도체 다이상의 접착 패드와의 일시적인 전기 접촉을 생성하기 위한 자기 제한 실리콘 베이스 상호접속부를 형성하는 방법이 제공된다. 상기 상호접속부는 테스트(예컨대, 번-인 테스트)용으로 상기 다이상에 접착 패드에 접촉하는데 적합한 접촉 부재의 어레이를 갖는 실리콘 기판을 포함한다. 상기 상호접속부는 상기 기판상에 접촉 부재를 형성하고; 상기 접촉 부재의 팁상에 도전층을 형성하며; 그 후 상기 도전층에 도전성 트레이스를 형성함으로써 제조된다. 상기 도전층은 상기 기판 및 접촉 부재상에 실리콘 함유층(예컨대, 폴리실리콘, 비결정 실리콘) 및 금속층(예컨대, 티타늄, 텅스텐, 백금)을 증착시킴으로써 형성된다. 이들 층은 반응하여 규화물을 형성한다. 비반응 금속 및 실리콘 함유층은 이어서 상기 접촉 부재의 팁상에 남아 있는 도전성 층에 선택적으로 에칭된다. 도전성 트레이스는 그후 적절한 경화 공정을 사용하여 상기 도전층과 접촉하여 형성된다. 접착 와이어가 상기 도전성 트레이스에 부착되고 외부 테스트 회로를 부착될 수 있다. 선택적으로, 외부 접촉(예컨대, 슬라이드 접촉)과 같은 다른 도전성 경로는 상기 도전성 트레이스 및 외부 회로 사이에 도전성 경로를 제공할 수 있다. 상기 도전층, 도전성 트레이스 및 접착 와이어는 상기 접촉 부재의 팁으로부터 외부 테스트 회로 저저항 도전성 경로를 제공한다.

Description

노출된 반도체 다이스를 테스트하기 위한 자기 제한 실리콘 베이스 상호접속부를 제조하는 방법{METHOD FOR FABRICATING A SELF LIMITING SILICON BASED INTERCONNECT FOR TESTING BARE SEMICONDUCTOR DICE}

반도체 산업의 고속 성장 부분중 하나는 멀티-칩 모듈(MCM)의 제조 분야이다. 멀티-칩 모듈은 PC 칩 세트를 형성하기 위해 컴퓨터에 및 모뎀 및 셀 방식전화와 같은 전기 통신 아이템에 사용이 증가되고 있다. 또한, 시계 및 계산기와 같은 소비자 전자 제품은 일반적으로 멀티-칩 모듈을 포함한다.

멀티-칩 모듈로서, 탭슐화되지 않은 다이스(즉, 칩)는 접착제를 사용하여 기판에 고착된다. 전기 접속이 각 다이상의 접착 패드에 및 기판상의 전기 리드에 직접 형성된다. 멀티-칩 모듈은 패키지된 다이스보다 현저한 가격 및 성능 특성을 제공하기 때문에 선호된다. 2000년까지 모든 다이스의 25%가 노출 또는 비패키지 형태로 사용될 것으로 추정된다.

멀티-칩 모듈에 대한 동향의 관점에서, 반도체 제조자는 공지된 양품 다이(KGD)와 같이 테스트되고 입증된 바 있는 캡슐화되지 않은 다이스를 제공할 필요가 있다. 이것은 개별적인 또는 이산 반도체 다이를 테스트하는데 적합한 테스트장치의 개발을 유도하였다. 예를 들어, 이산 다이에 대한 번-인(burn-in) 테스트를 행하는 테스트 장치는 Micron Technology, Inc.에 양도된 Corbett 등의 미국 특허 제4,899,107호 및 Wood 등의 미국 특허 제5,302,891호에 개시되어 있다. 이산 다이에 대한 다른 테스트 장치는 Texas Instruments에 양도된 Elder 등의 미국 특허 제5,123,850호 및 Malhi 등의 미국 특허 제5,073,117호에 개시되어 있다.

이러한 형태의 테스트 장치로서, 노출된 이산 다이 상의 접착 패드 또는 다른 접촉 위치들과 테스트 장치의 외부 테스트 회로 사이에 비영구적인 전기 접속이 형성되어야 한다. 접착 패드는 다이의 집적 회로를 테스트하기 위한 접속점을 제공한다. 반도체 다이스상의 접착 패드는 일반적으로 다른 패드 야금술을 사용하는 알루미늄, 금 또는 땜납중 하나로 형성된다. 또한, 접착 패드는 평평한 평면 구조를 갖거나 또는 상승된 돌출부로서 형성될 수도 있다.

이산 다이에 대한 테스트 장치는 그 다이의 접촉 패드에 비영구 접속을 형성하기 위해 다른 기술을 사용한다. 예를 들면, 앞서 인용된 Wood 등의 장치는 비접착 TAB(테이프 자동 접착) 기술을 이용하는 다이 접촉 부재를 사용한다. Elder 등의 장치는 접착 패드를 접촉시키기 위해 프로브 돌출부 또는 부재의 구조체를 갖는 가요성 상호접속부 부재를 이용한다. Malhi 등의 장치는 접착 패드를 접촉시키도록 캔틸레버(cantilever) 프로브 팁의 구조체를 사용한다.

선택적으로, 비영구 와이어 접착이 전기 접속에 영향을 주도록 사용될 수 있다. Micron Technology, Inc.에 양도된 Kisman의 미국 특허 제5,173,451호는 각 다이가 이송기에 장착되고 접착 와이어가 초음파 웨지 접착을 사용하여 접착 패드에 비영구적으로 부착되는 방법을 개시한다. 이송기 및 다이는 테스트 장치내에 위치되고, 접착 와이어는 다이상의 집적 회로를 테스트하기 위한 외부 테스트 회로에 접속된다. 테스트 과정의 결론에 따르면, 일시적 접착 와이어는 접착 패드로부터 분리되고, 다이는 이송기로부터 분리된다.

와이어 접착에 추가하여, TAB 접속 및 프로브 팁, 다른 상호접속부 구조가 테스트 장치의 회로와 다이상의 접착 패드를 접속시키는데 사용되어 왔다. 예를 들면, Liu 등에게 허여된 미국 특허 제5,177,439호는 다이의 접착 패드와 전기 접속을 생성하는 프로브 카드를 포함하는 테스트 장치를 개시한다. 프로브 카드는 실리콘과 같은 반도체 물질로 형성된 상호접속부 구조이다. Liu 프로브 카드는 접착 패드를 접촉시키기 위해 도전성 필름으로 코팅된 포인트된 실리콘 돌출부를 포함한다. Byrnes 등에게 허여된 미국 특허 제5,207,585호는 평평한 패드로서 또는 도전성 돌출부로서 형성된 접착 패드와 일시적인 접속을 생성하기 위해 전극을 갖는 가요성 박막으로 형성된 상호접속부 구조를 개시한다.

접착 패드 접속 기술이 사용되는 것과 관계없이, 접착 패드에 가능한 적은 손상을 주는 접속부를 형성하는 것이 바람직하다. 접착 패드에 대한 일시적인 접속이 패드에 손상을 가한다면, 전체 다이에는 결함이 발생할 수 있다. 이것은 접속이 접착 패드와 저 저항값 또는 오옴 접촉을 형성해야 하기 때문에 달성하기 어렵다. 접착 패드는 일반적으로 오옴 접촉을 형성하도록 삽입되어야 하는 금속 산화물 층을 포함한다. 프로브 카드와 같은 어떤 종래 기술의 상호접속부 구조는 이 산화물 층을 닦아내는 접착 패드를 긁어 접착 패드에 과도한 손상을 야기한다. 프로브팁은 산화물 층과 금속 접착 패드 둘다를 관통할 수 있고 깊은 흠을 남긴다. 프로브 돌출부와 같은 다른 상호접속부 구조는 오옴 접촉의 형성을 방지하는 산화물 층을 관통할 수 없다.

KGD 테스트시 다른 중요한 문제는 테스트 과정중의 열 팽창의 영향이다. 번-인 테스트중에, 다이는 높은 온도로 가열된다. 이것은 다이 및 테스트 구조물의 열팽창을 야기한다. 접착 패드와 상호접속부를 구조체가 다른 크기로 팽창하면, 이들 소자 사이에 스트레스가 형성될 수 있고, 그 사이의 전기 접속에 역효과를 줄 수 있다. 이것은 접착 패드의 과도한 손상을 유도할 수 있다.

본 발명은 반도체 제조에 관한 것으로, 노출된 이산 반도체 다이상의 집적회로의 동작가능성을 테스트하는데 적합한 상호접속부를 제조하는 방법에 관한 것이다.

도 1은 본 발명에 따라 상호접속부를 형성하기 위한 초기 처리 단계를 도시하는 반도체 기판의 일부의 개략적인 단면도.

도 2는 본 발명의 방법의 다른 단계를 도시하는 기판의 개략적인 단면도.

도 3은 도 2의 평면도.

도 4는 본 발명의 방법의 다른 단계를 도시하는 기판의 개략적인 단면도.

도 5는 본 발명의 방법의 다른 단계를 도시하는 기판의 개략적인 단면도.

도 6은 도 5의 평면도.

도 7은 본 발명의 방법의 다른 단계를 도시하는 기판의 개략적인 단면도.

도 8은 본 발명의 방법의 다른 단계를 도시하는 기판의 개략적인 단면도.

도 9는 부분적으로 완전한 접촉 부재를 나타내는 본 발명의 방법의 다른 단계를 도시하는 개략적인 사시도.

도 10은 접촉 부재상에 팁상에 도전성 규화물층을 형성하기 위한 본 발명의 방법의 다른 단계를 도시하는 개략적인 단면도.

도 11은 규화물층을 형성하는 다른 단계를 도시하는 개략적인 단면도.

도 12는 도전성 규화물층을 형성하는 다른 단계를 도시하는 개략적인 단면도.

도 13은 규화물층을 형성하는 다른 단계를 도시하는 개략적인 단면도.

도 14는 완전한 접촉 부재 및 도전성 트레이스를 도시하는 개략적인 단면도.

도 15는 다이의 테스트중에 반도체 다이의 접착 패드와 전기 접촉하는 본 발명에 따라 구성된 상호접속부를 도시하는 개략적인 단면도.

도 16은 완전한 접촉 부재와 도전성 트레이스의 대체적인 실시예를 도시하는 개략적인 단면도.

도 17은 중첩된 다이상의 완료된 상호접속부의 평면도.

통상적으로, 이산 반도체 다이를 테스팅하기 위한 현재의 물리적인 테스팅 장치는 최적 생산률로 KGD를 제공하는 데에 제한적인 요소를 갖는다. 비용 효율적이며, 대규모 반도체 제조의 기존의 기술에 통합될 수 있는 이산 반도체 다이를 위한 개선된 테스팅 방법 및 구조물이 필요하다는 것은 명백하다.

따라서, 본 발명의 목적은 이산 반도체 다이를 테스트하기 위한 일시적인 상호접속부를 생성하는 개선된 방법을 제공하는 것이다. 본 발명의 다른 목적은 대규모 반도체 제조와 호환가능하고 개선된 상호접속부 구조를 제공하는 일시적인 상호접속부를 생성하는 개선된 방법을 제공하는 것이다. 본 발명의 또 다른 목적은 도전성 팁과 외부 테스트 회로에 접속하기 위한 저저항 도전성 트레이스를 갖는 접촉부재를 특징으로 하는 일시적인 상호접속부를 생성하는 개선된 방법에 관한 것이다.

본 발명에 따르면, 노출된 이산 반도체 다이의 테스트에 사용하는데 적합한 일시적인 상호접속부를 생성하는 방법이 제공된다. 상호접속부는 접착 패드 또는 다이상의 다른 접촉 지점을 접촉하는데 적합한 돌출한 접촉 부재를 갖는 실리콘 기판을 포함한다. 접촉 부재는 다이상의 접착 패드들의 크기 및 간격을 일치시키는 패턴으로 기판과 통합하여 형성된다. 각 접촉 부재의 팁은 도전층을 덮여진다.

도전층은 금속 또는 규화물로 형성될 수 있다. 도전성 트레이스 또는 러너(runner)는 도전층과 전기 접촉하여 형성된다. 접착 와이어는 도전성 경로를 외부 테스트 회로에 제공하기 위해 도전성 트레이스에 부착된다. 또한, 각 접촉 부재의 팁은 도전층으로 덮여지고 오옴 접촉을 형성하도록 다이의 접착 패드를 관통하는데 적합한 하나 이상의 상승된 돌출부를 포함한다. 예시적인 실시예에서, 이 상승된 돌출부는 날카로운 블레이드(blade) 또는 나이프 에지로 형성된다. 접착 패드까지의 상승된 돌출부의 관통 깊이는 접촉 부재와 상승된 돌출부의 크기 및 구조에 의해 자체적으로 제한된다. 특히, 접촉 부재의 상부 표면은 상승된 돌출부외 관통 정지면으로 작용한다.

일반적으로 기술된 본 발명의 방법은 접촉 부재, 접촉 부재의 팁상의 도전층 및 도전층에 대한 도전성 트레이스를 형성하는 방법을 포함한다. 각 접촉 부재의 팁에 형성된 도전층은 절연층에 의해 상호접속부의 실리콘 기판으로부터 분리된다. 규화물 도전층을 형성하기 위해, 실리콘 함유층(예컨대, 폴리실리콘 비결정 실리콘)과 금속층(예컨대, 백금, 티타늄)이 형성된다. 실리콘 함유층 및 금속층은 규화물 층에 대하여 선택적으로 에칭함으로써 제거된다. 규화물층의 형성 후에, 도전층(예컨대, 알루미늄)이 도전성 트레이스를 형성하도록 증착(규화물에 접촉) 및 패턴화된다.

바람직하게는 다수의 상호접속부가 단일 기판 또는 웨이퍼상에 형성된다. 이 기판은 상호접속부들을 단일화하도록 절단(예컨대, 톱니모양 절단)될 수 있다.

상세하게 기술된 본 발명의 방법은 다이의 접착 패드를 관통하는 돌출 정점(예컨대, 나이프 에지, 정점 돌출부)를 각각 갖는 기판상에 상승된 접촉 부재의 어레이를 형성하는 단계와; 접촉 부재와 기판상에 절연층(예컨대, 산화물)을 형성하는 단계와; 절연층상에 실리콘 함유층을 형성하는 단계와; 실리콘 함유층상에 제2 절연층을 형성하는 단계와; 하부 실리콘 함유층을 노출시키도록 접촉 부재상의 제2 절연층을 제거하는 단계와; 접촉 부재와 기판상에 제1 금속층을 증착시키는 단계와; 제1 금속층과 실리콘 함유층을 소결시켜 규화물층을 형성하는 단계와; 규화물층에 대해 제1 금속층을 선택적으로 에칭하여 규화물층으로 덮여진 접촉 부재를 남기는 단계와; 규화물층에 대해 제2 절연층과 실리콘 함유층을 선택적으로 에칭하는 단계와; 규화물층과 접촉하는 기판상에 제2 금속층을 증착시키는 단계와; 선택된 영역으로부터 제2 금속층을 에칭하여 규화물층과 접촉하는 도전성 트레이스를 형성하는 단계를 포함한다.

이 방법의 하나의 장점은 접촉 부재가 자기 정렬 저저항 규화물층으로 용이하게 형성되게 한다는 것이다. 또한, 이 방법은 단순성과 비용 감소로 제공하는 표준 포토레지스트 패터닝 방법을 사용한다. 또한, 규화물층에 대한 도전성 트레이스는 저저항을 갖는다. 본 발명은 다른 목적, 장점 및 특성은 하기의 설명을 통해 더욱 명백해질 것이다.

이제 도 1을 참조하면, 이산 반도체 다이를 테스트하기 위한 상호접속부(10)를 형성하는 방법이 도시되어 있다. 상호접속부(10)는 단결정 실리콘과 같은 반도체 물질로 형성된 기판(12)을 포함한다. 기판(12)은 그 기판상에 형성된 질화 실리콘(Si₃N₄)과 같은 물질로 이루어진 마스크층(16)을 갖는 평면 외부 표면층(14)을 포함하다. 마스크층(16)의 일반적인 두께는 약 500?? 내지 3000??이다. 마스크층(16)은 CVD와 같은 적절한 증착 방법을 사용하여 형성될 수 있다.

이어서, 도 2에 도시되어 있는 바와 같이, 마스크층(16)은 마스킹 블록(18, 20, 24, 26)을 포함하는 하드 마스크를 형성하도록 기판에 대해 선택적으로 패턴화 및 에칭된다. 마스크층(16)에 사용된 물질에 따라 이 에칭 단계는 습식 또는 건식 에칭을 사용하여 수행될 수 있다. 예를 들면, 질화 실리콘의 층은 고온(예컨대, 180℃)의 산을 사용하여 에칭될 수 있다.

도 3의 평면도에 도시되어 있는 바와 같이, 마스킹 블록(18, 20, 24, 26)은 평행한 간격의 어레이로 형성되는데 반도체 다이(예컨대, 100 ㎛ X 100 ㎛)의 일반적으로 직사각형 또는 정사각형 접착 패드의 경계에 적합하도록 크기가 정해져서 형성된다. 그러한 평행 간격 어레이는 단지 예시적인 것이며 다른 구성도 가능하다는 것은 자명하다. 마스킹 블록용의 다른 적절한 배열은 폐쇠된 직사각형, 직각 삼각형, T형 및 X형을 포함한다.

이어서, 도 4에 도시되어 있는 바와 같이, 습식 또는 건식 등방성 또는 이방성 에칭 방법이 상기 기판상에 돌출 정점(40, 42, 44, 46)을 형성하기 위해 사용된다. 에칭 레이트가 다른 방향에서 상이한 이방성 에칭에서, KOH 및 H₂O의 혼합물을 포함하는 부식제 용액이 이용될 수 있다. 이러한 등방성 에칭은 도 5에 도시되어 있는 삼각형 팁을 형성시킨다. 이것은 다른 경정 방향을 따라 단결정 실리콘의 다른 에칭 레이트의 결과이다. 에칭 레이트가 모든 방향에서 동일한 등방성 에칭에서, HF, NHO₃및 H₂O의 혼합물을 포함하는 부식제 용액이 이용될 수 있다.

선택적으로, 등방성 또는 이방성 에칭 방법 대신에, 상기 기판이 마스크층(16)의 마스킹 블록(18, 20, 24, 26)으로 덮여지지 않은 기판(12)의 부분을 산화시키도록 산화 대기가 공급될 수 있다. 예를 들면, 산화 대기는 높은 온도(예컨대, 950℃)의 증기 및 O₂를 포함한다. 산화 대기는 기판(12)의 노출부를 산화시키고 절연층(49)(예컨대, 이산화 실리콘)을 형성한다. 동시에, 돌출 정점(40, 42, 44, 46)이 상기 마스킹 블록의 아래에 형성된다. 상기 돌출 정점(40, 42, 44, 46)은 상기 기판(12)과 다른 물질을 사용하는 증착 방법에 의해 서로 형성될 수 있다.

이어서, 도 5에 도시되어 있는 바와 같이, 상기 마스킹 블록(8,20,24,26)은 상기 기판(12)으로 선택되는 H₃PO₄와 같은 습식 부식제를 사용하여 스트립된다. 산화 방법으로 상기 절연층(49)은 HF와 같은 적절한 습식 부식제를 사용하여 스트립된다.

따라서 도 6에 도시되어 있는 바와 같이, 패터닝 및 에칭 및 스트립핑의 단계에 의해 평행한 간격의 나이프 에지의 형태인 돌출 정점(40, 42, 44, 46)이 형성된다. 상기 돌출 정점(40, 42, 44, 46)은 전체 주변 직경이 반도체 다이의 통상적으로 직사각형 또는 정사각형 접착 패드의 경계내에 있는 정점 그룹(43)을 형성한다. 복수 나이프 에지가 각 접착 패드에 대해 형성되지만, 접착 패드당 하나의 나이프 에지가 적절하다는 것이 이해될 것이다.

상기 돌출 정점(40, 42, 44, 46)은 기판(12)의 표면(56)으로부터 돌출되어 있고 팁(58)과 베이스(60)를 포함한다. 인접한 돌출 정점(40, 42, 44, 46)의 베이스는 그 사이에 관통 정지면(62)을 형성하기에 충분한 거리로 서로 이격되어 있다. 정점들 사이의 간격의 예는 10 ㎛이지만, 각 정지면(62)의 길이의 예는 3 내지 10 ㎛이다. 이 관통 정지면(62)의 기능은 하기에 명백하게 설명될 것이다. 각 돌출 정점(40, 42, 44, 46)의 팁(58)과 베이스(60)는 바람직하게 반도체 다이상의 접착 패드 두께의 약 1/2인 보호 거리만큼 이격되어 있다. 예를 들면, 이 돌출 거리는 0.5 내지 1 ㎛의 범위이다. 돌출 정점(40, 42, 44, 46, 48)을 형성한 후에 돌출 정점(40, 42, 44, 46)을 더욱 날카롭게 하기 위한 추가적인 에칭이 행해질 수 있다

이어서, 도 7에 도시되어 있는 바와 같이, 정점 그룹(43)내의 모든 돌출 정점(40, 42, 44, 46)은 질화물 마스킹층(64)으로 덮여지고 광패턴화된다. 그 후 도 8에 도시되어 있는 바와 같이, 상기 기판(12)은 상승된 접 촉 부재(65)를 형성하도록 마스킹층(64) 둘레가 에칭된다. 일반적인 기술은 KOH:H₂O의 혼합물을 사용하는 습식 이방성 에칭을 포함한다. 이러한 에칭은 벌크 마이크로 머쉬닝(bulk micro-machining)으로 당업계에 또한 공지되어 있다. 접촉 부재(65)는 반도체 다이의 접착 패드를 접촉하도록 크기가 정해져서 형성된다. 상기에서 나타낸 각 접촉 부재(65)는 통상적으로 정사각형 직각 주변 구조를 가지고 접착 패드의 경계내에 있도록 크기 조정된다. 접촉 부재(65)는 삼각형, 다각형 또는 원과 같은 다른 주변 구조로 형성될 수도 있다. 각 접촉 부재(65)의 높이는 50-100 ㎛의 범위내에 속하고 각 측면상의 폭은 약 40-80 ㎛의 범위내에 속한다. 도 9는 상기 기판으로부터 연장하는 2개의 인접 접촉 부재(65a,65b)를 도시한다. 상기 접촉 부재(65a,65b)의 간격은 반도체 다이상의 인접 접착 패드의 간격(예컨대, 50 내지 100 ㎛)과 일치한다.

본 발명의 방법은 각 접촉 부재(65)의 팁상에 도전성 규화물층(78A)(도 14)을 형성하는데 적합하다. 또한, 도전성 트레이스(80)(도 14)가 상기 규화물층(78A)(도 14)에 도전성 경로를 제공하도록 형성한다. 상기 방법의 이 부분은 도 10 내지 도 14에 도시되어 있다.

먼저 도 10에 도시되어 있는 바와 같이, 절연층(68)(예컨대, SiO₂)이 기판(12)과 접촉 부재(65)상에 형성된다. 절연층(68)은 상기 기판(12)의 산화에 의해 형성되는데 짧은 시간동안 산화 대기에 상기 기판(12)을 노출시킴으로써 형성될 수 있다. SiO₂는 CVD를 사용하여 또한 증착될 수 있다. 이러한 목적에 적합한 다른 공통적으로 사용되는 절연체는 Si₃N₄이다.

도 10에 도시되어 있는 바와 같이, 폴리실리콘층(70)과 같은 실리콘 함유층이 절연층(68)상에 형성된다. 폴리실리콘층(70)은 후속 공정 중에 금속층(78)(도 13)을 갖는 규화물을 형성하는데 필요하다. 폴리실리콘층(70)은 도핑된 또는 도핑 되지 않은 실리콘으로 형성될 수 있다. 선택적으로, 도핑된 또는 도평되지 않은 결정 폴리실리콘과 같은 다른 실리콘 함유층이 폴리실리콘 대신에 사용될 수 있다. 그러나, 폴리실리콘은 그 자체를 더 간단한 에칭 방법으로 제공하기 때문에 및 저저항 및 양호간 전기 구조적 성질로 인해 대부분의 적용분야에서 바람직하다. 폴리실리콘층(70)은 화학적 기상 증착(CVD)과 같은 적절한 증착 방법을 사용하여 또는 에피텍셜 성장 방법을 사용하여 절연층(68)상에 증착될 수 있다. 상기 폴리실리콘층(70)의 일반적인 두께는 약 500Å 내지 3000Å이다.

이어서, 도 11에 도시되어 있는 바와 같이, 제2 절연층(72)(예컨대, SiO₂)이 폴리실리콘층(70)상에 형성된다. 제2 절연층(72)은 CVD 기술을 사용하여 증착될수 있거나 또는 상기 폴리실리콘층(70)을 산화 환경에 노출시킴으로써 형성될 수 있다. 제2 절연층(72)의 일반적인 두께는 약 500Å 내지 3000Å이다.

이어서, 도 12에 도시되어 있는 바와 같이, 포토레지스트(74)의 층은 스핀-온(spin-on) 또는 다른 적절한 증착 방법에 의해 상기 기판(12)상에 형성된다. 포토레지스트(74)는 상기 접촉 부재(65)가 노출되도록 현상된다. 이것은 상기 포토레지스트(74)가 기판(12)의 표면과 같은 구조의 하부면상을 더립히는 경향이 있기 때문에 비교적 쉽게 성취되어, 돌출 접촉 부재(65)를 노출되도록 한다.

상기 포토레지스트(74)의 현상 후에, 접촉 부재(65)상의 제2 절연층(72)(도 11)은 접촉 부재(65)의 팁상의 노출된 폴리실리콘층(70)을 남기고 제거된다. 이것은 CF₄, CHF_3,C₂F₆, 또는 C₃F₈과 같은 염소계 또는 불소계 부식제를 사용하는 건식 에칭 방법에 의해 달성될 수 있다.

이어서, 도 13에 도시되어 있는 바와 같이, 상기 포토레지스트(74)는 제거되고 금속층(78)이 상기 노출된 폴리실리콘층(70)상에 증착된다. 상기 금속층(78)은 접촉 부재(65)의 팁 및 측벽상의 폴리실리콘층(70)을 덮고, 정점 그룹(43)을 완전히 덮는다. 또한 금속층(78)은 기판(12)상의 제2 절연층(72)을 덮는다. 상기 금속층(78)은 저압 화학 기상 증착(LPCVD)과 같은 적절한 증착 방법을 사용하거나 또는 표준 금속 스퍼터링 또는 기술을 사용하여 약 500Å 내지 3000Å의 두께로 증착될 수 있다.

금속층(78)은 금속 규화물을 형성하도록 폴리실리콘(70)과 반응할 수 있는 금속으로 형성된다. 이것에 적절한 금속은 티타늄(Ti), 텅스텐(W) 탄탈륨(Ta), 백금(Pa) 및 몰리드벤(Mo)과 같은 내화성 금속을 포함한다. 통상적으로 이들 금속의 규화물(WSi_2,TaSi₂, MOSi₂, PtSi₂및 TiSi₂)은 실리콘 표면과의 합금으로 형성된다. 다른 적절한 금속은 코발트(Co), 니켈(Ni) 몰리브덴(Mo), 구리(Cu), 금(Au) 및 이리듐(Ir)을 포함한다.

상기 금속층(78)의 증착 후에, 금속층(78)이 가열되고 규화물을 형성하도록 폴리실리콘층(70)과 반응시키는 소결 공정이 수행된다. 이러한 형태의 소결 공정은 살리사이드(salicide) 소결로 당업계에 또한 공지되어 있다. 이러한 살리사이드 소결 단계는 수천 옹스트롱(예컨대, 2000Å-3000Å)의 일반적인 두께에 대해 650℃ 내지 820℃의 온도로 폴리실리콘층(70) 및 금속층(78)을 가열함으로써 수행한다. 이 소결 공정은 하나의 단일 단계 또는 복수의 온도로 수행될 수 있다. 규화물층(78A)은 금속층(78) 및 폴리실리콘층(70)의 인터페이스에 형성된다.

이어서, 도 14에 도시되어 있는 바와 같이, 상기 금속층(78)과 폴리실리콘층(70)의 비반응 부분은 제거되는 반면에 상기 규화물층(78A)이 접촉 부재(65)의 팁에 남겨진다. 이것은 규화물층(78A)에 금속층(78)과 폴리실리콘층(70)의 선택적인 에칭에 의해 달성될 수 있다. 티타늄 금속층(78)의 비반응 부분을 에칭하기 위?? TiSi₂의 예로서, 금속층(78)을 손상시키지만 규화물층(78A)은 손상시키지 않는 암모니아 용액과 하이드로겐 페록사이드, 또는 H₂SO₄, H₂O₂혼합물과 같은 습식 부식제가 사용될 수 있다. 선택적으로, Cl₂또는 BCi₃와 같은 부식제 종류를 갖는 건식 에칭 방법은 규화물층(78A)에 선택적으로 금속층(78)을 에칭하는데 사용될 수 있다.

규화물층(78A)에 선택적인 폴리실리콘층(70)의 비반응 부분을 에칭하기 위해, HF:HNO₃:H₂O 산 혼합물(일반적인 비가 1:10:10)과 같은 습식 부식제가 상기 비반응 부분을 제거하는데 사용될 수 있다. 습식 등방성 부식제가 이 목적으로 또한 사용될 수 있다. 선택적으로 폴리실리콘층(70)은 저압(일반적으로 30m torr)에서 NF₃또는 130m torr에서 CL₂및 HBr과 같은 부식제와 건식 에칭 방법을 사용하여 규화물층(78A)에 선택적으로 에칭될 수 있다. 기판(12)상의 나머지 제2 절연층(72)은 상술된 폴리실리콘 에칭 이전에 에칭되어 제거될 필요가 있다. 이것은 전술된 바와 같은 건식 에칭 방법을 사용하여 달성될 수 있다. 도 14에 도시되어 있는 바와 같이, 완성된 상호접속부(10)는 접촉 부재(65)의 팁과 정점 그룹(43)과 접촉 부재(65)의 측벽의 일부를 덮는 규화물층(78A)를 포함한다. 선택적으로, 규화물층(78A)은 도 16에 도시되어 있는 바와 같이 접촉 부재(65)의 베이스 부분을 덮도록 연장될 수 있다.

규화물층(78A)의 저항은 어널링 공정을 사용하여 낮아질 수 있다. 이것은 기판(12)과 규화물층(78A)을 몇분 동안 약780℃ 내지 850℃사이의 온도로 가열함으로써 달성될 수 있다.

또한 도 14에 도시되어 있는 바와 같이, 도전성 스트레이스(80)는 상기 규화물층(78A)과 전기 접촉하는 도전성 경로를 제공하도록 기판(12)상에 형성될 수 있다. 도전성 트레이스(80)는 알루미늄, 구리 또는 그 합금, 또는 티타늄, 텅스텐, 탄탈륨 및 몰리브덴 또는 이들 금속의 합금과 같은 내화성 금속과 같은 높은 도전성 금속을 포함하는 제2 금속층을 증착 및 에칭함으로써 형성된다. 폴리 실리콘과 같은 다른 도전성 금속이 상기 도전성 스트레이스(80)를 형성하도록 사용될 수 있다. 상기 도전성 트레이스(80)는 광 패터닝 및 에칭이 후속하는 블랭킷 CVD 증착 또는 스퍼터링과 같은 표준 경화 방법을 사용하여 형성될 수 있다. 예를 들면, H₃PO₄와 같은 습식 부식제가 알루미늄 도전성 트레이스(80)를 형성하도록 기판(12)상의 원하는 영역으로부터 선택적으로 패터닝된 알루미늄층을 에칭하는데 사용될 수 있다.

도 17은 완전한 상호접속부(10) 내의 상기 도전성 트레이스(80)와 접촉 부재(65)의 예시적인 배치도를 도시한다. 이러한 배치도는 테스트되는 다이의 접착 패턴 구조에 따를 것이다. 바람직하게는 다수의 상호접속부(10)가 단일 기판 또는 웨이퍼(도시 생략)상에 반도체 회로 제조 기술을 사용하여 형성될 수 있다. 상기 웨이퍼는 상기 상호접속부(10)를 단일화시키도록 절단될 수 있다.

다시 도 14를 참조하면, 접착 와이어(82)가 외부 테스트 회로에 상기 완성된 상호접속부(10)로부터의 도전성 경로를 제공하도록 통상의 와이어 접착 방법(예컨대, 땜납 볼)을 이용하여 도전성 트레이스(80)에 와이어 접착된다. 도 17에 도시되어 있는 바와 같이, 각 도전성 트레이스는 접착 와이어(82)를 와이어 접착하기 위한 접착 사이트(92)를 포함한다. 와이어 접착 공정 대신에, 외부 접속기 패드와 같은 다른 도전성 경로, 슬라이드 접속기 및 다른 기계적인 접속기 배열이 이용될 수 있다(도시 생략).

이제 도 15를 참조하면, 상기 상호접속부(10)는 테스트되는 다이(DUT)로서 반도체 다이(85)와 결합되어 도시되어 있다. 다이(85)는 기판(86)과 노출된 접착 패드(88)의 배열을 포함한다. 보호층(90)은 단지 상기 접착 패드(88)만이 노출되게 하기 위해 상기 다이(85)를 덮는다. 접착 패드(88)는 ″A″의 두께를 가지고 접착 패드에 사용되는 경화에 따라서 산화물(도시 생략)의 얇은 층에 의해 덮여질 수 있다.

상호접속부(79)를 사용할 때에, 접촉 부재(65)의 정점 그룹(43)으로 표시되는 돌출 정점(40, 42, 44, 46)은 상기 접착 패드(88)와 그의 산화물 코팅을 관통한다. 정점 그룹(43)의 관통은 접촉 부재(65)의 표면에 의해 형성된 정지면(62)(도 8)에 의해 제한된다. 정점 그룹(43)을 접착 패드(88)로 압축하는데 필요한 힘은 관통 깊이의 표시로서 모니터링될 수 있다. 최적으로는, 정점 그룹(43)은 상기 접착 패드(88)의 두께의 약 1/2 길이(즉, 도 15의 거리 A의 1/2)만큼 연장한다. 이것은 규화물층(78A)과 접착 패드(88) 사이에 저저항 오옴 접촉을 제공한다. 동시에 접착 패드(88)로의 관통 깊이는 돌출 정점(40, 42, 44, 46)의 크기에 의해 및 상승된 일정한 부재(65)의 상부 표면에 의해 제공된 정지면에 의해 제한된다.

도선성 트레이스(80) 및 접착 와이어(82)는 규화물층(78A)로부터 다이(85)를 테스트하기 위한 테스트 회로까지의 접속을 제공한다. 예를 들면, 접착 와이어(82)의 대향 단부는 테스트 장치(도시 생략)내의 상호접속부(10)를 따라서 위치되는데 적합한 다이(85)에 대한 일시적인 홀더에 접속될 수 있다. 테스트 장치는 일시적인 홀더 및 테스트 회로로의 접속을 포함할 수 있다. 그런 장치는 ″Discrete Die Burn-In For Non-Pakaged Die″란 명칭의 미국 특허 제5,302,891호에 더 상세하게 개시되어 있다. 이 특허 뿐만 아니라 앞에서 인용된 특허는 참고로 본 명세서에 통합되어 있다.

그러므로, 본 발명은 테스트 및 다른 용도로 반도체 다이의 접착 패드에 전기 접속을 설정하는데 유용한 상호접속부를 형성하는 방법을 제공한다. 비록 바람직한 물질이 기술되어 있지만, 다른 물질이 또한 사용될 수 있다는 것을 이해할 수 있을 것이다. 또한, 본 발명의 방법이 임의의 바람직한 실시예를 참조하여 기술되어 있지만, 당업자에 의해 후술하는 청구 범위에 의해 한정되는 바와 같은 본 발명의 범위를 벗어나지 않고 임의의 변화 및 변형이 행해질 수 있다는 것은 명백하다.

Claims

반도체 집적 회로 다이를 테스트하기 위한 상호접속부를 제조하는 방법에 있어서,

상기 다이상의 전기 전도성 접촉 위치를 연결하도록 크기가 정해지고 서로 이격된 상승된 접촉 부재의 어레이를 기판상에 형성하는 단계와;

상기 접촉 부재상에 제1 물질층과 제2 물질층을 형성하는 단계와;

상기 접촉 부재상에 도전층을 형성하도록 제1 물질층과 제2 물질층을 반응시키는 단계와;

상기 도전층에 대해 상기 제1 및 제2 물질층을 선택적으로 에칭하는 단계와;

상기 도전층과 접촉하도록 상기 기판상에 도전성 트레이스를 형성하는 단계를 포함하는 것을 특징으로 하는 상호접속부 제조 방법.
제1항에 있어서, 상기 도전층은 규화물을 포함하는 것을 특징으로 하는 상호접속부 제조 방법.
제1항에 있어서, 상기 제1 물질층은 실리콘 함유 물질이고 상기 제2 물질층은 금속이며, 상기 제1 및 제2 물질층은 금속 규화물로 상기 도전층을 형성하도록 가열되는 것을 특징으로 하는 상호접속부 제조 방법.
제1항에 있어서, 상기 제1 물질층은 폴리실리콘 및 비결정 실리콘으로 이루어진 물질의 그룹에서 선택되는 것을 특징으로 하는 상호접속부 제조 방법.
제1항에 있어서, 상기 제2 물질층은 티타늄, 백금, 텅스텐, 코발트, 탄탈륨, 니켈, 몰리브덴, 구리, 금 및 이리듐으로 이루어진 물질의 그룹에서 선택되는 것을 특징으로 하는 상호접속부 제조 방법.
제1항에 있어서, 상기 접촉 부재는 접착 패드를 관통함과 동시에 상기 접착 패드로의 관통 깊이를 제한하는 정지면을 제공하기에 적합한 나이프 에지로서 형성된 돌출 정점을 포함하는 것을 특징으로 하는 상호접속부 제조 방법.
반도체 다이를 테스트 하기 위한 상호접속부를 제조하는 방법에 있어서,

상기 다이상의 접촉 지점과 접촉하도록 크기가 정해지고 서로 이격된 상승된 접촉 부재를 기판상에 형성하는 단계와,

상기 기판과 접촉 부재상에 실리콘 함유층을 형성하는 단계와;

상기 실리콘 함유층상에 절연층을 형성하는 단계와;

상기 접촉 부재상의 상기 절연층을 에칭하는 단계와;

상기 실리콘 함유층상 및 상기 절연층상에 금속층을 증착시키는 단계와;

상기 접촉 부재상에 규화물층을 형성하도록 상기 실리콘 함유층과 금속층을 가열하는 단계와;

상기 금속층을 에칭하고, 상기 절연층을 제거하며, 상기 규화물층으로 덮여진 접촉 부재의 팁을 남기도록 상기 규화물층에 대한 실리콘 함유층을 선택적으로 에칭하는 단계와;

상기 규화물층과 접촉하는 도전성 트레이스를 형성하는 단계를 포함하는 것을 특징으로 하는 상호접속부 제조 방법.
제7항에 있어서, 상기 기판은 그 기판의 표면상에 절연층이 형성된 단결정 실리콘을 포함하는 것을 특징으로 하는 상호접속부 제조 방법.
제7항에 있어서, 상기 실리콘 함유층은 도핑된 폴리실리콘, 도핑되지 않은 폴리실리콘, 도핑된 비결정 실리콘 및 도핑되지 않은 비결정 실리콘으로 이루어진 물질의 그룹에서 선택되는 것을 특징으로 하는 상호접속부 제조 방법.
제7항에 있어서, 상기 금속층은 티타늄, 백금, 텅스텐, 코발트, 탄탈륨, 니켈, 몰리브덴, 구리 및 금올 이루어진 그룹에서 선택되는 것을 특징으로 하는 상호접속부 제조 방법.
제7항에 있어서, 상기 접촉 부재는 상기 접착 패드를 관통하도록 나이프 에지로 형성된 돌출 정점을 포함하는 것을 특징으로 하는 상호접속부 제조 방법.
제7항에 있어서, 저항을 감소시키도록 상기 규화물층을 어닐링하는 단계를 추가로 포함하는 것을 특징으로 하는 상호접속부 제조 방법.
제7항에 있어서, 접착 와이어를 상기 도전성 트레이스에 부착하는 단계를 추가로 포함하는 것을 특징으로 하는 상호접속부 제조 방법.
제7항에 있어서, 단일 기판상에 복수의 상호접속부를 형성하는 단계와 상기 상호접속부를 단일화시키는 단계를 추가로 포함하는 것을 특징으로 하는 상호접속부 제조 방법.
제7항에 있어서, 상기 도전성 트레이스는 알루미늄, 구리, 백금, 티타늄, 텅스텐, 탄탈륨, 몰리브덴 및 이들 금속의 합금으로 이루어진 그룹에서 선택된 금속으로부터 경화 공정에 의해 형성되는 것을 특징으로 하는 상호접속부 제조 방법.
제7항에 있어서, 상기 다이와 테스트 회로 사이에 일시적인 전기 접속을 형성하기 위해 테스트 장치내에 상기 상호접속부를 위치시키는 단계를 추가로 포함하는 것을 특징으로 하는 상호접속부 제조 방법.
반도체 다이의 접착 패드와 전기 접촉을 형성하기 위한 상호접속부를 형성하는 방법에 있어서,

기판상에 돌출 정점을 갖는 상승된 접촉 부재를 형성하는 단계와;

상기 접촉 부재와 기판상에 제1 절연층을 형성하는 단계와;

상기 제1 절연층상에 실리콘 함유층을 형성하는 단계와;

상기 실리콘 함유층상에 제2 절연층을 형성하는 단계와;

상기 접촉 부재를 노출된 상태로 두고 상기 기판상에 마스크를 형성하는 단계와;

상기 마스크를 사용하여 상기 접촉 부재상의 상기 제2 절연층을 제거하는 단계와;

상기 마스크를 제거하는 단계와;

상기 접촉 부재와 기판상에 금속층을 증착시키는 단계와;

규화물층을 형성하도록 상기 금속층과 실리콘 함유층을 가열하는 단계와;

상기 접촉 부재상에 규화물 팁을 형성하도록 상기 규화물층에 대해 상기 금속층 및 상기 실리콘 함유층을 선택적으로 에칭하는 단계와;

상기 제2 절연층을 제거하는 단계와;

상기 규화물층과 접촉하는 도전성 트레이스를 형성하는 단계와;

상기 도전성 트레이스에 접착 와이어를 부착하는 단계를 포함하는 것을 특징으로 하는 상호접속부 형성 방법.
제17항에 있어서, 저항을 감소시키도록 상기 규화물층을 어닐링하는 단계를 추가로 포함하는 것을 특징으로 하는 상호접속부 형성 방법.
제17항에 있어서, 상기 돌출 정점은 상기 접착 패드로 관통함과 동시에 상기 접착 패드로의 관통 깊이를 제한하는 정지면을 형성하기 위해 나이프 에지로서 형성되는 것을 특징으로 하는 상호접속부 형성 방법.
제17항에 있어서, 웨이퍼상에 복수의 상호접속부를 형성하고, 상기 상호접속부를 단일화하기 위해 상기 웨이퍼를 절단하는 단계를 추가로 포함하는 것을 특징으로 하는 상호접속부 형성 방법.