JP3182350B2 - 液晶表示装置の駆動法 - Google Patents
液晶表示装置の駆動法Info
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に薄膜ト
ランジスタを用いたアクティブマトリックス型液晶表示
装置の駆動方法に関する。
ランジスタを用いたアクティブマトリックス型液晶表示
装置の駆動方法に関する。
【０００２】
【従来の技術】近年、液晶表示装置は、ＣＲＴに代わる
ディスプレイ装置として、特に、カラーノートパソコン
やナビゲーションシステムに採用され、著しい進展を遂
げている。更に将来的には、液晶テレビにおいて、画面
の大型化及び高精細化が求められており、特に薄膜トラ
ンジスタ(以下ＴＦＴと略す)を用いたアクティブマトリ
ックス型液晶表示装置の利用範囲は拡大している。その
一方で従来の液晶表示装置には、フリッカやクロストー
ク等の問題があり、これらの問題を解決するため様々な
駆動方法の検討及び実用化がなされている。
ディスプレイ装置として、特に、カラーノートパソコン
やナビゲーションシステムに採用され、著しい進展を遂
げている。更に将来的には、液晶テレビにおいて、画面
の大型化及び高精細化が求められており、特に薄膜トラ
ンジスタ(以下ＴＦＴと略す)を用いたアクティブマトリ
ックス型液晶表示装置の利用範囲は拡大している。その
一方で従来の液晶表示装置には、フリッカやクロストー
ク等の問題があり、これらの問題を解決するため様々な
駆動方法の検討及び実用化がなされている。
【０００３】フリッカの改善としては、特開平２−１５
７８１５号公報に示されているように、画素電極に容量
的に結合しているゲートバスラインの電位を変化させる
ことによる画素電極の電位を変調する方法(以下容量結
合駆動と称す)により、液晶の誘電異方性等によるＤＣ
成分を除去し、ソース号振幅小すなわち低消費電力化を
実現することが可能であった。しかしこの方法では、大
画面、大容量ディスプレイに対しては横クロストークの
問題が発生していた。横クロストークとは、本来同一輝
度を持たなければならない画面上の領域が、それぞれ同
時刻にオン状態になる他の画素パターンに依存して異な
る輝度をもつ現象であり、画質上非常に深刻な問題であ
る。横クロストークの原因は、ソースバスラインと対向
電極とが容量的に結合しているために、ソースバスライ
ンの電位変化によって対向電極に振動成分が誘起される
ことにより、希望する液晶印加電圧が得られないという
欠点がある。
７８１５号公報に示されているように、画素電極に容量
的に結合しているゲートバスラインの電位を変化させる
ことによる画素電極の電位を変調する方法(以下容量結
合駆動と称す)により、液晶の誘電異方性等によるＤＣ
成分を除去し、ソース号振幅小すなわち低消費電力化を
実現することが可能であった。しかしこの方法では、大
画面、大容量ディスプレイに対しては横クロストークの
問題が発生していた。横クロストークとは、本来同一輝
度を持たなければならない画面上の領域が、それぞれ同
時刻にオン状態になる他の画素パターンに依存して異な
る輝度をもつ現象であり、画質上非常に深刻な問題であ
る。横クロストークの原因は、ソースバスラインと対向
電極とが容量的に結合しているために、ソースバスライ
ンの電位変化によって対向電極に振動成分が誘起される
ことにより、希望する液晶印加電圧が得られないという
欠点がある。
【０００４】この問題を解決する方法として、特開平４
−３６７８２１号公報に前記容量結合駆動で、ソースバ
スラインの隣接するラインの位相を反転する新しい手法
が提案されていた。以下、図２、図７、図８を用いて特
開平４−３６７８２１号公報に示される液晶表示装置の
容量結合駆動法を紹介する。
−３６７８２１号公報に前記容量結合駆動で、ソースバ
スラインの隣接するラインの位相を反転する新しい手法
が提案されていた。以下、図２、図７、図８を用いて特
開平４−３６７８２１号公報に示される液晶表示装置の
容量結合駆動法を紹介する。
【０００５】図２は液晶表示装置の画素の等価回路を示
すものである。図２において、１は、ゲートバスライン
を駆動する駆動回路であり、２は、ソースバスラインを
駆動する駆動回路である。３は、ｎ番目のゲートバスラ
インＧnで、４は、ｊ番目のソースバスラインＳjであ
る。５はＴＦＴで、１のゲートバスラインＧn+1と２の
ソースバスラインＳjの交点に有する。６は液晶容量Ｃ1
cで、７は蓄積容量Ｃstで、８はゲート−ドレイン間の
寄生容量Ｃgdで、９は画素電極の一端とつながる共通電
極Ｖcomである。前記蓄積容量Ｃstは、隣接する各ソー
スバスライン毎に、前記ＴＦＴに対して前段のゲートバ
スラインと後段のゲートバスラインに交互に形成されて
いる。また、図７は液晶表示装置のゲートバスラインの
等価回路図である。１０は、単位長当たりのゲート配線
抵抗Ｒgで、１１は単位長当たりのゲート配線容量Ｃgで
ある。
すものである。図２において、１は、ゲートバスライン
を駆動する駆動回路であり、２は、ソースバスラインを
駆動する駆動回路である。３は、ｎ番目のゲートバスラ
インＧnで、４は、ｊ番目のソースバスラインＳjであ
る。５はＴＦＴで、１のゲートバスラインＧn+1と２の
ソースバスラインＳjの交点に有する。６は液晶容量Ｃ1
cで、７は蓄積容量Ｃstで、８はゲート−ドレイン間の
寄生容量Ｃgdで、９は画素電極の一端とつながる共通電
極Ｖcomである。前記蓄積容量Ｃstは、隣接する各ソー
スバスライン毎に、前記ＴＦＴに対して前段のゲートバ
スラインと後段のゲートバスラインに交互に形成されて
いる。また、図７は液晶表示装置のゲートバスラインの
等価回路図である。１０は、単位長当たりのゲート配線
抵抗Ｒgで、１１は単位長当たりのゲート配線容量Ｃgで
ある。
【０００６】以上のように構成された液晶表示装置につ
いて、以下その動作について図８を用いて説明する。
いて、以下その動作について図８を用いて説明する。
【０００７】図８(ａ)は、前記ゲート駆動回路より、前
記ゲートバスの第ｎ番目に印加される信号電圧、図８
(ｂ)は、前記ゲートバスの第n+1番目に与えられる信号
電圧をそれぞれ示す。１水平走査期間保持されるＴＦＴ
をオンするためのゲート電位Ｖghの前に、１水平走査期
間保持される変調信号電位を与え、前記Ｖghの電位の後
に、２水平走査期間保持される変調信号電位を与える。
この変調信号電位は１フィールド毎に電位がＶge+とＶg
e-に交互に変化する信号電位である。図８の(ｃ)におけ
るソース信号電位は、図８の(ａ)の第ｎフィールドのＶ
ghの電位期間と第n+1フィールドのＶghの電位期間で
は、極性は逆になっている。
記ゲートバスの第ｎ番目に印加される信号電圧、図８
(ｂ)は、前記ゲートバスの第n+1番目に与えられる信号
電圧をそれぞれ示す。１水平走査期間保持されるＴＦＴ
をオンするためのゲート電位Ｖghの前に、１水平走査期
間保持される変調信号電位を与え、前記Ｖghの電位の後
に、２水平走査期間保持される変調信号電位を与える。
この変調信号電位は１フィールド毎に電位がＶge+とＶg
e-に交互に変化する信号電位である。図８の(ｃ)におけ
るソース信号電位は、図８の(ａ)の第ｎフィールドのＶ
ghの電位期間と第n+1フィールドのＶghの電位期間で
は、極性は逆になっている。
【０００８】ここで、ｔ1の期間、ゲート電圧がＶghで
ＴＦＴがオン状態にあり、画素電位Ｖｄは、ソース電位
と同電位まで充電される(図８(ｄ)のＡ点)。
ＴＦＴがオン状態にあり、画素電位Ｖｄは、ソース電位
と同電位まで充電される(図８(ｄ)のＡ点)。
【０００９】次に、ｔ2の期間、ＴＦＴがオフ状態にな
り、理想では前記の画素電位Ｖｄは前記ｔ1における値
と同じ値(図８(ｄ)のＡ点)が保持されるはずであるが、
前記寄生容量Ｃgdの影響でΔＶだけ画素電位が低下する
(図８(ｄ)のＢ点)。これを突き抜け電圧と呼び、ゲート
電圧の変化量をΔＶｇとすると次式で表される。
り、理想では前記の画素電位Ｖｄは前記ｔ1における値
と同じ値(図８(ｄ)のＡ点)が保持されるはずであるが、
前記寄生容量Ｃgdの影響でΔＶだけ画素電位が低下する
(図８(ｄ)のＢ点)。これを突き抜け電圧と呼び、ゲート
電圧の変化量をΔＶｇとすると次式で表される。
【００１０】 ΔＶ＝ΔＶg・Ｃgd／（Ｃlc＋Ｃst＋Ｃgd） ここで、ΔＶgはゲート電圧の変化量で、ΔＶg＝Ｖgh−
Ｖgl、ここでＶglはＴＦＴをオフするための電位、Ｃlc
は液晶の容量、Ｃstはドレインでの電荷を保持するため
の蓄積容量、Ｃgdはゲート−ドレイン間の寄生容量であ
る。
Ｖgl、ここでＶglはＴＦＴをオフするための電位、Ｃlc
は液晶の容量、Ｃstはドレインでの電荷を保持するため
の蓄積容量、Ｃgdはゲート−ドレイン間の寄生容量であ
る。
【００１１】更に、ｔ3の期間で、第ｎ段ゲート電圧が
Ｖge-からＶglに変化するために画素電位がさらに変化
し、その変化量ΔＶ１は、 ΔＶ１＝Ｃst・ΔＶg／（Ｃlc＋Ｃst＋Ｃgd） ΔＶgはゲート電圧の変化量で、ｔ3の期間ではΔＶg＝|
Ｖge-−Ｖgl|、ｔ6の期間ではΔＶg＝|Ｖge+−Ｖgl|と
なる。ここでＣlc、Ｃst、Ｃgdは前記と同様である。
Ｖge-からＶglに変化するために画素電位がさらに変化
し、その変化量ΔＶ１は、 ΔＶ１＝Ｃst・ΔＶg／（Ｃlc＋Ｃst＋Ｃgd） ΔＶgはゲート電圧の変化量で、ｔ3の期間ではΔＶg＝|
Ｖge-−Ｖgl|、ｔ6の期間ではΔＶg＝|Ｖge+−Ｖgl|と
なる。ここでＣlc、Ｃst、Ｃgdは前記と同様である。
【００１２】特開平２−１５７８１５号等では前記Ｖge
+及びＶge-の電位を調整し、前記ΔＶ１で前記突き抜け
電圧ΔＶを補正する方法をとっている。
+及びＶge-の電位を調整し、前記ΔＶ１で前記突き抜け
電圧ΔＶを補正する方法をとっている。
【００１３】以上の説明は、前段ゲート構成の画素につ
いてであったが、図２において、前記画素の隣の画素即
ち後段ゲート構成の画素についても同様である。
いてであったが、図２において、前記画素の隣の画素即
ち後段ゲート構成の画素についても同様である。
【００１４】
【発明が解決しようとする課題】しかし、上記従来の駆
動法では、以下に示すような課題がある。それは、第７
図に示すように液晶表示装置のゲートバスラインには配
線抵抗Ｒgや容量Ｃgがあり、それらがフィルタ回路を形
成し、ゲートバスラインの終電端では前記ゲート電圧Ｖ
Ｇの立ち上がり及び立ち下がりの期間で遅延時間が生
じ、図９に示す駆動波形になる。これにより、前記Ｖｇ
ｈの電位の保持期間の後、立ち下がりの遅延時間の影響
により、ＴＦＴが瞬時にオフせず、完全にオフするまで
一定の期間を要する。すなわち、ＴＦＴのソース−ドレ
イン間にリーク電流が生じ、前記突き抜け電圧が変化す
ることから、画素にかかる液晶印加実効電圧は前記ゲー
トバスラインの遅延時間がほとんどない液晶表示装置と
比べて変化する。
動法では、以下に示すような課題がある。それは、第７
図に示すように液晶表示装置のゲートバスラインには配
線抵抗Ｒgや容量Ｃgがあり、それらがフィルタ回路を形
成し、ゲートバスラインの終電端では前記ゲート電圧Ｖ
Ｇの立ち上がり及び立ち下がりの期間で遅延時間が生
じ、図９に示す駆動波形になる。これにより、前記Ｖｇ
ｈの電位の保持期間の後、立ち下がりの遅延時間の影響
により、ＴＦＴが瞬時にオフせず、完全にオフするまで
一定の期間を要する。すなわち、ＴＦＴのソース−ドレ
イン間にリーク電流が生じ、前記突き抜け電圧が変化す
ることから、画素にかかる液晶印加実効電圧は前記ゲー
トバスラインの遅延時間がほとんどない液晶表示装置と
比べて変化する。
【００１５】このように遅延時間を考慮すると、前記Ｖ
ghの電位後のゲート電位ＶG(ｔ)は次式に示すように時
間に依存する関数となる。
ghの電位後のゲート電位ＶG(ｔ)は次式に示すように時
間に依存する関数となる。
【００１６】 ＶG(ｔ)＝(Ｖgh−Ｖge)・ＥＸＰ(−ｔ／ＣＲ)＋Ｖge ここで、Ｃ、Ｒは液晶表示装置の配線抵抗や容量であ
る。
る。
【００１７】第ｎフィールドでは、Ｖge＝Ｖge+で、第n
+1フィールドでは、Ｖge＝Ｖge-である。ＴＦＴがオフ
する電位をＶG(ｔ)＝ＶOFFとし、ＴＦＴがオフする期間
をΔｔOFFとして、上式に代入し、ΔｔOFFを求めると、
ＶOFF＝(Ｖgh−Ｖge)・ＥＸＰ(−ΔｔOFF／ＣＲ)＋Ｖge
となる。
+1フィールドでは、Ｖge＝Ｖge-である。ＴＦＴがオフ
する電位をＶG(ｔ)＝ＶOFFとし、ＴＦＴがオフする期間
をΔｔOFFとして、上式に代入し、ΔｔOFFを求めると、
ＶOFF＝(Ｖgh−Ｖge)・ＥＸＰ(−ΔｔOFF／ＣＲ)＋Ｖge
となる。
【００１８】これを整理すると、 ΔｔOFF＝−ＣＲ・ｌｏｇ{(ＶOFF−Ｖge)／(Ｖgh−Ｖg
e)} ここで、図９に示すように、Ｖgh＞ＶOFF＞Ｖgeである
ので、第ｎフィールドでＶge＝Ｖge+、第n+1フィールド
でＶge＝Ｖge-とすると、前記ΔｔOFFは第ｎフィルード
と第n+1フィールドで差がでてくる。また、後段ゲート
構成の画素では、前記ＴＦＴをオンするゲート電位後の
変調信号電位が、隣り合う前段ゲート構成の画素に対し
てフィールド間で逆になるため、画素間で実効値電圧に
差がでてくる。これが輝度差となり、大型液晶表示装置
においては、無視できない深刻な問題になっている。
e)} ここで、図９に示すように、Ｖgh＞ＶOFF＞Ｖgeである
ので、第ｎフィールドでＶge＝Ｖge+、第n+1フィールド
でＶge＝Ｖge-とすると、前記ΔｔOFFは第ｎフィルード
と第n+1フィールドで差がでてくる。また、後段ゲート
構成の画素では、前記ＴＦＴをオンするゲート電位後の
変調信号電位が、隣り合う前段ゲート構成の画素に対し
てフィールド間で逆になるため、画素間で実効値電圧に
差がでてくる。これが輝度差となり、大型液晶表示装置
においては、無視できない深刻な問題になっている。
【００１９】本発明は上記従来の問題を解決するもの
で、ＴＦＴをオンするゲート電位印加の後に印加される
変調信号電位の画素間での実効値における差を解消し、
ＴＦＴのソース−ドレイン間にリーク電流を等しくかつ
少なくすることで、輝度差をなくして均一性を保ち、大
型液晶表示装置においても、均一な高画質を実現するも
のである。
で、ＴＦＴをオンするゲート電位印加の後に印加される
変調信号電位の画素間での実効値における差を解消し、
ＴＦＴのソース−ドレイン間にリーク電流を等しくかつ
少なくすることで、輝度差をなくして均一性を保ち、大
型液晶表示装置においても、均一な高画質を実現するも
のである。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、走査信号線と画素電極との間の蓄積容量の
影響により画素電極電位に誘起される突き抜け電位を補
償するための２つの電圧レベルからなる変調信号電位を
前記走査配線に加える制御において、走査上の非選択期
間のオフ電位とは別に、前記薄膜トランジスタの選択パ
ルス電圧印加の後、前記変調信号電位印加の前に、走査
信号線に前記薄膜トランジスタのゲートオフのタイミン
グを一定にするために調整されたゲートオフ改善電位を
印加する。
に本発明は、走査信号線と画素電極との間の蓄積容量の
影響により画素電極電位に誘起される突き抜け電位を補
償するための２つの電圧レベルからなる変調信号電位を
前記走査配線に加える制御において、走査上の非選択期
間のオフ電位とは別に、前記薄膜トランジスタの選択パ
ルス電圧印加の後、前記変調信号電位印加の前に、走査
信号線に前記薄膜トランジスタのゲートオフのタイミン
グを一定にするために調整されたゲートオフ改善電位を
印加する。
【００２１】さらに本発明は、前記走査信号の選択パル
ス電圧印加の開始時が、前段の隣接する走査配線に印加
されていた選択パルスの終了時から、前記ゲートオフ改
善電位印加期間に相当する遅れを有していることが好ま
しい。
ス電圧印加の開始時が、前段の隣接する走査配線に印加
されていた選択パルスの終了時から、前記ゲートオフ改
善電位印加期間に相当する遅れを有していることが好ま
しい。
【００２２】さらに本発明は、前記走査信号の１水平走
査期間が、前記走査信号の選択パルス電圧印加期間と前
記ゲートオフ改善電位印加期間からなることが好まし
い。
査期間が、前記走査信号の選択パルス電圧印加期間と前
記ゲートオフ改善電位印加期間からなることが好まし
い。
【００２３】さらに本発明は、前記ゲートオフ改善電位
が、前記変調信号電位の２つの電位レベルのうちのいず
れか一方の電位レベルであることが好ましい。
が、前記変調信号電位の２つの電位レベルのうちのいず
れか一方の電位レベルであることが好ましい。
【００２４】さらに本発明は、前記ゲートオフ改善電位
が、前記変調信号電位の２つの電位レベルのうち低い電
位レベルよりさらに低い電位であることが好ましい。
が、前記変調信号電位の２つの電位レベルのうち低い電
位レベルよりさらに低い電位であることが好ましい。
【００２５】さらに本発明は、前記ゲートオフ改善電位
が、前記変調信号電位の２つの電位レベルのうちの低い
電位レベルよりさらに低い電位レベルから、２つの電位
レベルのうちの高い電位レベルまでの間で調整できるこ
とが好ましい。
が、前記変調信号電位の２つの電位レベルのうちの低い
電位レベルよりさらに低い電位レベルから、２つの電位
レベルのうちの高い電位レベルまでの間で調整できるこ
とが好ましい。
【００２６】かかる構成により、ＴＦＴをオンするゲー
ト電位後の変調信号電位の画素間での実効値における差
を解消し、ＴＦＴのソース−ドレイン間にリーク電流を
等しくかつ少なくすることで、輝度差をなくして均一性
を保ち、大型液晶表示装置においても、均一な高画質を
実現することができる。
ト電位後の変調信号電位の画素間での実効値における差
を解消し、ＴＦＴのソース−ドレイン間にリーク電流を
等しくかつ少なくすることで、輝度差をなくして均一性
を保ち、大型液晶表示装置においても、均一な高画質を
実現することができる。
【００２７】
（実施の形態１）以下本発明の第１の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２８】図１は、第１の実施形態の液晶表示装置の
ゲート駆動波形図を示し、図２は液晶表示装置の１画素
の等価回路図を示したものである。構成、動作は従来の
技術で説明したものと同じである。図３は、液晶表示装
置に与えられるゲート駆動波形に遅延がかかった時の駆
動波形を示している。
ゲート駆動波形図を示し、図２は液晶表示装置の１画素
の等価回路図を示したものである。構成、動作は従来の
技術で説明したものと同じである。図３は、液晶表示装
置に与えられるゲート駆動波形に遅延がかかった時の駆
動波形を示している。
【００２９】まず、遅延の影響を考慮に入れた説明は後
に述べることとし、回路の基本動作概略を説明する。
に述べることとし、回路の基本動作概略を説明する。
【００３０】各電極には、外部から駆動電圧として、ゲ
ートバスＧnには図１の(ａ)の電圧が、ゲートバスＧn+1
には図１の(ｂ)の電圧がそれぞれ印加されている。ま
た、ソースバスＳjには、図１の(ｃ)の電圧が印加され
ている。画素電極Ｃlcにソース信号電圧分書き込まれた
後、ｔ2及びｔ5の期間の間に(図１(ｄ))、ドレイン電圧
はΔＶ1−ΔＶ変化する。
ートバスＧnには図１の(ａ)の電圧が、ゲートバスＧn+1
には図１の(ｂ)の電圧がそれぞれ印加されている。ま
た、ソースバスＳjには、図１の(ｃ)の電圧が印加され
ている。画素電極Ｃlcにソース信号電圧分書き込まれた
後、ｔ2及びｔ5の期間の間に(図１(ｄ))、ドレイン電圧
はΔＶ1−ΔＶ変化する。
【００３１】ΔＶは、前記の突き抜け電圧であり、次式
で示される。
で示される。
【００３２】 ΔＶ＝ΔＶg・Ｃgd／（Ｃlc＋Ｃst＋Ｃgd） ここでΔＶgはゲート電圧の変化量で、ΔＶg＝Ｖgh−Ｖ
ge-である。
ge-である。
【００３３】ΔＶ１およびはΔＶ２は、ｔ2およびｔ5の
期間経過直後のｔ3およびｔ6における、Ｇn段ゲート電
圧およびＧn+1段ゲート電圧による画素電位の変化であ
り、次式で示される。これが液晶の実効電圧に直接的に
関係する。
期間経過直後のｔ3およびｔ6における、Ｇn段ゲート電
圧およびＧn+1段ゲート電圧による画素電位の変化であ
り、次式で示される。これが液晶の実効電圧に直接的に
関係する。
【００３４】ΔＶ1＝ΔＶgn・Ｃst／（Ｃlc＋Ｃst＋Ｃg
d）＋ΔＶg(n+1)・Ｃgd／（Ｃlc＋Ｃst＋Ｃgd） ここでΔＶgnはＧn段ゲート電圧の変化量で、図ｄのｔ3
の期間の場合では、ΔＶg＝|Ｖge-−Ｖgl|、ｔ6の期間の
場合では、ΔＶg＝|Ｖge+−Ｖgl|となる。また、ΔＶg
(n+1)はＧn+1段ゲート電圧の変化量で、図ｄのｔ3の期
間の場合では、ΔＶg＝|Ｖge-−Ｖge+|、ｔ6の期間の場
合では、ΔＶg＝０である。Ｃlc、Ｃst、Ｃgdは前記と
同様である。
d）＋ΔＶg(n+1)・Ｃgd／（Ｃlc＋Ｃst＋Ｃgd） ここでΔＶgnはＧn段ゲート電圧の変化量で、図ｄのｔ3
の期間の場合では、ΔＶg＝|Ｖge-−Ｖgl|、ｔ6の期間の
場合では、ΔＶg＝|Ｖge+−Ｖgl|となる。また、ΔＶg
(n+1)はＧn+1段ゲート電圧の変化量で、図ｄのｔ3の期
間の場合では、ΔＶg＝|Ｖge-−Ｖge+|、ｔ6の期間の場
合では、ΔＶg＝０である。Ｃlc、Ｃst、Ｃgdは前記と
同様である。
【００３５】ここで、前記Ｖge+及びＶge-の電位を調整
することで、前記ΔＶ1により前記突き抜け電圧ΔＶを
補正する。
することで、前記ΔＶ1により前記突き抜け電圧ΔＶを
補正する。
【００３６】以上の説明は、前段ゲート構成の画素につ
いてであったが、図２において、前記画素の隣の画素即
ち後段ゲート構成の画素についても同様のことが言え
る。
いてであったが、図２において、前記画素の隣の画素即
ち後段ゲート構成の画素についても同様のことが言え
る。
【００３７】次に、遅延時間を考慮して回路の動作を説
明する。
明する。
【００３８】前記Ｖghの電位後のゲート電位は実際には
遅延時間の影響を受け、時間に依存する関数ＶG(ｔ)と
なる。
遅延時間の影響を受け、時間に依存する関数ＶG(ｔ)と
なる。
【００３９】 ＶG(ｔ)＝(Ｖgh−Ｖge)・ＥＸＰ(−ｔ／ＣＲ)＋Ｖge ここで図３に示すように、前記Ｖghの期間の後にΔｔの
期間、ゲートオフ改善電位として変調信号電位の低い方
の電位であるＶge-の電位を与えることにより、Ｖgeは
第ｎフィールドでも第n+1フィールドでもＶge-と等しく
なる。従って、前記ＴＦＴオフ期間は、第ｎフィールド
での期間ｔa、第n+1フィールドでの期間ｔbが、ｔa＝ｔ
bと等しくなり、結果として第ｎフィールドと第n+1フィ
ールドでのソース−ドレイン間のリーク電流を等しくす
ることできる。これにより、画素電位の低下を第ｎフィ
ールドと第n+1フィールドで等しくでき、画素にかかる
ＤＣ成分を除去でき、フリッカを解消することができ
る。また、前段ゲート構成の画素でも後段ゲート構成の
画素でも、ＴＦＴをオンする電位後の変調信号は常に一
定なため、隣り合う画素でリーク電流は等しくなり、画
素にかかる電位も等しくなる。即ち、画素間での実効値
電圧差がなくなり、輝度差が生じない。
期間、ゲートオフ改善電位として変調信号電位の低い方
の電位であるＶge-の電位を与えることにより、Ｖgeは
第ｎフィールドでも第n+1フィールドでもＶge-と等しく
なる。従って、前記ＴＦＴオフ期間は、第ｎフィールド
での期間ｔa、第n+1フィールドでの期間ｔbが、ｔa＝ｔ
bと等しくなり、結果として第ｎフィールドと第n+1フィ
ールドでのソース−ドレイン間のリーク電流を等しくす
ることできる。これにより、画素電位の低下を第ｎフィ
ールドと第n+1フィールドで等しくでき、画素にかかる
ＤＣ成分を除去でき、フリッカを解消することができ
る。また、前段ゲート構成の画素でも後段ゲート構成の
画素でも、ＴＦＴをオンする電位後の変調信号は常に一
定なため、隣り合う画素でリーク電流は等しくなり、画
素にかかる電位も等しくなる。即ち、画素間での実効値
電圧差がなくなり、輝度差が生じない。
【００４０】実際に遅延時間の大きい大型液晶表示装置
で画像を映したところ、従来の駆動方法で見られた輝度
差やフリッカが、本実施形態の駆動方法では、解消でき
ることが確認できた。
で画像を映したところ、従来の駆動方法で見られた輝度
差やフリッカが、本実施形態の駆動方法では、解消でき
ることが確認できた。
【００４１】（実施の形態２）以下本発明の第２の実施
形態について、図面を参照しながら説明する。
形態について、図面を参照しながら説明する。
【００４２】第１の実施形態ではＶghの後に与えるゲー
トオフ改善電位は変調信号電位の低い方の電位であるＶ
ge-としたが、本実施形態では図４に示すように、ゲー
トオフ改善電位として、Ｖge-より低い電位とする。図
５は図４の駆動波形に液晶表示装置の遅延を考慮した駆
動波形である。
トオフ改善電位は変調信号電位の低い方の電位であるＶ
ge-としたが、本実施形態では図４に示すように、ゲー
トオフ改善電位として、Ｖge-より低い電位とする。図
５は図４の駆動波形に液晶表示装置の遅延を考慮した駆
動波形である。
【００４３】図５において、前記Ｖghの電位後のゲート
電位は液晶表示装置の遅延時間を考慮すると、時間に依
存する関数電位ＶG(ｔ)となる。
電位は液晶表示装置の遅延時間を考慮すると、時間に依
存する関数電位ＶG(ｔ)となる。
【００４４】ＶG(ｔ)＝(Ｖgh−(Ｖge-−ΔＶa))・ＥＸ
Ｐ(−ｔ／ＣＲ)＋(Ｖge-−ΔＶa) ここで、ΔＶa＝１０Ｖととし、ゲートオフ時間を計算
すると、１．１８μsecとなり、ゲートオフ改善電位を
Ｖge-とした時よりも、０．４１μsec短くすることがで
き、ソース−ドレイン間のリーク電流を小さくでき、画
素電位の変化を最小限にすることができる。
Ｐ(−ｔ／ＣＲ)＋(Ｖge-−ΔＶa) ここで、ΔＶa＝１０Ｖととし、ゲートオフ時間を計算
すると、１．１８μsecとなり、ゲートオフ改善電位を
Ｖge-とした時よりも、０．４１μsec短くすることがで
き、ソース−ドレイン間のリーク電流を小さくでき、画
素電位の変化を最小限にすることができる。
【００４５】本実施形態により、液晶表示装置の遅延時
間が大きい時に前記ゲートオフ改善電位を調整すること
により、ＴＦＴのオフ期間を短くし、ソース−ドレイン
間に流れるリーク電流を小さくし、画素電位の変化を最
小限にすることができる。
間が大きい時に前記ゲートオフ改善電位を調整すること
により、ＴＦＴのオフ期間を短くし、ソース−ドレイン
間に流れるリーク電流を小さくし、画素電位の変化を最
小限にすることができる。
【００４６】なお、第１の実施形態において、Δｔは１
水平走査期間より短いある値としたが、Δｔは個々の液
晶表示装置において、ゲートバスラインの遅延時間ＣＲ
以上にする必要がある。
水平走査期間より短いある値としたが、Δｔは個々の液
晶表示装置において、ゲートバスラインの遅延時間ＣＲ
以上にする必要がある。
【００４７】また、上記実施形態１において、変調信号
電位がＶge-およびＶge+であり、ゲートオフ改善電位を
Ｖge-としたが、変調信号を印加による調整を加えない
従来例の場合でも、図６に示すように、ゲートオフ改善
電位としてＶgl-−ΔＶａを与えれば良い。
電位がＶge-およびＶge+であり、ゲートオフ改善電位を
Ｖge-としたが、変調信号を印加による調整を加えない
従来例の場合でも、図６に示すように、ゲートオフ改善
電位としてＶgl-−ΔＶａを与えれば良い。
【００４８】さらに上記実施形態１および２において、
ゲートオフ改善電位を一定値に定めたが、液晶表示装置
のフリッカ、輝度差に応じて可変に値を調整しても良
い。
ゲートオフ改善電位を一定値に定めたが、液晶表示装置
のフリッカ、輝度差に応じて可変に値を調整しても良
い。
【００４９】
【発明の効果】以上説明したように、ＴＦＴをオンする
ゲート電位の後に新たにΔｔの期間ゲートオフ改善電位
を設けることで、第ｎフィールドのＴＦＴをオフする期
間と第n+1フィールドのＴＦＴをオフする期間の差をな
くし、液晶表示装置による遅延の影響を除去することが
でき、ソース−ドレイン間のリーク電流を第ｎフィール
ドと第n+1フィールドで一定にし、さらに前段ゲート構
成の画素と後段ゲート構成の画素でも一定にでき、フリ
ッカや輝度差を根本的に解決できる。
ゲート電位の後に新たにΔｔの期間ゲートオフ改善電位
を設けることで、第ｎフィールドのＴＦＴをオフする期
間と第n+1フィールドのＴＦＴをオフする期間の差をな
くし、液晶表示装置による遅延の影響を除去することが
でき、ソース−ドレイン間のリーク電流を第ｎフィール
ドと第n+1フィールドで一定にし、さらに前段ゲート構
成の画素と後段ゲート構成の画素でも一定にでき、フリ
ッカや輝度差を根本的に解決できる。
【００５０】また、液晶表示装置のゲートバスラインの
遅延時間が大きい場合でも、ゲートオフ改善電位を下げ
ることにより、ＴＦＴのオフ期間を短くすることがで
き、ソース−ドレイン間のリーク電流を小さし、画素電
位の変化を最小限にすることができる。
遅延時間が大きい場合でも、ゲートオフ改善電位を下げ
ることにより、ＴＦＴのオフ期間を短くすることがで
き、ソース−ドレイン間のリーク電流を小さし、画素電
位の変化を最小限にすることができる。
【００５１】実際に遅延時間の大きい大型液晶表示装置
で画像を映したところ、従来の駆動方法で見られた輝度
差やフリッカが、本実施形態の駆動方法により解消でき
ることが確認できた。
で画像を映したところ、従来の駆動方法で見られた輝度
差やフリッカが、本実施形態の駆動方法により解消でき
ることが確認できた。
【図１】本発明の第１の実施形態における液晶表示装置
の信号波形図
の信号波形図
【図２】本発明の第１の実施形態における液晶表示装置
の画素の等価回路図
の画素の等価回路図
【図３】本発明の第１の実施形態における液晶表示装置
のゲート駆動波形図
のゲート駆動波形図
【図４】本発明の第２の実施形態における液晶表示装置
のゲート駆動波形図
のゲート駆動波形図
【図５】本発明の第２の実施形態における液晶表示装置
のゲート駆動波形図
のゲート駆動波形図
【図６】本発明の第２の実施形態における液晶表示装置
のゲート駆動波形図
のゲート駆動波形図
【図７】液晶表示装置のゲートバスラインの等価回路図
【図８】従来例の信号波形図
【図９】従来例のゲート駆動波形図
１ ゲートバスラインを駆動する駆動回路 ２ ソースバスラインを駆動する駆動回路 ３ ｎ番目のゲートバスラインＧn ４ ｊ番目のソースバスラインＳj ５ 薄膜トランジスタＴＦＴ ６ 液晶容量Ｃcl ７ 寄生容量Ｃgd ８ 蓄積容量Ｃst ９ 共通電極Ｖcom １０ ゲート配線抵抗Ｒg １１ ゲート配線容量Ｃg
フロントページの続き (72)発明者 田窪 米治 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−265846（ＪＰ，Ａ) 特開 平６−161390（ＪＰ，Ａ) 特開 平２−913（ＪＰ，Ａ) 特開 平２−157815（ＪＰ，Ａ) 特開 平３−168617（ＪＰ，Ａ) 特開 平４−367821（ＪＰ，Ａ) 特開 平４−145490（ＪＰ，Ａ) 特開 昭64−26822（ＪＰ，Ａ) 特開 平６−273720（ＪＰ，Ａ) 特開 平６−214216（ＪＰ，Ａ) 特開 平10−39277（ＪＰ，Ａ) 特開 平９−73066（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 550 G09G 3/36
Claims (6)
- 【請求項１】 薄膜トランジスタを用いたアクティブマ
トリクス型の液晶表示装置の駆動法であって、走査信号
線とドレイン電極との間の寄生容量の影響により画素電
極電位に誘起される突き抜け電位を補償するための２つ
の電圧レベルからなる変調信号電位を前記走査配線に加
える制御において、走査上の非選択期間のオフ電位とは
別に、前記薄膜トランジスタの選択パルス電圧印加の
後、前記変調信号電位印加の前に、走査信号線に前記薄
膜トランジスタのゲートオフのタイミングを一定にする
ために調整されたゲートオフ改善電位を印加することを
特徴とする液晶表示装置の駆動方法。 - 【請求項２】 前記走査信号線の選択パルス電圧印加の
開始時が、前段の隣接する走査信号線に印加されていた
選択パルスの終了時から、前記ゲートオフ改善電位印加
期間に相当する遅れを有している請求項１に記載の液晶
表示装置の駆動方法。 - 【請求項３】 前記走査信号の１水平走査期間が、前記
走査信号の選択パルス電圧印加期間と前記ゲートオフ改
善電位印加期間からなる請求項１に記載の液晶表示装置
の駆動方法。 - 【請求項４】 前記ゲートオフ改善電位が、前記変調信
号電位の２つの電位レベルのうちのいずれか一方の電位
レベルである請求項１に記載の液晶表示装置の駆動方
法。 - 【請求項５】 前記ゲートオフ改善電位が、前記変調信
号電位の２つの電位レベルのうち低い電位レベルよりさ
らに低い電位である請求項１に記載の液晶表示装置の駆
動方法。 - 【請求項６】 前記ゲートオフ改善電位が、前記変調信
号電位の２つの電位レベルのうちの低い電位レベルより
さらに低い電位レベルから、２つの電位レベルのうちの
高い電位レベルまでの間で調整できる請求項１に記載の
液晶表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26639396A JP3182350B2 (ja) | 1996-10-07 | 1996-10-07 | 液晶表示装置の駆動法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26639396A JP3182350B2 (ja) | 1996-10-07 | 1996-10-07 | 液晶表示装置の駆動法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10111490A JPH10111490A (ja) | 1998-04-28 |
| JP3182350B2 true JP3182350B2 (ja) | 2001-07-03 |
Family
ID=17430316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26639396A Expired - Fee Related JP3182350B2 (ja) | 1996-10-07 | 1996-10-07 | 液晶表示装置の駆動法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182350B2 (ja) |
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|---|---|---|---|---|
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| KR100806904B1 (ko) * | 2001-10-30 | 2008-02-22 | 삼성전자주식회사 | 액정표시장치의 구동 장치 |
| KR101478667B1 (ko) * | 2008-10-16 | 2015-01-02 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 구동 방법 |
| US9019188B2 (en) | 2011-08-08 | 2015-04-28 | Samsung Display Co., Ltd. | Display device for varying different scan ratios for displaying moving and still images and a driving method thereof |
| JP6046413B2 (ja) | 2011-08-08 | 2016-12-14 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 表示装置及びその駆動方法 |
| US9299301B2 (en) | 2011-11-04 | 2016-03-29 | Samsung Display Co., Ltd. | Display device and method for driving the display device |
| US9208736B2 (en) | 2011-11-28 | 2015-12-08 | Samsung Display Co., Ltd. | Display device and driving method thereof |
| US9129572B2 (en) | 2012-02-21 | 2015-09-08 | Samsung Display Co., Ltd. | Display device and related method |
| WO2015001709A1 (ja) * | 2013-07-05 | 2015-01-08 | パナソニック株式会社 | Ｅｌ表示装置およびｅｌ表示装置の駆動方法 |
| KR20170049735A (ko) | 2015-10-28 | 2017-05-11 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN106652965A (zh) * | 2017-03-17 | 2017-05-10 | 京东方科技集团股份有限公司 | 像素驱动方法、栅极驱动器、以及显示装置 |
-
1996
- 1996-10-07 JP JP26639396A patent/JP3182350B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10111490A (ja) | 1998-04-28 |
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