JP3182143B2 - 光全加算器 - Google Patents
光全加算器Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/502—Half adders; Full adders consisting of two cascaded half adders
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06E—OPTICAL COMPUTING DEVICES; COMPUTING DEVICES USING OTHER RADIATIONS WITH SIMILAR PROPERTIES
- G06E1/00—Devices for processing exclusively digital data
- G06E1/02—Devices for processing exclusively digital data operating upon the order or content of the data handled
- G06E1/04—Devices for processing exclusively digital data operating upon the order or content of the data handled for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｎビットの２進数のための全加算器、特に
入出力を光信号によって行う全加算器に関するものであ
る。
入出力を光信号によって行う全加算器に関するものであ
る。
第７図は従来の並列全加算器の一例を示すものであ
り、全（半）加算器と直並列変換回路を用いて構成され
ている。ここで、71は初段の半加算器、72は全加算器、
73は直並列変換回路であり、Ａ、Ｂは入力信号、S0、
S1、S2は出力信号、C0、C1、C2はキャリー（CARRY）信
号である。
り、全（半）加算器と直並列変換回路を用いて構成され
ている。ここで、71は初段の半加算器、72は全加算器、
73は直並列変換回路であり、Ａ、Ｂは入力信号、S0、
S1、S2は出力信号、C0、C1、C2はキャリー（CARRY）信
号である。
第８図は従来の直列全加算器の一例を示すものであ
り、全加算器１個とラッチメモリ一個によって構成され
ている。ここで、81は全加算器、２はラッチメモリであ
り、Ａ、Ｂは入力信号、S0、S1、S2は出力信号、ＣはCA
RRY信号、Ｒはラッチメモリ82のリセット信号である。
り、全加算器１個とラッチメモリ一個によって構成され
ている。ここで、81は全加算器、２はラッチメモリであ
り、Ａ、Ｂは入力信号、S0、S1、S2は出力信号、ＣはCA
RRY信号、Ｒはラッチメモリ82のリセット信号である。
Ｎビットの全加算演算を行う場合に、第７図のような
並列型では、（Ｎ−１）個の全加算器72と１個の半加算
器71を必要とするため、全加算器全体が大きくなり、配
線が複雑になるという欠点があった。また、データをビ
ットごとに別々に並列に処理するため、入力データの直
並列変換回路73が必要であった。
並列型では、（Ｎ−１）個の全加算器72と１個の半加算
器71を必要とするため、全加算器全体が大きくなり、配
線が複雑になるという欠点があった。また、データをビ
ットごとに別々に並列に処理するため、入力データの直
並列変換回路73が必要であった。
一方、第８図に示すような直列型の全加算器は、回路
構成が簡単になる反面、全加算演算を順番にＮ回行わな
ければならないので、全加算器を通常の電子回路で構成
した場合に演算速度が著しく遅くなる。
構成が簡単になる反面、全加算演算を順番にＮ回行わな
ければならないので、全加算器を通常の電子回路で構成
した場合に演算速度が著しく遅くなる。
本発明の課題は、このような問題点を解消することに
ある。
ある。
上記課題を解決するために本発明の光全加算器は、入
出力を光信号によってなされるようにした２個の光半加
算器、および光ラッチメモリでこれを構成したものであ
る。
出力を光信号によってなされるようにした２個の光半加
算器、および光ラッチメモリでこれを構成したものであ
る。
そして、望ましくは、光半加算器の光信号の入力部分
が整流性接合が反対向きに接続された左右対称な電極構
造を有する光信号入力用の受光素子２個と、抵抗、容
量、および増幅器等の周辺素子からなり、これによって
光半加算演算の結果が得られるようになされ、光ラッチ
メモリが光信号入力用の高速受光素子に生じた電気信号
をこれに接続された発光素子からの光信号に変換して再
びこの受光素子にフィードバックさせる光フリップフロ
ップメモリであり、キャリー信号を高速に伝送すること
ができるようになされているものである。
が整流性接合が反対向きに接続された左右対称な電極構
造を有する光信号入力用の受光素子２個と、抵抗、容
量、および増幅器等の周辺素子からなり、これによって
光半加算演算の結果が得られるようになされ、光ラッチ
メモリが光信号入力用の高速受光素子に生じた電気信号
をこれに接続された発光素子からの光信号に変換して再
びこの受光素子にフィードバックさせる光フリップフロ
ップメモリであり、キャリー信号を高速に伝送すること
ができるようになされているものである。
２つの２進数が前段の光半加算器に桁を揃えて順次入
力されると、各桁毎にそのサム出力が後段の光半加算器
の一方の入力に与えられ、キャリー出力が光ラッチメモ
リに与えられる。光ラッチメモリに一時的にメモリされ
たデータは、後段の光半加算器によって、前段の光半加
算器による次の桁のサム出力に加算される。その結果、
２つの２進数の和が後段の光半加算器のサム出力として
得られる。
力されると、各桁毎にそのサム出力が後段の光半加算器
の一方の入力に与えられ、キャリー出力が光ラッチメモ
リに与えられる。光ラッチメモリに一時的にメモリされ
たデータは、後段の光半加算器によって、前段の光半加
算器による次の桁のサム出力に加算される。その結果、
２つの２進数の和が後段の光半加算器のサム出力として
得られる。
そして、光半加算器を上述したような特殊構造の受光
素子２個を用いたものとすることにより、１クロック分
で演算結果を出力することができるため、これを直列に
接続しても全加算演算の動作速度が大きく損なわれな
い。
素子２個を用いたものとすることにより、１クロック分
で演算結果を出力することができるため、これを直列に
接続しても全加算演算の動作速度が大きく損なわれな
い。
〔実施例〕 第１図は本発明の一実施例を示すブロック図である。
１は光半加算器、２は光ラッチメモリ、Ａ、Ｂは光入力
信号、Ｓは光出力信号、ＣはCARY信号、Ｒはラッチメモ
リの光リセット信号である。このように本実施例の光全
加算器は、光入出力化された２個の光半加算器１と１ク
ロック分の遅延を行う１個の光ラッチメモリ２によって
構成される。これらの光半加算器１と光ラッチメモリ２
を、以下に示すような高速動作が可能な光入出力回路で
構成して、データ転送を光信号を用いて行うことによっ
て、高速の全加算演算が可能になるとともに、光コンピ
ュータの構成要素としての役割を果たすことができる。
１は光半加算器、２は光ラッチメモリ、Ａ、Ｂは光入力
信号、Ｓは光出力信号、ＣはCARY信号、Ｒはラッチメモ
リの光リセット信号である。このように本実施例の光全
加算器は、光入出力化された２個の光半加算器１と１ク
ロック分の遅延を行う１個の光ラッチメモリ２によって
構成される。これらの光半加算器１と光ラッチメモリ２
を、以下に示すような高速動作が可能な光入出力回路で
構成して、データ転送を光信号を用いて行うことによっ
て、高速の全加算演算が可能になるとともに、光コンピ
ュータの構成要素としての役割を果たすことができる。
第２図は半加算演算を、光信号入力によって１クロッ
ク分で演算結果を出力する光半加算器の回路の一実施例
を示したものである。同図において、21-1、21-2は入力
受光素子、22-1、22-2はこれらの受光素子21-1、21-2に
バイアス電圧を印加するための電源、23-1,23-2はそれ
ぞれサム（SUM）、キャリー（CARRY）の電気信号出力端
子、24-1、24-2は光入力信号、25-1,25-2は出力端子に
接続される負荷抵抗、26-1は容量、26-2,26-3は抵抗で
ある。なお、この出力端子23-1,23-2は前置増幅器を介
して発光素子に接続される。したがって、光出力を生ず
る。
ク分で演算結果を出力する光半加算器の回路の一実施例
を示したものである。同図において、21-1、21-2は入力
受光素子、22-1、22-2はこれらの受光素子21-1、21-2に
バイアス電圧を印加するための電源、23-1,23-2はそれ
ぞれサム（SUM）、キャリー（CARRY）の電気信号出力端
子、24-1、24-2は光入力信号、25-1,25-2は出力端子に
接続される負荷抵抗、26-1は容量、26-2,26-3は抵抗で
ある。なお、この出力端子23-1,23-2は前置増幅器を介
して発光素子に接続される。したがって、光出力を生ず
る。
第３図はこの回路の真理値表を、出力波形の波高、お
よび極性を含めて示したものであり、図中の一点鎖線は
設定されるしきい値レベルを示し、また括弧内の数字は
論理信号を表している。
よび極性を含めて示したものであり、図中の一点鎖線は
設定されるしきい値レベルを示し、また括弧内の数字は
論理信号を表している。
この回路には受光素子21-1、21-2として、整流性整合
が反対向きに接続された左右対称な構造のものが用いら
れている。この受光素子21-1、21-2は正、負いずれの極
性のバイアス電圧も印加でき、左右両方の電極からバイ
アス電圧の極性に応じた等価な電気信号が同時に出力さ
れるものである。また本受光素子21-1、21-2は実質的に
雑音の原因となる暗電流が小さく、また高速動作を行う
ことができるため、入力信号光の必要最小エネルギーの
低い、高速で動作する光半加算器を構成することが可能
である。
が反対向きに接続された左右対称な構造のものが用いら
れている。この受光素子21-1、21-2は正、負いずれの極
性のバイアス電圧も印加でき、左右両方の電極からバイ
アス電圧の極性に応じた等価な電気信号が同時に出力さ
れるものである。また本受光素子21-1、21-2は実質的に
雑音の原因となる暗電流が小さく、また高速動作を行う
ことができるため、入力信号光の必要最小エネルギーの
低い、高速で動作する光半加算器を構成することが可能
である。
第４図は１クロック分の遅延を行うラッチメモリの一
実施例として、これを光信号の入出力で行うための光フ
リップフロップ回路を示したものである。ここで、4
1-1、41-2はそれぞれセット用、リセット用の受光素
子、42は光出力信号およびフィードバック光を出力する
ための発光素子、43-1、43-2はそれぞれ受光素子41-1、
41-2にバイアス電圧を印加するための電源、44は発光素
子42にバイアス電流を供給するための電源、45はアン
プ、46はハーフミラー、47は光セット入力信号、48は光
リセット入力信号、49-1は光出力信号、49-2はフィード
バック光である。
実施例として、これを光信号の入出力で行うための光フ
リップフロップ回路を示したものである。ここで、4
1-1、41-2はそれぞれセット用、リセット用の受光素
子、42は光出力信号およびフィードバック光を出力する
ための発光素子、43-1、43-2はそれぞれ受光素子41-1、
41-2にバイアス電圧を印加するための電源、44は発光素
子42にバイアス電流を供給するための電源、45はアン
プ、46はハーフミラー、47は光セット入力信号、48は光
リセット入力信号、49-1は光出力信号、49-2はフィード
バック光である。
この光フリップ・フロップ回路は、セット、リセット
用の受光素子41-1、41-2、アンプ45、および受光素子42
を主たる構成要素とし、光セット入力信号47のセット用
受光素子41-1への入力によって生じた電気信号を、アン
プ45で増幅して発光素子42に入力し、これを再びセット
用の受光素子41-1に入力することによってセットされ
る、光フィードバックによる光フリップフロップ回路で
ある。リセットは別に設けられたリセット用受光素子41
-2に、光リセット入力信号48を入力することによって行
う。この回路の光出力信号49-1は、発光素子42から受光
素子41-1に入力される光信号49-2の一部を、ハーフミラ
ー46で取り出すことにより得られる。この回路に用いら
れる発、受光素子として、高速で光電変換効率が優れた
ものを用いることにより、この回路を高速でしかも少な
い光入力信号エネルギーで動作させることが可能とな
る。
用の受光素子41-1、41-2、アンプ45、および受光素子42
を主たる構成要素とし、光セット入力信号47のセット用
受光素子41-1への入力によって生じた電気信号を、アン
プ45で増幅して発光素子42に入力し、これを再びセット
用の受光素子41-1に入力することによってセットされ
る、光フィードバックによる光フリップフロップ回路で
ある。リセットは別に設けられたリセット用受光素子41
-2に、光リセット入力信号48を入力することによって行
う。この回路の光出力信号49-1は、発光素子42から受光
素子41-1に入力される光信号49-2の一部を、ハーフミラ
ー46で取り出すことにより得られる。この回路に用いら
れる発、受光素子として、高速で光電変換効率が優れた
ものを用いることにより、この回路を高速でしかも少な
い光入力信号エネルギーで動作させることが可能とな
る。
第２図に示した光半加算器と、第４図に示した光フリ
ップフロップ回路を、第１図に示したような光配線で接
続することにより、演算速度の非常に速い光全加算器を
構成することができる。これは、ここに用いられる光半
加算器が１クロック分で演算結果を出力できるため、こ
れらを直列に配線することによっても、全加算演算の動
作速度を大きく損わないことを意味するものである。こ
こにおいて、これら光半加算器と光フリップフロップ回
路は、GaAs等の半導体基板上にモノリシックに集積化す
ることが可能であり、これらを構成単位として光配線に
より接続することがシステム全体の構成からみても望ま
しい。また、この集積回路上の電気信号伝播部分は、信
号の高速伝播が可能なストリップライン等の進行波形の
配線にすることができるので、これにより演算速度がさ
らに速くなる。
ップフロップ回路を、第１図に示したような光配線で接
続することにより、演算速度の非常に速い光全加算器を
構成することができる。これは、ここに用いられる光半
加算器が１クロック分で演算結果を出力できるため、こ
れらを直列に配線することによっても、全加算演算の動
作速度を大きく損わないことを意味するものである。こ
こにおいて、これら光半加算器と光フリップフロップ回
路は、GaAs等の半導体基板上にモノリシックに集積化す
ることが可能であり、これらを構成単位として光配線に
より接続することがシステム全体の構成からみても望ま
しい。また、この集積回路上の電気信号伝播部分は、信
号の高速伝播が可能なストリップライン等の進行波形の
配線にすることができるので、これにより演算速度がさ
らに速くなる。
第５図、第６図に、それぞれ第２図、第４図に示した
光半加算器、光フリップフロップ回路の進行波形の集積
回路の一例を示す。第５図において、51-1,51-2は受光
素子、52-1、52-2はこれらの受光素子51-1,51-2にバイ
アス電圧を印加する電源を接続するためのボンディング
パッド、53-1、53-2はそれぞれSUM、CARRYの出力端子
で、増幅素子、および発光素子に接続される部分、5
4-1、54-2は光入力信号、56-1は容量,56-2,56-3は抵
抗、57は半導体基板である。これらの構成要素はそれぞ
れ第２図の各構成要素にそれぞれ対応している。
光半加算器、光フリップフロップ回路の進行波形の集積
回路の一例を示す。第５図において、51-1,51-2は受光
素子、52-1、52-2はこれらの受光素子51-1,51-2にバイ
アス電圧を印加する電源を接続するためのボンディング
パッド、53-1、53-2はそれぞれSUM、CARRYの出力端子
で、増幅素子、および発光素子に接続される部分、5
4-1、54-2は光入力信号、56-1は容量,56-2,56-3は抵
抗、57は半導体基板である。これらの構成要素はそれぞ
れ第２図の各構成要素にそれぞれ対応している。
第６図において、61-1,61-2はそれぞれセット用、リ
セット用の受光素子、62は光出力信号およびフィードバ
ック光を出力するため発光素子、63-1,63-2はそれぞれ
受光素子61-1,61-2にバイアス電圧を印加する電源を供
給するためのボンディングパット、64は発光素子62にバ
イアス電流を供給するためのバイアスブロック、65はFE
Tで構成されたアンプ、67は光セット入力信号、68は光
リセット入力信号、69-1は光出力信号、69-2はフィード
バック光、60 −１は接地電極、60-2は半導体基板であ
る。これらの構成要素はそれぞれ第４図の各構成要素に
それぞれ対応している。
セット用の受光素子、62は光出力信号およびフィードバ
ック光を出力するため発光素子、63-1,63-2はそれぞれ
受光素子61-1,61-2にバイアス電圧を印加する電源を供
給するためのボンディングパット、64は発光素子62にバ
イアス電流を供給するためのバイアスブロック、65はFE
Tで構成されたアンプ、67は光セット入力信号、68は光
リセット入力信号、69-1は光出力信号、69-2はフィード
バック光、60 −１は接地電極、60-2は半導体基板であ
る。これらの構成要素はそれぞれ第４図の各構成要素に
それぞれ対応している。
以上説明したように、本発明の光全加算器によれば、
演算処理回路全体の大きさを小さくでき、配線も簡単に
なるので、特に演算処理集積回路チップの大きさを小さ
くでき、歩留まりの向上、製造コストの低下につなが
る。さらに、これらを動作速度の速い光入出力化された
構成要素を用いて光配線することにより、コンピュータ
の高速化に伴う光配線化において、光のもつ高速特性を
最大限に発揮させるための手段となる。
演算処理回路全体の大きさを小さくでき、配線も簡単に
なるので、特に演算処理集積回路チップの大きさを小さ
くでき、歩留まりの向上、製造コストの低下につなが
る。さらに、これらを動作速度の速い光入出力化された
構成要素を用いて光配線することにより、コンピュータ
の高速化に伴う光配線化において、光のもつ高速特性を
最大限に発揮させるための手段となる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明に用いられる半加算器の一実施例を示す回路図、
第３図はその真理値を示す図、第４図は本発明に用いら
れる光ラッチメモリである光フリップフロップ回路の一
実施例を示す回路図、第５図は第２図の半加算器を半導
体基板上にストリップラインを用いて集積化した例を示
す平面図、第６図は第４図のフリップフロップ回路を半
導体基板上にストリップラインを用いて集積化した例を
示す斜視図、第７図は従来の並列型全加算器を示すブロ
ック図、第８図は従来の直列型全加算器を示すブロック
図である。 １……光半加算器、２……ラッチメモリ、21-1、21-2、
51-1、51-2……対称構造を持つ受光素子、41-1,41-2,61
-1,61-2……受光素子、42,62……発光素子。
本発明に用いられる半加算器の一実施例を示す回路図、
第３図はその真理値を示す図、第４図は本発明に用いら
れる光ラッチメモリである光フリップフロップ回路の一
実施例を示す回路図、第５図は第２図の半加算器を半導
体基板上にストリップラインを用いて集積化した例を示
す平面図、第６図は第４図のフリップフロップ回路を半
導体基板上にストリップラインを用いて集積化した例を
示す斜視図、第７図は従来の並列型全加算器を示すブロ
ック図、第８図は従来の直列型全加算器を示すブロック
図である。 １……光半加算器、２……ラッチメモリ、21-1、21-2、
51-1、51-2……対称構造を持つ受光素子、41-1,41-2,61
-1,61-2……受光素子、42,62……発光素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯田 孝 静岡県浜松市市野町1126番地の１ 浜松 ホトニクス株式会社内 (72)発明者 藁科 禎久 静岡県浜松市市野町1126番地の１ 浜松 ホトニクス株式会社内 (72)発明者 杉本 賢一 静岡県浜松市市野町1126番地の１ 浜松 ホトニクス株式会社内 (72)発明者 鈴木 智子 静岡県浜松市市野町1126番地の１ 浜松 ホトニクス株式会社内 (72)発明者 菅 博文 静岡県浜松市市野町1126番地の１ 浜松 ホトニクス株式会社内 (56)参考文献 特開 昭58−84343（ＪＰ，Ａ) 特開 昭61−33015（ＪＰ，Ａ) 特公 昭44−8622（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G06E 1/00 - 3/00 G06F 7/38 - 7/54 G02F 3/00 - 3/02
Claims (2)
- 【請求項１】入出力を光信号によってなされるようにし
た２個の光半加算器および光ラッチメモリを構成要素と
し、前段光半加算器のサム出力が後段光半加算器の第１
入力に、また、キャリー出力が光ラッチメモリにそれぞ
れ与えられ、光ラッチメモリの出力が後段光半加算器の
第２入力に与えられており、 前記光半加算器の光信号の入力部分が、整流性接合が反
対向きに接続された左右対称な電極構造を有する光信号
入力用の受光素子２個と、抵抗、容量、および増幅器等
の周辺素子からなり、これによって光半加算演算の結果
が得られるようになされ、これとキャリーの一時メモリ
と組み合わせて光信号による全加算演算が行えるように
なされた光全加算器。 - 【請求項２】請求項１の構成において、前記光ラッチメ
モリが光信号入力用の高速受光素子に生じた電気信号を
これに接続された発光素子からの光信号に変換して再び
この受光素子にフィードバックさせる光フリップフロッ
プメモリであり、キャリー信号を伝送することができる
ようになされている光全加算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16191389A JP3182143B2 (ja) | 1989-06-23 | 1989-06-23 | 光全加算器 |
| EP90111700A EP0413916B1 (en) | 1989-06-23 | 1990-06-20 | Electro-optical full adder |
| DE69028825T DE69028825T2 (de) | 1989-06-23 | 1990-06-20 | Elektro-optischer Volladdierer |
| US07/541,309 US5068815A (en) | 1989-06-23 | 1990-06-21 | Optical full adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16191389A JP3182143B2 (ja) | 1989-06-23 | 1989-06-23 | 光全加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327410A JPH0327410A (ja) | 1991-02-05 |
| JP3182143B2 true JP3182143B2 (ja) | 2001-07-03 |
Family
ID=15744404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16191389A Expired - Fee Related JP3182143B2 (ja) | 1989-06-23 | 1989-06-23 | 光全加算器 |
Country Status (4)
| Country | Link |
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