JP3180333B2 - Method for manufacturing semiconductor memory device - Google Patents
Method for manufacturing semiconductor memory deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置のゲート電極構造に関する。Description: TECHNICAL FIELD The present invention relates to a gate electrode structure of a semiconductor memory device.
従来の技術を第２図（ａ）、（ｂ）を用いて説明す
る。第２図（ａ）、（ｂ）は半導体基板に形成した半導
体メモリの断面図であり、第２図（ａ）は第１層の配線
層を形成するためのフォト工程終了後の断面図であり、
第２図（ｂ）は、第１層の配線層を形成後の断面図であ
る。第２図（ａ）、（ｂ）においてＡの部分はメモリセ
ル部、Ｂの部分はメモリセルに情報を出し入れする周辺
回路である。そして201は半導体基板、202は素子分離領
域、203はゲート絶縁膜、204は第１層の配線層、205は
レジスト、206は第１層の配線層を形成するためのマス
クである。The conventional technique will be described with reference to FIGS. 2 (a) and 2 (b). 2A and 2B are cross-sectional views of a semiconductor memory formed on a semiconductor substrate, and FIG. 2A is a cross-sectional view after a photo step for forming a first wiring layer. Yes,
FIG. 2B is a cross-sectional view after forming the first wiring layer. 2A and 2B, a portion A is a memory cell portion, and a portion B is a peripheral circuit for putting information into and out of the memory cell. Reference numeral 201 denotes a semiconductor substrate, 202 denotes an element isolation region, 203 denotes a gate insulating film, 204 denotes a first wiring layer, 205 denotes a resist, and 206 denotes a mask for forming a first wiring layer.
一般にSRAMやDRAMなどの半導体メモリでは、メモリセ
ル部の面積がチップサイズを決定するので、メモリセル
はできる限り微細化、高集積化される。そこで第１層の
配線層204は最小ピッチで形成される。これに対し、周
辺回路部の面積はチップサイズにそれほど影響しない上
に、ゲート電極とゲート電極の間にコンタクトホールが
存在するので第１層の配線層204は最小ピッチで形成さ
れない。また周辺回路部のあるブロックとあるブロック
の配置は、AL配線等がしやすいように配置されるので、
ブロック間には第１層の配線層204の存在しない領域が
生じる。In general, in a semiconductor memory such as an SRAM or a DRAM, the area of a memory cell part determines a chip size, and thus the memory cell is miniaturized and highly integrated as much as possible. Therefore, the first wiring layer 204 is formed at the minimum pitch. On the other hand, the area of the peripheral circuit portion does not significantly affect the chip size, and the first wiring layer 204 is not formed at the minimum pitch because a contact hole exists between the gate electrodes. In addition, the arrangement of a certain block of the peripheral circuit part and a certain block is arranged so that the AL wiring or the like is easily performed.
A region where the first wiring layer 204 does not exist is generated between the blocks.
以上のことから、メモリセル部では第１層の配線層20
4は密になり、周辺回路部のそれは疎になる。この状態
では第１層の配線層204を形成するために第２図（ａ）
のようにフォト工程を行ない、次に異方性プラズマエッ
チングによりエッチングを行ない第２図（ｂ）のよう第
１層の配線層204を形成する。このとき、第２図（ａ）
のフォト工程において、メモリセル部のマスク寸法Ｍ
と、周辺回路部のマスク寸法ＰをＭ＝Ｐとなるよう同じ
マスク寸法で設計すると、ローディング効果によりエッ
チング後の第１層の配線層204の寸法は第２図（ｂ）に
おいてＭ′＜Ｐ′となりメモリセル部は細く、周辺回路
部は太くなってしまう。From the above, in the memory cell portion, the first wiring layer 20
4 becomes dense and that of the peripheral circuit part becomes sparse. In this state, in order to form the first wiring layer 204, FIG.
Then, a photo step is performed as shown in FIG. 2A, and then etching is performed by anisotropic plasma etching to form a first wiring layer 204 as shown in FIG. 2B. At this time, FIG.
In the photo step, the mask dimension M of the memory cell portion is
And the mask dimension P of the peripheral circuit portion is designed with the same mask dimension so that M = P, the dimension of the first wiring layer 204 after etching due to the loading effect is M ′ <P in FIG. 2B. ′, The memory cell portion becomes thin, and the peripheral circuit portion becomes thick.
その結果、第１層の配線層204をゲート電極として使
用している部分のトランジスタ特性、特にゲート長に依
存するβがメモリセル部と周辺回路部で大きく変わって
しまい、設計どうりの特性が出なくなるという課題を有
していた。As a result, the transistor characteristics of the portion where the first wiring layer 204 is used as the gate electrode, in particular, β depending on the gate length are greatly changed between the memory cell portion and the peripheral circuit portion, and the characteristics according to the design are reduced. There was a problem that it would not appear.
そこで本発明は、このような課題を解決するもので、
その目的とするところは、メモリセル部と周辺回路部の
場所によるトランジスタ特性のばらつきをなくすことを
目的とする。Therefore, the present invention solves such a problem,
An object of the present invention is to eliminate variations in transistor characteristics depending on locations of a memory cell portion and a peripheral circuit portion.
本発明の半導体記憶装置の製造方法は、同一基板上で
配線の密度が異なる部分を有する配線パターンを、フォ
トリソグラフィを用いて形成する工程を含む半導体記憶
装置の製造方法において、 配線密度が低い部分の配線を形成するためのマスクパ
ターン幅を配線密度が高い部分の配線を形成するための
マスクパターン幅よりも細くしたことを特徴とする。The method for manufacturing a semiconductor memory device according to the present invention includes a method for manufacturing a semiconductor memory device including a step of forming a wiring pattern having portions with different wiring densities on the same substrate by using photolithography. Is characterized in that the width of the mask pattern for forming the wiring is narrower than the width of the mask pattern for forming the wiring in a portion where the wiring density is high.
本発明の実施例を第１図を用いて説明する。第１図
（ａ）は本発明の実施例によるフォト工程終了後の断面
図、第１図（ｂ）は本発明の実施例による第１層の配線
層を形成後の断面図である。第１図（ａ）、（ｂ）にお
いてはＡはメモリセル部Ｂ周辺回路部である。第１図
（ａ）、（ｂ）を用いて本発明の製造方法を説明する。
第１図（ａ）、（ｂ）において101はＰ型シリコン基
板、102は素子分離絶縁膜、103はゲート絶縁膜、104は
第１層の配線層105はレジスト、106は第１層の配線層を
形成するためのマスクである。An embodiment of the present invention will be described with reference to FIG. FIG. 1A is a cross-sectional view after a photo step according to an embodiment of the present invention is completed, and FIG. 1B is a cross-sectional view after forming a first wiring layer according to the embodiment of the present invention. In FIGS. 1 (a) and 1 (b), A is a memory cell section B peripheral circuit section. The manufacturing method of the present invention will be described with reference to FIGS. 1 (a) and 1 (b).
1 (a) and 1 (b), 101 is a P-type silicon substrate, 102 is an element isolation insulating film, 103 is a gate insulating film, 104 is a first wiring layer 105, resist is 106, and 106 is a first wiring layer. It is a mask for forming a layer.
まず、Ｐ型シリコン基板101をドライO2雰囲気で酸化
を行ない約400Åのシリコン酸化膜を形成し、次にCVD法
によりシリコン窒化膜を約2000Å形成する。次にフォト
リソグラフィ後エッチングを行ない素子分離領域となる
部分の前記シリコン窒化膜の不要部分を除去する。次に
ウエットO2雰囲気で酸化を行なうと前記シリコン窒化膜
を除去した部分に酸化膜が成長し、この素子分離用酸化
膜102を約8000Å形成する。次に加熱したりん酸でシリ
コン酸化膜を全面除去し、フッ素により前記400Åのシ
リコン窒化膜を除去する。次にウエットO2雰囲気で酸化
を行ない、能動領域上に約200Åののゲート酸化膜103を
形成する。次にCVD法により多結晶シリコンを約4000Å
形成した後、フォトリソグラフィ、エッチングを行ない
前記多結晶シリコン膜の不要部分を除去して第１層の配
線層104を形成する。このフォトリソグラフィ工程にお
いて、本実施例では第１図（ａ）のように周辺回路部の
マスク寸法Ｐをメモリセル部のマスク寸法ＭよりＭ＞Ｐ
となるよう0.1μｍ〜0.2μｍ細くする。たとえば、デザ
インルールを0.8μｍルールとした場合、従来例第２図
（ａ）、（ｂ）のようにメモリセル部のマスク寸法と周
辺回路部のマスク寸法が同じ0.8μｍのままで、パター
ンに疎密のある第１層の配線層204を形成するときパタ
ーンの密なメモリセル部のエッチング後の寸法Ｍ′を0.
8μｍになるよう条件を設定すると、パターンの疎な周
辺回路部のエッチング後の寸法Ｐ′は、ローディング効
果により約0.95μｍとなり0.15μｍ太くなってしまう。
この結果、第１層の配線層をゲート電極としているトラ
ンジスタの特性が、メモリセル部と周辺回路部では大き
く変化してしまう。これに対し、本実施例第１図（ａ）
のように周辺回路部のマスク寸法Ｐをメモリセル部のマ
スク寸法ＭよりＭ＞Ｐとなるよう約0.1μｍ〜0.2μｍ細
くすることにより、第１図（ｂ）のようにパターンのパ
ターンの密なメモリセル部のエッチング後の寸法Ｍ′を
0.8μｍになるよう条件を設定しても、パターンの疎な
周辺回路部のエッチング後の寸法Ｐ′も約0.8μｍにな
るためＭ′Ｐ′となり、トランジスタの特性はメモリ
セル部でも周辺回路部でも変化することはなくなる。First, the P-type silicon substrate 101 is oxidized in a dry O 2 atmosphere to form a silicon oxide film of about 400 °, and then a silicon nitride film of about 2000 ° is formed by the CVD method. Next, after photolithography, etching is performed to remove unnecessary portions of the silicon nitride film in portions that become element isolation regions. Next, when oxidation is performed in a wet O 2 atmosphere, an oxide film grows in a portion where the silicon nitride film is removed, and an oxide film 102 for element isolation is formed to about 8000 mm. Next, the entire surface of the silicon oxide film is removed with heated phosphoric acid, and the silicon nitride film of 400 ° is removed with fluorine. Next, oxidation is performed in a wet O 2 atmosphere to form a gate oxide film 103 of about 200 ° on the active region. Next, approximately 4000 mm of polycrystalline silicon is deposited by CVD.
After the formation, photolithography and etching are performed to remove unnecessary portions of the polycrystalline silicon film to form a first wiring layer 104. In this photolithography process, in this embodiment, as shown in FIG. 1A, the mask dimension P of the peripheral circuit section is set to be larger than the mask dimension M of the memory cell section by M> P.
0.1 μm to 0.2 μm. For example, when the design rule is a 0.8 μm rule, the pattern is formed while the mask dimensions of the memory cell portion and the peripheral circuit portion remain the same of 0.8 μm as shown in FIGS. 2 (a) and 2 (b). When forming the sparse and dense first wiring layer 204, the etched size M 'of the memory cell portion having a dense pattern is set to 0.
When the condition is set to 8 μm, the dimension P ′ of the peripheral circuit portion having a sparse pattern after etching becomes about 0.95 μm due to the loading effect, and becomes 0.15 μm thick.
As a result, the characteristics of the transistor using the first wiring layer as the gate electrode are significantly changed between the memory cell portion and the peripheral circuit portion. On the other hand, FIG.
As shown in FIG. 1 (b), the mask size P of the peripheral circuit portion is made smaller than the mask size M of the memory cell portion by about 0.1 μm to 0.2 μm so that M> P. The dimension M 'of the memory cell portion after etching is
Even if the condition is set to be 0.8 μm, the dimension P ′ of the peripheral circuit portion having a sparse pattern after etching is also about 0.8 μm, which is M′P ′. But it will not change.
本実施例では第１層の配線層に多結晶シリコン膜を用
いたが、チタン、モリブデン、タングステン、プラチ
ナ、ニッケル、コバルト、タンタルなどの高融点金属を
用いてもよいし、多結晶シリコン上にこれら高融点金属
膜を形成した高融点金属ポリサイド膜、あるいは高融点
金属シリサイド膜を使用してもよいし、アルミニウム、
銅などの金属を使用してもよい。In this embodiment, a polycrystalline silicon film is used for the first wiring layer. However, a high melting point metal such as titanium, molybdenum, tungsten, platinum, nickel, cobalt, or tantalum may be used. A refractory metal polycide film formed with these refractory metal films, or a refractory metal silicide film may be used, or aluminum,
Metals such as copper may be used.
以上述べたように本発明の半導体記憶装置によれば、
第１層の配線層のパターンに疎密があっても、そのエッ
チング後の寸法は、ほぼ一定になるのでトランジスタ特
性のばらつきが小さくなることから、設計どうりの、高
速、高信頼性の半導体記憶装置を提供できる効果があ
る。As described above, according to the semiconductor memory device of the present invention,
Even if the pattern of the first wiring layer is dense and dense, the dimensions after etching are almost constant, so that variations in transistor characteristics are reduced. Therefore, high-speed, high-reliability semiconductor memory as designed. There is an effect that the device can be provided.
第１図（ａ）、（ｂ）は本発明の一実施例による断面
図、第２図（ａ）、（ｂ）は従来例による断面図であ
る。 101、102……シリコン基板 102、202……素子分離絶縁膜 103、203……ゲート絶縁膜 104、204……ゲート電極 105、205……レジスト 106、206……マスク1 (a) and 1 (b) are cross-sectional views according to one embodiment of the present invention, and FIGS. 2 (a) and 2 (b) are cross-sectional views according to a conventional example. 101, 102 ... Silicon substrate 102, 202 ... Element isolation insulating film 103, 203 ... Gate insulating film 104, 204 ... Gate electrode 105, 205 ... Resist 106, 206 ... Mask
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−194628（ＪＰ，Ａ) 特開 昭62−123722（ＪＰ，Ａ) 特開 昭63−138738（ＪＰ，Ａ) 特開 平１−186624（ＪＰ，Ａ) 特開 昭61−263130（ＪＰ，Ａ) 「半導体用語大辞典」第1116頁〜第 1117頁（日刊工業新聞発行) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/3205 H01L 21/822 H01L 21/8242 H01L 27/04 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-62-194628 (JP, A) JP-A-62-123722 (JP, A) JP-A-63-138738 (JP, A) JP-A-1- 186624 (JP, A) JP-A-61-263130 (JP, A) "Semiconductor Dictionary", pages 1116 to 1117 (published by Nikkan Kogyo Shimbun) (58) Fields investigated (Int. Cl. 7 , DB Name) H01L 27/108 H01L 21/3205 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
する配線パターンを、フォトリソグラフィを用いて形成
する工程を含む半導体記憶装置の製造方法において、 配線密度が低い部分の配線を形成するためのマスクパタ
ーン幅を配線密度が高い部分の配線を形成するためのマ
スクパターン幅よりも細くしたことを特徴とする半導体
記憶装置の製造方法。In a method of manufacturing a semiconductor memory device, the method includes the step of forming a wiring pattern having portions with different wiring densities on the same substrate by using photolithography. Wherein the width of the mask pattern is narrower than the width of a mask pattern for forming a wiring in a portion having a high wiring density.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31925289A JP3180333B2 (en) | 1989-12-08 | 1989-12-08 | Method for manufacturing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31925289A JP3180333B2 (en) | 1989-12-08 | 1989-12-08 | Method for manufacturing semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03180067A JPH03180067A (en) | 1991-08-06 |
| JP3180333B2 true JP3180333B2 (en) | 2001-06-25 |
Family
ID=18108120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP31925289A Expired - Lifetime JP3180333B2 (en) | 1989-12-08 | 1989-12-08 | Method for manufacturing semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180333B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131850A (en) | 1997-07-10 | 1999-02-02 | Nec Corp | Semiconductor device and its manufacturing method |
-
1989
- 1989-12-08 JP JP31925289A patent/JP3180333B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 「半導体用語大辞典」第１１１６頁〜第１１１７頁（日刊工業新聞発行） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03180067A (en) | 1991-08-06 |
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