JP3174614B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3174614B2 JP3174614B2 JP08710992A JP8710992A JP3174614B2 JP 3174614 B2 JP3174614 B2 JP 3174614B2 JP 08710992 A JP08710992 A JP 08710992A JP 8710992 A JP8710992 A JP 8710992A JP 3174614 B2 JP3174614 B2 JP 3174614B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- area
- semiconductor chip
- semiconductor
- scribe line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Element Separation (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ構造の半導体装
置、特に半導体チップとなる各素子活性領域が第１の素
子領域と第２の素子領域に分離される半導体装置に関す
る。
置、特に半導体チップとなる各素子活性領域が第１の素
子領域と第２の素子領域に分離される半導体装置に関す
る。
【０００２】
【従来の技術】半導体装置の一種として、デジタル素子
領域およびアナログ素子領域とが単一の半導体チップに
混載されたものが知られている。このような半導体チッ
プでは、基板の電位変動等のノイズにより、デジタル素
子領域とアナログ素子領域間の素子が相互に影響し合う
ことがあり、誤動作の原因となっている。この場合、デ
ジタル素子はハイレベルとローレベルの両信号だけでよ
いので、微小電位の変動による影響は少ないのに対し、
アナログ素子は微小電位の変動でも大きく影響される。
このため、アナログ素子への外部からの信号の影響を遮
断するため、アナログ素子領域を分離する分離ウエルを
半導体チップ内部に形成することが行われている。
領域およびアナログ素子領域とが単一の半導体チップに
混載されたものが知られている。このような半導体チッ
プでは、基板の電位変動等のノイズにより、デジタル素
子領域とアナログ素子領域間の素子が相互に影響し合う
ことがあり、誤動作の原因となっている。この場合、デ
ジタル素子はハイレベルとローレベルの両信号だけでよ
いので、微小電位の変動による影響は少ないのに対し、
アナログ素子は微小電位の変動でも大きく影響される。
このため、アナログ素子への外部からの信号の影響を遮
断するため、アナログ素子領域を分離する分離ウエルを
半導体チップ内部に形成することが行われている。
【０００３】分離ウエルを有する従来の半導体装置を図
４に示す。図４（ａ）は平面図、図４（ｂ）はＸ−Ｘ′
線断面図である。図４（ｂ）に示すように、シリコン基
板６０上にシリコン酸化膜６１が形成され、シリコン酸
化膜６１上に素子を形成するためのシリコン層６２が形
成されたＳＯＩ構造をしている。シリコン層６２は、図
４（ａ）に示すように、スクライブライン領域６３によ
り複数の半導体チップ領域６４に分割されている。各半
導体チップ領域６４は、図において左側のアナログ素子
領域６５と、図において右側のデジタル素子領域６６に
分離されている。アナログ素子領域６５には複数のパッ
ド６７が形成され、デジタル素子領域６６には複数のパ
ッド６８が形成されている。
４に示す。図４（ａ）は平面図、図４（ｂ）はＸ−Ｘ′
線断面図である。図４（ｂ）に示すように、シリコン基
板６０上にシリコン酸化膜６１が形成され、シリコン酸
化膜６１上に素子を形成するためのシリコン層６２が形
成されたＳＯＩ構造をしている。シリコン層６２は、図
４（ａ）に示すように、スクライブライン領域６３によ
り複数の半導体チップ領域６４に分割されている。各半
導体チップ領域６４は、図において左側のアナログ素子
領域６５と、図において右側のデジタル素子領域６６に
分離されている。アナログ素子領域６５には複数のパッ
ド６７が形成され、デジタル素子領域６６には複数のパ
ッド６８が形成されている。
【０００４】分離ウエル６９はアナログ素子領域６５を
取り囲み、シリコン酸化膜６１に達するように形成され
ている。この分離ウエル６９は、図４（ｂ）に示すよう
に、シリコン層６２に不純物イオンをシリコン酸化膜６
１に達するようにイオン注入することにより形成され、
アナログ素子領域６５を外部から電気的に遮断してい
る。
取り囲み、シリコン酸化膜６１に達するように形成され
ている。この分離ウエル６９は、図４（ｂ）に示すよう
に、シリコン層６２に不純物イオンをシリコン酸化膜６
１に達するようにイオン注入することにより形成され、
アナログ素子領域６５を外部から電気的に遮断してい
る。
【０００５】
【発明が解決しようとする課題】このように従来のＳＯ
Ｉ構造の半導体装置では、分離ウエル６９がアナログ素
子領域６５を取り囲むパターンとなっているため、半導
体チップ領域中の素子領域の面積が分離ウエル６９の幅
分だけ減少してしまうという問題があった。また、アナ
ログ素子領域６５の信号の入出力を行うためには、分離
ウエル６９を横切って、入出力信号用のパッド６７をワ
イヤボンディングする必要があり、ボンディングワイヤ
が長くなるという問題があった。
Ｉ構造の半導体装置では、分離ウエル６９がアナログ素
子領域６５を取り囲むパターンとなっているため、半導
体チップ領域中の素子領域の面積が分離ウエル６９の幅
分だけ減少してしまうという問題があった。また、アナ
ログ素子領域６５の信号の入出力を行うためには、分離
ウエル６９を横切って、入出力信号用のパッド６７をワ
イヤボンディングする必要があり、ボンディングワイヤ
が長くなるという問題があった。
【０００６】本発明の目的は、分離ウエルを形成するこ
とにより半導体チップ領域における素子領域の面積を削
減することなく、しかも、入出力信号用の信号線を短く
することができる半導体装置を提供することにある。
とにより半導体チップ領域における素子領域の面積を削
減することなく、しかも、入出力信号用の信号線を短く
することができる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、素子を形成
するための半導体層がスクライブライン領域により複数
の半導体チップ領域に分割され、各半導体チップ領域が
第１の素子領域と第２の素子領域とを有する半導体装置
において、前記第１の素子領域と前記第２の素子領域間
の前記半導体層に不純物が添加され前記第１の素子領域
と前記第２の素子領域とを電気的に遮断する分離ウエル
が形成され、前記分離ウエルが前記半導体チップ領域を
横断して前記スクライブライン領域に達し、前記分離ウ
エルの前記スクライブライン領域に達する両端部分に幅
広部が設けられていることを特徴とする半導体装置によ
って達成される。また、上記目的は、素子を形成するた
めの半導体層がスクライブライン領域により複数の半導
体チップ領域に分割され、各半導体チップ領域が第１の
素子領域と第２の素子領域とを有する半導体装置におい
て、前記第１の素子領域と前記第２の素子領域間の前記
半導体層に不純物が添加され前記第１の素子領域と前記
第２の素子領域とを電気的に遮断する分離ウエルが形成
され、前記分離ウエルが前記半導体チップ領域を横断し
て前記スクライブライン領域に達し、前記スクライブラ
イン領域に前記半導体チップ領域を囲むように不純物が
添加されている不純物領域が形成されていることを特徴
とする半導体装置によって達成される。
するための半導体層がスクライブライン領域により複数
の半導体チップ領域に分割され、各半導体チップ領域が
第１の素子領域と第２の素子領域とを有する半導体装置
において、前記第１の素子領域と前記第２の素子領域間
の前記半導体層に不純物が添加され前記第１の素子領域
と前記第２の素子領域とを電気的に遮断する分離ウエル
が形成され、前記分離ウエルが前記半導体チップ領域を
横断して前記スクライブライン領域に達し、前記分離ウ
エルの前記スクライブライン領域に達する両端部分に幅
広部が設けられていることを特徴とする半導体装置によ
って達成される。また、上記目的は、素子を形成するた
めの半導体層がスクライブライン領域により複数の半導
体チップ領域に分割され、各半導体チップ領域が第１の
素子領域と第２の素子領域とを有する半導体装置におい
て、前記第１の素子領域と前記第２の素子領域間の前記
半導体層に不純物が添加され前記第１の素子領域と前記
第２の素子領域とを電気的に遮断する分離ウエルが形成
され、前記分離ウエルが前記半導体チップ領域を横断し
て前記スクライブライン領域に達し、前記スクライブラ
イン領域に前記半導体チップ領域を囲むように不純物が
添加されている不純物領域が形成されていることを特徴
とする半導体装置によって達成される。
【０００８】
【作用】本発明によれば、半導体チップ領域の第１の素
子領域と第２の素子領域間の半導体層に不純物が添加さ
れ第１の素子領域と第２の素子領域とを電気的に遮断す
る分離ウエルが形成され、分離ウエルが半導体チップ領
域を横断してスクライブライン領域に達し、分離ウエル
の前記スクライブライン領域に達する両端部分に幅広部
が設けられているので、半導体チップ領域における分離
ウエルが占める面積が減少し、素子領域の面積を増大さ
せることができると共に、素子領域への入出力信号用の
信号線を短くすることができ、半導体チップへの切断時
に分離ウエルの両端部分が欠けを生じても、分離ウエル
の部分的な寸断を防止することができる。また、半導体
チップ領域の第１の素子領域と第２の素子領域間の半導
体層に不純物が添加され第１の素子領域と第２の素子領
域とを電気的に遮断する分離ウエルが形成され、分離ウ
エルが半導体チップ領域を横断してスクライブライン領
域に達し、スクライブライン領域に半導体チップ領域を
囲むように不純物が添加されている不純物領域が形成さ
れているので、各半導体チップ領域相互間も電気的に遮
断することができ、また、半導体チップへの切断後にお
いて外部ノイズが基板から各素子に影響を与えることを
防止することができる。
子領域と第２の素子領域間の半導体層に不純物が添加さ
れ第１の素子領域と第２の素子領域とを電気的に遮断す
る分離ウエルが形成され、分離ウエルが半導体チップ領
域を横断してスクライブライン領域に達し、分離ウエル
の前記スクライブライン領域に達する両端部分に幅広部
が設けられているので、半導体チップ領域における分離
ウエルが占める面積が減少し、素子領域の面積を増大さ
せることができると共に、素子領域への入出力信号用の
信号線を短くすることができ、半導体チップへの切断時
に分離ウエルの両端部分が欠けを生じても、分離ウエル
の部分的な寸断を防止することができる。また、半導体
チップ領域の第１の素子領域と第２の素子領域間の半導
体層に不純物が添加され第１の素子領域と第２の素子領
域とを電気的に遮断する分離ウエルが形成され、分離ウ
エルが半導体チップ領域を横断してスクライブライン領
域に達し、スクライブライン領域に半導体チップ領域を
囲むように不純物が添加されている不純物領域が形成さ
れているので、各半導体チップ領域相互間も電気的に遮
断することができ、また、半導体チップへの切断後にお
いて外部ノイズが基板から各素子に影響を与えることを
防止することができる。
【０００９】
【実施例】本発明の第１の実施例による半導体装置を図
１に示す。図１（ａ）は平面図、図１（ｂ）はＸ−Ｘ′
線断面図である。図１（ｂ）に示すように、シリコン基
板１０上にシリコン酸化膜１２が形成され、シリコン酸
化膜１２上に素子を形成するためのシリコン層１４が形
成されている。シリコン層１４は、図１（ａ）に示すよ
うに、約１５０μｍ幅のスクライブライン領域１６によ
り複数の半導体チップ領域１８に分割されている。各半
導体チップ領域１８は、図において左側のアナログ素子
領域２０と、図において右側のデジタル素子領域２２に
分離されている。アナログ素子領域２０には複数のパッ
ド２４が形成され、デジタル素子領域２２には複数のパ
ッド２６が形成されている。
１に示す。図１（ａ）は平面図、図１（ｂ）はＸ−Ｘ′
線断面図である。図１（ｂ）に示すように、シリコン基
板１０上にシリコン酸化膜１２が形成され、シリコン酸
化膜１２上に素子を形成するためのシリコン層１４が形
成されている。シリコン層１４は、図１（ａ）に示すよ
うに、約１５０μｍ幅のスクライブライン領域１６によ
り複数の半導体チップ領域１８に分割されている。各半
導体チップ領域１８は、図において左側のアナログ素子
領域２０と、図において右側のデジタル素子領域２２に
分離されている。アナログ素子領域２０には複数のパッ
ド２４が形成され、デジタル素子領域２２には複数のパ
ッド２６が形成されている。
【００１０】本実施例では、左側のアナログ素子領域２
０と右側のデジタル素子領域２２を分離するために、約
６μｍ幅の分離ウエル２８が設けられている。分離ウエ
ル２８は、シリコン層１４に不純物をイオン注入するこ
とにより形成されるものである。本実施例の分離ウエル
２８は、半導体チップ領域１８を横断して前後のスクラ
イブライン領域１６に直角に交差している。
０と右側のデジタル素子領域２２を分離するために、約
６μｍ幅の分離ウエル２８が設けられている。分離ウエ
ル２８は、シリコン層１４に不純物をイオン注入するこ
とにより形成されるものである。本実施例の分離ウエル
２８は、半導体チップ領域１８を横断して前後のスクラ
イブライン領域１６に直角に交差している。
【００１１】このように本実施例によれば、各半導体チ
ップ領域を１本の分離ウエルだけが横断しているのみで
あるので、実効的な素子領域の面積を削減することなく
アナログ素子領域とデジタル素子領域を有効に分離する
ことができる。また、アナログ素子領域のパッドがスク
ライブライン領域の近傍に配置することができるので、
短いボンディングワイヤにより信号入出力を行うことが
できる。
ップ領域を１本の分離ウエルだけが横断しているのみで
あるので、実効的な素子領域の面積を削減することなく
アナログ素子領域とデジタル素子領域を有効に分離する
ことができる。また、アナログ素子領域のパッドがスク
ライブライン領域の近傍に配置することができるので、
短いボンディングワイヤにより信号入出力を行うことが
できる。
【００１２】本発明の第２の実施例による半導体装置を
図２に示す。図２（ａ）は平面図、図２（ｂ）はＸ−
Ｘ′線断面図である。図１に示す半導体装置と同一の構
成要素には同一の符号を付して説明を省略又は簡略にす
る。本実施例では、不純物をイオン注入して分離ウエル
２８を形成するときに、半導体チップ領域１８周囲のス
クライブライン領域１６にも同時に不純物をイオン注入
している点に特徴がある。これにより、各半導体チップ
領域１８の周囲にも、分離ウエル２８と同様の不純物領
域が形成され、各半導体チップ領域１８相互間も電気的
に遮断される。
図２に示す。図２（ａ）は平面図、図２（ｂ）はＸ−
Ｘ′線断面図である。図１に示す半導体装置と同一の構
成要素には同一の符号を付して説明を省略又は簡略にす
る。本実施例では、不純物をイオン注入して分離ウエル
２８を形成するときに、半導体チップ領域１８周囲のス
クライブライン領域１６にも同時に不純物をイオン注入
している点に特徴がある。これにより、各半導体チップ
領域１８の周囲にも、分離ウエル２８と同様の不純物領
域が形成され、各半導体チップ領域１８相互間も電気的
に遮断される。
【００１３】本実施例によれば、第１の実施例と同様
に、分離ウエル２８がスクライブライン領域１６と交差
するように形成されており、第１の実施例と同様な作用
効果を有するが、本実施例では特に通電テストなどの検
査時に有効となるメリットがある。すなわち、通電テス
トでは半導体ウエーハの状態で、半導体チップ領域１８
のパッド２４、２６にプローブを接触させて行うが、各
半導体チップ領域１８がスクライブライン領域１６の不
純物領域により電気的に遮断されているため、テスト時
のノイズが半導体チップ領域１８相互間に影響すること
がない。このため、通電テストを正確に行うことができ
る。
に、分離ウエル２８がスクライブライン領域１６と交差
するように形成されており、第１の実施例と同様な作用
効果を有するが、本実施例では特に通電テストなどの検
査時に有効となるメリットがある。すなわち、通電テス
トでは半導体ウエーハの状態で、半導体チップ領域１８
のパッド２４、２６にプローブを接触させて行うが、各
半導体チップ領域１８がスクライブライン領域１６の不
純物領域により電気的に遮断されているため、テスト時
のノイズが半導体チップ領域１８相互間に影響すること
がない。このため、通電テストを正確に行うことができ
る。
【００１４】また、スクライブライン領域１６の幅は半
導体チップとして切断するカッティンググレードの刃幅
よりも大きく、半導体チップ領域１８毎に分割してもス
クライブライン領域１６が各半導体チップ領域１８の周
囲に残存する。このため、不純物がイオン注入されたス
クライブライン領域１６により各半導体チップ領域１８
が囲まれているため、外部ノイズが基板から各素子に影
響を与えることを防止でき、半導体チップ全体の誤動作
も防止できる。
導体チップとして切断するカッティンググレードの刃幅
よりも大きく、半導体チップ領域１８毎に分割してもス
クライブライン領域１６が各半導体チップ領域１８の周
囲に残存する。このため、不純物がイオン注入されたス
クライブライン領域１６により各半導体チップ領域１８
が囲まれているため、外部ノイズが基板から各素子に影
響を与えることを防止でき、半導体チップ全体の誤動作
も防止できる。
【００１５】本発明の第３の実施例による半導体装置を
図３に示す。図３（ａ）は平面図、図３（ｂ）はＸ−
Ｘ′線断面図である。図１に示す半導体装置と同一の構
成要素には同一の符号を付して説明を省略又は簡略にす
る。本実施例では、スクライブライン領域１６にも不純
物がイオン注入されて分離ウエル２８と同様の不純物領
域が形成されると共に、分離ウエル２８におけるスクラ
イブライン領域１６との交差部分、すなわち分離ウエル
２８の半導体チップ領域１８の両端部分が、他の部分よ
りも幅広となっており、この幅広部３０を介して分離ウ
エル２８とスクライブライン領域１６とが連続している
点に特徴がある。
図３に示す。図３（ａ）は平面図、図３（ｂ）はＸ−
Ｘ′線断面図である。図１に示す半導体装置と同一の構
成要素には同一の符号を付して説明を省略又は簡略にす
る。本実施例では、スクライブライン領域１６にも不純
物がイオン注入されて分離ウエル２８と同様の不純物領
域が形成されると共に、分離ウエル２８におけるスクラ
イブライン領域１６との交差部分、すなわち分離ウエル
２８の半導体チップ領域１８の両端部分が、他の部分よ
りも幅広となっており、この幅広部３０を介して分離ウ
エル２８とスクライブライン領域１６とが連続している
点に特徴がある。
【００１６】一般にイオン注入した部分は機械的強度が
低下するため、半導体チップへの切断時には分離ウエル
２８の両端部分が欠けを生じ易く、この欠けにより分離
ウエル２８が部分的に寸断されるおそれがある。本実施
例では、分離ウエル２８の両端部分に幅広部３０を設け
たので、半導体チップへの切断時に欠けを生じても、分
離ウエル２８の部分的な寸断を防止することができる。
これによりアナログ素子領域２０とデジタル素子領域２
２とをより確実に分離することができる。
低下するため、半導体チップへの切断時には分離ウエル
２８の両端部分が欠けを生じ易く、この欠けにより分離
ウエル２８が部分的に寸断されるおそれがある。本実施
例では、分離ウエル２８の両端部分に幅広部３０を設け
たので、半導体チップへの切断時に欠けを生じても、分
離ウエル２８の部分的な寸断を防止することができる。
これによりアナログ素子領域２０とデジタル素子領域２
２とをより確実に分離することができる。
【００１７】本発明は上記実施例に限らず種々の変形が
可能である。例えば、本発明は、デジタル素子やアナロ
グ素子を問わず、特定の素子領域を他の素子領域と電気
的に遮断する必要がある半導体装置にも適用できる。
可能である。例えば、本発明は、デジタル素子やアナロ
グ素子を問わず、特定の素子領域を他の素子領域と電気
的に遮断する必要がある半導体装置にも適用できる。
【００１８】
【発明の効果】以上の通り、本発明によれば、半導体チ
ップ領域の第１の素子領域と第２の素子領域間の半導体
層に第１の素子領域と第２の素子領域とを分離するため
不純物が添加された分離ウエルが形成され、分離ウエル
が半導体チップ領域を横断してスクライブライン領域に
達しているので、半導体チップ領域における分離ウエル
が占める面積が減少し、素子領域の面積を増大させるこ
とができると共に、素子領域への入出力信号用の信号線
を短くすることができる。
ップ領域の第１の素子領域と第２の素子領域間の半導体
層に第１の素子領域と第２の素子領域とを分離するため
不純物が添加された分離ウエルが形成され、分離ウエル
が半導体チップ領域を横断してスクライブライン領域に
達しているので、半導体チップ領域における分離ウエル
が占める面積が減少し、素子領域の面積を増大させるこ
とができると共に、素子領域への入出力信号用の信号線
を短くすることができる。
【図１】本発明の第１の実施例による半導体装置を示す
図である。
図である。
【図２】本発明の第２の実施例による半導体装置を示す
図である。
図である。
【図３】本発明の第３の実施例による半導体装置を示す
図である。
図である。
【図４】従来の半導体装置を示す図である。
１０…シリコン基板 １２…シリコン酸化膜 １４…シリコン層 １６…スクライブライン領域 １８…半導体チップ領域 ２０…アナログ素子領域 ２２…デジタル素子領域 ２４…パッド ２６…パッド ２８…分離ウエル ３０…幅広部 ６０…シリコン基板 ６１…シリコン酸化膜 ６２…シリコン層 ６３…スクライブライン領域 ６４…半導体チップ領域 ６５…アナログ素子領域 ６６…デジタル素子領域 ６７…パッド ６８…パッド ６９…分離ウエル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762 H01L 27/12
Claims (4)
- 【請求項１】 素子を形成するための半導体層がスクラ
イブライン領域により複数の半導体チップ領域に分割さ
れ、各半導体チップ領域が第１の素子領域と第２の素子
領域とを有する半導体装置において、 前記第１の素子領域と前記第２の素子領域間の前記半導
体層に不純物が添加され前記第１の素子領域と前記第２
の素子領域とを電気的に遮断する分離ウエルが形成さ
れ、 前記分離ウエルが前記半導体チップ領域を横断して前記
スクライブライン領域に達し、前記分離ウエルの前記スクライブライン領域に達する両
端部分に幅広部が設けられている ことを特徴とする半導
体装置。 - 【請求項２】 素子を形成するための半導体層がスクラ
イブライン領域により複数の半導体チップ領域に分割さ
れ、各半導体チップ領域が第１の素子領域と第２の素子
領域とを有する半導体装置において、 前記第１の素子領域と前記第２の素子領域間の前記半導
体層に不純物が添加され前記第１の素子領域と前記第２
の素子領域とを電気的に遮断する分離ウエルが形成さ
れ、 前記分離ウエルが前記半導体チップ領域を横断して前記
スクライブライン領域に達し、 前記スクライブライン領域に前記半導体チップ領域を囲
むように不純物が添加されている不純物領域が形成され
ていることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記半導体層は絶縁層上に形成され、前記分離ウエル及
び前記不純物領域は前記絶縁層に達していることを特徴
とする半導体装置。 - 【請求項４】 請求項１乃至３のいずれかに記載の半導
体装置において、 前記第１の素子領域はアナログ素子領域であり、前記第
２の素子領域はデジタル素子領域であることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08710992A JP3174614B2 (ja) | 1992-04-08 | 1992-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08710992A JP3174614B2 (ja) | 1992-04-08 | 1992-04-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291390A JPH05291390A (ja) | 1993-11-05 |
| JP3174614B2 true JP3174614B2 (ja) | 2001-06-11 |
Family
ID=13905788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08710992A Expired - Fee Related JP3174614B2 (ja) | 1992-04-08 | 1992-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3174614B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1298185B1 (en) * | 2001-09-27 | 2005-04-13 | Kurita Europe GmbH | Method for preventing fouling and corrosion caused by ammonium chloride and ammonium sulphates |
-
1992
- 1992-04-08 JP JP08710992A patent/JP3174614B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291390A (ja) | 1993-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5288661A (en) | Semiconductor device having bonding pad comprising buffer layer | |
| JP3441330B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07183325A (ja) | 円形の被露出領域を有するボンディング・パッドとその方法 | |
| JP2001085361A (ja) | 半導体装置およびその製造方法 | |
| US6605873B1 (en) | Integrated electronic device comprising a mechanical stress protection structure | |
| KR20000076026A (ko) | 게터링 기법 제공 방법 | |
| US5821587A (en) | Field effect transistors provided with ESD circuit | |
| US5963785A (en) | Dielectrically-isolated integrated circuit | |
| US6265299B1 (en) | Integrated circuitry fuse forming methods, integrated circuitry programming methods, and related integrated circuitry | |
| JP3174614B2 (ja) | 半導体装置 | |
| US6133625A (en) | Semiconductor device and method for manufacturing the same | |
| US4656055A (en) | Double level metal edge seal for a semiconductor device | |
| JP2522837B2 (ja) | ウエハ・スケ―ル半導体装置 | |
| JP3111938B2 (ja) | 半導体装置 | |
| JPH06177242A (ja) | 半導体集積回路装置 | |
| US5148249A (en) | Semiconductor protection device | |
| US6677676B1 (en) | Semiconductor device having steady substrate potential | |
| JP2863287B2 (ja) | 半導体装置のボンディングパッド電極の構造 | |
| JP3133425B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6124245A (ja) | 半導体装置 | |
| JPH03191547A (ja) | 半導体装置 | |
| EP0281590B1 (en) | Integrated circuit masterslice | |
| JPH0817203B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05218460A (ja) | 半導体装置及びその製造方法 | |
| JPH0314265A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010321 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080330 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090330 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |