JP3154939B2 - 電界効果型トランジスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、禁制帯のエネルギ
ーギャップが大きなワイドギャップ半導体を用いた電界
効果型トランジスタに関する。

【０００２】

【従来の技術】電界効果型トランジスタ（以下、ＦＥＴ
と略称する）をより高い周波数領域において動作させる
には、ＦＥＴの遮断周波数ｆｔを高くすることが最も有
効である。遮断周波数ｆｔを高くするには、飽和速度が
大きな半導体材料を選ぶか又はゲート長を短縮するかが
望ましい。

【０００３】これまで、電子飽和速度が大きな半導体材
料として、一般に、ＧａＡｓ（ガリウム・ヒ素）やＩｎ
ＧａＡｓ（インジウム・ガリウム・ヒ素）に代表される
ＡｓをＶ族とするIII-Ｖ族化合物半導体が用いられてき
た。しかしながら、図２７に示すように、ＳｉＣ（シリ
コン・カーバイド）やＧａＮ（ガリウム・ナイトライ
ド）といったいわゆるワイドギャップ半導体は、これら
ＧａＡｓ等の材料よりもさらに高い電子飽和速度を有す
ることがシミュレーションにより明らかにされ、最近注
目されている。さらに、ＧａＡｓ、ＩｎＧａＡｓが約５
ｋＶ／ｃｍと非常に低い電界でピーク速度に達し、ＦＥ
Ｔ動作時のチャネル中の電界（約１００ｋＶ／ｃｍ）で
は飽和してしまっているのに対し、ＧａＮなどは、この
電界領域でピーク速度に達するため、ＧａＮなどにより
ＦＥＴを作成すれば飽和速度以上の速度で電子が走行す
るという都合のよい性質も持ち合わせている。

【０００４】このように、ＳｉＣやＧａＮ等のワイドギ
ャップ半導体は高周波デバイス材料として非常に有望で
あるといえる。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来のワイドギャップ半導体からなる電界効果型トランジ
スタは高抵抗であり導電性が低いため、ゲート電極下に
高電界を印加するにはＧａＡｓなどのIII −Ｖ化合物半
導体に比べて高いドレインバイアス電圧を印加する必要
があるので、低消費電力化が図れないという問題を有し
ていた。

【０００６】本発明は前記従来の問題を解決し、低いド
レインバイアス電圧であってもゲート電極下に高電界を
印加することができるようにすることを目的とする。

【０００７】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の電界効果型トランジスタは、半
導体基板上に形成されたチャネル層と、前記半導体基板
上に形成された第１の導電層と、前記半導体基板上に、
前記第１の導電層に対して基板面と平行な方向に間隔を
おいて形成された第２の導電層と、前記第１の導電層の
上に形成されたソース電極と、前記第２の導電層の上に
形成されたドレイン電極と、前記第２の導電層における
前記第１の導電層と対向する側辺部を跨ぎ、且つ、前記
第１の導電層と間隔をおいて形成されたゲート電極とを
備えている。

【０００８】 なお、前記第１又は第２の導電層は前記
半導体基板の表面部に形成されていても、又は前記半導
体基板の上に直接若しくは他の層を介して形成されてい
てもよい。

【０００９】請求項１の構成により、ソース・ドレイン
電極に向かう電気力線が前記側辺部に集中するため、側
辺部の近傍が高電界となるので、大きな電子速度を得ら
れるようになり、従って、該側辺部にゲート電極を形成
することにより、大きな電子速度を変調できることにな
る。

【００１０】 本発明に係る第２の電界効果型トランジ
スタは、半導体基板上に形成されたチャネル層と、前記
半導体基板上に形成された第１の導電層と、前記半導体
基板上に、前記第１の導電層に対して基板面と平行な方
向に間隔をおいて形成された第２の導電層と、前記第１
の導電層の上に形成されたソース電極と、前記第２の導
電層の上に形成されたドレイン電極と、前記第２の導電
層における前記第１の導電層と対向する側辺部を跨ぎ、
且つ、前記第１の導電層と間隔をおいて形成されたゲー
ト電極とを備え、前記ソース電極及び前記ドレイン電極
には、前記ドレイン電極から前記ソース電極に向かう電
気力線が前記第２の導電層の前記ゲート電極により覆わ
れた側辺部に集中するような電圧が印加される。さら
に、第１又は第２の電界効果型トランジスタにおいて、
前記第１及び第２の導電層は前記チャネル層よりも不純
物の濃度が高濃度にドーピングされていることが好まし
い。このようにすると、第１及び第２の導電層とチャネ
ル層の各接合部に生ずる拡散電位が大きくなるので、低
いドレイン電圧であってもゲート電極下の近傍に確実に
大きな電子速度を得ることができる。

【００１１】 第１又は第２の電界効果型トランジスタ
において、前記第２の導電層は前記チャネル層の上に形
成されていることが好ましい。また、前記チャネル層
は、前記第１の導電層及び第２の導電層のうち少なくと
も前記第２の導電層よりも電子親和力が小さいことが好
ましい。このようにすると、第１及び第２の導電層とチ
ャネル層との各接合部における導電帯のエネルギーバン
ドに不連続が生じるので、接合部の拡散電位が一層大き
くなり、低いドレイン電圧であってもゲート電極下の近
傍に一層大きな電子速度を得ることができる。

【００１２】 この場合に、前記チャネル層はＧａＮよ
りなり、前記第２の導電層はＩｎＧａＮよりなることが
好ましい。このようにすると、第２の導電層とチャネル
層との接合部における導電帯のエネルギーバンドの不連
続を確実に生じさせることができる。

【００１３】 第１又は第２の電界効果型トランジスタ
において、前記第２の導電層の前記側辺部は、側面がく
し歯形状又はのこぎり歯形状になるように形成されてい
ることが好ましい。このようにすると、ゲート電極下の
電気力線がくし歯形状又はのこぎり歯形状の各先端部に
特に集中するので、低いドレイン電圧であってもゲート
電極下の近傍に一層大きな電子速度を得ることができ
る。

【００１４】 第１又は第２の電界効果型トランジスタ
において、前記チャネル層と前記第２の導電層とは互い
に逆の導電型であることが好ましい。このようにする
と、第２の導電層とチャネル層の接合部に生ずる拡散電
位がより大きくなるので、低いドレイン電圧であっても
ゲート電極下の近傍に一層大きな電子速度を得ることが
できる。

【００１５】 第１又は第２の電界効果型トランジスタ
において、前記チャネル層、第１の導電層及び第２の導
電層の少なくとも１つは、ワイドギャップ半導体よりな
ることが好ましい。さらに、第１又は第２の電界効果型
トランジスタにおいて、前記チャネル層、第１の導電層
及び第２の導電層の少なくとも１つはＳｉＣ、ＧａＮ又
はＩｎＧａＮよりなることが好ましい。このようにする
と、低消費電力で且つ高周波特性に優れる電界効果型ト
ランジスタを確実に得ることができる。

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【発明の実施の形態】

（第１の実施形態）本発明の第１の実施形態に係る電界
効果型トランジスタを図面に基づいて説明する。

【００２１】図１は本発明の第１の実施形態に係る電界
効果型トランジスタの断面図である。図１に示すよう
に、ＳｉＣよりなる半導体基板１１の上に１×１０¹⁷ｃ
ｍ^-3の窒素がドープされたｎ型ＳｉＣよりなるチャネル
層１２と、チャネル層１２の上にチャネル層１２よりも
高濃度である１×１０¹⁸ｃｍ^-3の窒素がドープされたｎ
⁺ 型ＳｉＣよりなる第１の導電層１３Ｂ及び第２の導電
層１３Ｃと、第１の導電層１３Ｂの上にＮｉ（ニッケ
ル）よりなるソース電極１７Ｂ及び第２の導電層１３Ｃ
の上にＮｉよりなるドレイン電極１７Ｃとが形成されて
おり、Ａｌ（アルミニウム）よりなるゲート電極１９Ｂ
は第１の導電層１３Ｂの上に第１の導電層１３Ｂのゲー
ト長方向のドレイン電極１７Ｃ側の側辺部を跨ぐように
形成されている。

【００２２】以下、前記のように構成された電界効果型
トランジスタの動作を説明する。

【００２３】例えば、図１に示すドレイン電極１７Ｃに
ＧａＡｓ等よりなるナローギャップ半導体に印加する程
度の正のドレインバイアス電圧を印加したとすると、ド
レイン電極１７Ｃからソース電極１７Ｂに向かう電気力
線は第１の導電層１３Ｂのゲート電極１９Ｂが形成され
ている側の段差を有する側辺部１３ａに集中する。ま
た、ソース電極１７Ｂの下に形成されている第１の導電
層１３Ｂは、第１の導電層１３Ｂの下に形成されている
チャネル層１２よりも高濃度にドープされており、ｎ型
のキャリア密度が高い第１の導電層１３Ｂと第１の導電
層１３Ｂよりもｎ型のキャリア密度が低いチャネル層１
２とが接合しているため、拡散電位は第１の導電層１３
Ｂの方がチャネル層１２よりも低くなり、従って、側辺
部１３ａにはより高い電界が集中する。その結果、側辺
部１３ａの近傍が高電界となるので、大きな電子速度を
得られることになる。

【００２４】従って、本実施形態によると、低いドレイ
ンバイアス電圧であっても、高い電子速度が得られるた
め、高周波的に優れた特性を有する低消費電力のワイド
ギャップ半導体からなるＦＥＴを得ることができる。

【００２５】なお、本実施形態においては、ワイドギャ
ップ半導体としてＳｉＣを用いたが、ＧａＮ又はＩｎＧ
ａＮ（インジウム・ガリウム・ナイトライド）等を用い
ても同様の効果が得られる。

【００２６】以下、本発明の第１の実施形態に係る電界
効果型トランジスタの製造方法を図面に基づいて説明す
る。

【００２７】図２〜図５は本発明の第１の実施形態に係
る電界効果型トランジスタの製造方法の工程順断面図で
ある。まず、図２（ａ）に示すように、例えばＭＯＣＶ
Ｄ法によって、ＳｉＣよりなる半導体基板１１の上に１
×１０¹⁷ｃｍ^-3の窒素をドープしたＳｉＣよりなるチャ
ネル層１２と、１×１０¹⁸ｃｍ^-3の窒素をドープしたＳ
ｉＣよりなる導電膜１３Ａとをエピタキシャル成長させ
た後、図２（ｂ）に示すように、フォトリソグラフィー
により導電膜１３Ａの上にレジストパターン１４を選択
的に形成する。

【００２８】次に、図３（ａ）に示すように、スパッタ
リングにより半導体基板１１の全面にわたってインジウ
ム・スズ酸化膜１５を堆積した後、図３（ｂ）に示すよ
うにレジストパターン１４をリフトオフしてインジウム
・スズ酸化膜１５に開口部１５ａを形成する。

【００２９】次に、図３（ｃ）に示すように、例えば、
ＣＦ₄ （四フッ化炭素）中に１７％のＯ₂ （酸素）を混
合したガスを用いたＥＣＲプラズマエッチングによりイ
ンジウム・スズ酸化膜１５をマスクとして導電膜１３Ａ
に対してエッチングを行なって、第１の導電層１３Ｂ及
び第２の導電層１３Ｃを形成する。

【００３０】次に、図４（ａ）に示すように、インジウ
ム・スズ酸化膜１５を除去し、フォトリソグラフィーに
よりオーミック電極形成領域１６ａを開口したレジスト
パターン１６を形成した後、図４（ｂ）に示すように、
半導体基板１１の全面にわたってＮｉよりなるオーミッ
ク電極形成膜１７Ａを蒸着し、その後、図４（ｃ）に示
すように、レジストパターン１６をリフトオフしてソー
ス電極１７Ｂ及びドレイン電極１７Ｃを形成する。

【００３１】なお、ソース電極１７Ｂ及びドレイン電極
１７Ｃは一例に過ぎず、１７Ｂをドレイン電極とし、１
７Ｃをソース電極としてもかまわない。

【００３２】次に、図５（ａ）に示すように、フォトリ
ソグラフィーにより第１の導電層１３Ｂの上におけるド
レイン電極側のチャネル層１２が露出する段差部となる
側辺部１３ａにゲート電極形成領域１８ａを開口したレ
ジストパターン１８を形成した後、図５（ｂ）に示すよ
うに、半導体基板１１の全面にわたってＡｌよりなるゲ
ート電極形成膜１９Ａを蒸着し、その後、レジストパタ
ーン１８をリフトオフして、ゲート電極１９Ｂを形成し
て、図１に示す電界効果型トランジスタを得る。

【００３３】（第１の実施形態の第１及び第２変形例）
以下、本発明の第１の実施形態に係る変形例の電界効果
型トランジスタを図面に基づいて説明する。

【００３４】図６（ａ）は本発明の第１の実施形態の第
１変形例に係る電界効果型トランジスタの平面図であ
る。図６（ａ）に示すように、ＳｉＣよりなる半導体基
板の上に１×１０¹⁷ｃｍ^-3の窒素がドープされたｎ型Ｓ
ｉＣよりなるチャネル層１２と、チャネル層１２の上に
チャネル層１２よりも高濃度である１×１０¹⁸ｃｍ^-3の
窒素がドープされたｎ⁺ 型ＳｉＣよりなりドレイン電極
１７Ｃ側の段差部の側面がのこぎり歯形状である第１の
導電層１３Ｂ、及び第２の導電層１３Ｃと、第１の導電
層１３Ｂの上にＮｉよりなるソース電極１７Ｂ、第２の
導電層１３Ｃの上にＮｉよりなるドレイン電極１７Ｃと
が形成されており、ゲート電極１９Ｂは第１の導電層１
３Ｂの上に第１の導電層１３Ｂのゲート長方向ののこぎ
り歯形状の段差部１３ｂを跨ぐように形成されている。

【００３５】本変形例によると、例えば、ドレイン電極
１７Ｃからソース電極１７Ｂに向かう電気力線が、複数
ののこぎり歯形状のそれぞれの先端部に特に集中するた
め、のこぎり歯形状の各段差部１３ｂのそれぞれの先端
部の近傍が一層の高電界となるので、より高い電子速度
が得られる。

【００３６】従って、本変形例によると、低いドレイン
バイアス電圧であっても、より大きな電子速度が得られ
るため、高周波的により優れた特性を有する低消費電力
のワイドギャップ半導体からなるＦＥＴを実現すること
ができる。

【００３７】図６（ｂ）は本発明の第１の実施形態に係
る第２変形例の電界効果型トランジスタの平面図であ
る。図６（ａ）に示した電界効果型トランジスタとの違
いは、第１の導電層１３Ｂにおけるドレイン電極１７Ｃ
側の段差部の側面がくし歯形状であって、ゲート電極１
９Ｂが第１の導電層１３Ｂのくし歯形状の段差部１３ｃ
を跨ぐように形成されていることである。

【００３８】第１の変形例と同様に、チャネル層１２と
ソース電極１７Ｂとの間を流れる電気力線が複数のくし
歯形状のそれぞれの先端部に特に集中するため、くし歯
形状の各段差部１３ｃのそれぞれの先端部の近傍が一層
の高電界となるので、より高い電子速度が得られる。

【００３９】従って、本変形例によっても、第１の変形
例と同様の効果が得られる。

【００４０】（第２の実施形態）以下、本発明の第２の
実施形態に係る電界効果型トランジスタを図面に基づい
て説明する。

【００４１】図７は本発明の第２の実施形態に係る電界
効果型トランジスタの断面図である。図７に示すよう
に、ＳｉＣよりなる半導体基板２１の上に１×１０¹⁷ｃ
ｍ^-3のＡｌがドープされたｐ型ＳｉＣよりなるチャネル
層２２と、チャネル層２２の上に１×１０¹⁸ｃｍ^-3の窒
素がドープされたｎ⁺ 型ＳｉＣよりなる第１の導電層２
３Ｂ及び第２の導電層２３Ｃと、第１の導電層２３Ｂの
上にＮｉよりなるソース電極２７Ｂ及び第２の導電層２
３Ｃの上にＮｉよりなるドレイン電極２７Ｃとが形成さ
れており、Ａｌよりなるゲート電極２９Ｂは第１の導電
層２３Ｂの上に第１の導電層２３Ｂのゲート長方向のド
レイン電極２７Ｃ側の側辺部を跨ぐように形成されてい
る。

【００４２】以下、前記のように構成された電界効果型
トランジスタの動作を説明する。

【００４３】例えば、図７に示すドレイン電極２７Ｃに
ＧａＡｓ等のナローギャップ半導体に印加する程度の正
のドレインバイアス電圧を印加したとすると、ドレイン
電極２７Ｃからソース電極２７Ｂに向かう電気力線は第
１の導電層２３Ｂのゲート電極２９Ｂが形成されている
側の段差を有する側辺部２３ａにさらに集中する。ま
た、ソース電極２７Ｂの下に形成されている第１の導電
層２３Ｂはｎ型のキャリアを有し、チャネル層はｐ型の
キャリアを有しているため、第１の導電層２３Ｂとチャ
ネル層２２との界面の拡散電位は、第１の実施形態と比
較して第１の導電層２３Ｂの方がチャネル層２２よりも
さらに低くなり、従って、側辺部２３ａには、より一層
高い電界が集中する。その結果、側辺部２３ａの近傍が
さらに高電界となるので、大きな電子速度を容易に得ら
れることになる。

【００４４】従って、本実施形態によると、低いドレイ
ンバイアス電圧であっても、大きな電子速度が確実に得
られるため、高周波的に優れた特性を有する低消費電力
のワイドギャップ半導体からなるＦＥＴを得ることがで
きる。

【００４５】なお、本実施形態においては、ワイドギャ
ップ半導体としてＳｉＣを用いたが、ＧａＮ又はＩｎＧ
ａＮ等を用いても同様の効果が得られる。

【００４６】以下、本発明の第２の実施形態に係る電界
効果型トランジスタの製造方法を図面に基づいて説明す
る。

【００４７】図８〜図１１は本発明の第２の実施形態に
係る電界効果型トランジスタの製造方法の工程順断面図
である。まず、図８（ａ）に示すように、例えばＭＯＣ
ＶＤ法によって、ＳｉＣよりなる半導体基板２１の上に
１×１０¹⁷ｃｍ^-3のＡｌをドープしたｐ型ＳｉＣよりな
るチャネル層２２と、１×１０¹⁸ｃｍ^-3の窒素をドープ
したｎ⁺ 型ＳｉＣよりなる導電膜２３Ａとをエピタキシ
ャル成長させた後、図８（ｂ）に示すように、フォトリ
ソグラフィーにより導電膜２３Ａの上にレジストパター
ン２４を選択的に形成する。

【００４８】次に、図９（ａ）に示すように、スパッタ
リングにより半導体基板２１の全面にわたってインジウ
ム・スズ酸化膜２５を堆積した後、図９（ｂ）に示すよ
うにレジストパターン２４をリフトオフしてインジウム
・スズ酸化膜２５に開口部２５ａを形成する。

【００４９】次に、図９（ｃ）に示すように、例えば、
ＣＦ₄ 中に１７％のＯ₂ を混合したガスを用いたＥＣＲ
プラズマエッチングによりインジウム・スズ酸化膜２５
をマスクとして導電膜２３Ａに対してエッチングを行な
って、第１の導電層２３Ｂ及び第２の導電層２３Ｃを形
成する。

【００５０】次に、図１０（ａ）に示すように、インジ
ウム・スズ酸化膜２５を除去し、フォトリソグラフィー
によりオーミック電極形成領域２６ａを開口したレジス
トパターン２６を形成した後、図１０（ｂ）に示すよう
に、半導体基板２１の全面にわたってＮｉよりなるオー
ミック電極形成膜２７Ａを蒸着し、その後、図１０
（ｃ）に示すように、レジストパターン２６をリフトオ
フしてソース電極２７Ｂ及びドレイン電極２７Ｃを形成
する。

【００５１】なお、ソース電極２７Ｂ及びドレイン電極
２７Ｃは一例に過ぎず、２７Ｂをドレイン電極とし、２
７Ｃをソース電極としてもかまわない。

【００５２】次に、図１１（ａ）に示すように、フォト
リソグラフィーにより第１の導電層２３Ｂの上における
ドレイン電極側のチャネル層２２が露出する段差部とな
る側辺部２３ａにゲート電極形成領域２８ａを開口した
レジストパターン２８を形成した後、図１１（ｂ）に示
すように、半導体基板２１の全面にわたってＡｌよりな
るゲート電極形成膜２９Ａを蒸着し、その後、レジスト
パターン２８をリフトオフすることによってゲート電極
２９Ｂを形成して図７に示す電界効果型トランジスタを
得る。

【００５３】（第３の実施形態）以下、本発明の第３の
実施形態に係る電界効果型トランジスタを図面に基づい
て説明する。 図１２は本発明の第３の実施形態に係る
電界効果型トランジスタの断面図である。図１２に示す
ように、Ａｌ₂ Ｏ₃ （サファイア）よりなる基板３１の
上に、基板３１とアンドープ層３３との格子整合をとる
ＡｌＮ（アルミニウム・ナイトライド）よりなるバッフ
ァ層３２と、ＧａＮよりなるアンドープ層３３と、１×
１０¹⁷ｃｍ^-3のＳｉがドープされたｎ型ＧａＮよりなる
チャネル層３４と、チャネル層３４の上にチャネル層３
４よりも高濃度の１×１０¹⁹ｃｍ^-3のＳｉがドープされ
たｎ⁺ 型ＩｎＧａＮよりなる第１の導電層３５Ｂ及び第
２の導電層３５Ｃと、第１の導電層３５Ｂの上にＴｉ
（チタン）／Ａｌよりなるソース電極３９Ｂ及び第２の
導電層３５Ｃの上に同じくＴｉ／Ａｌよりなるドレイン
電極３９Ｃとが形成されており、Ｐｔ（白金）／Ａｕ
（金）よりなるゲート電極４１Ｂは第１の導電層３５Ｂ
の上に第１の導電層３５Ｂのゲート長方向のドレイン電
極３９Ｃ側の側辺部３５ａを跨ぐように形成されてい
る。

【００５４】以下、前記のように構成された電界効果型
トランジスタの動作を説明する。

【００５５】例えば、図１２に示すドレイン電極３９Ｃ
にＧａＡｓ等のナローギャップ半導体に印加する程度の
正のドレインバイアス電圧を印加したとすると、ドレイ
ン電極３９Ｃからソース電極３９Ｂに向かう電気力線は
第１の導電層３５Ｂのゲート電極３９Ｂが形成されてい
る側の側辺部３５ａに集中する。また、ソース電極３９
Ｂの下に形成されている第１の導電層３５Ｂは、第１の
導電層３５Ｂと接合しているチャネル層３４よりもｎ型
のキャリア密度が高く、その上、両者はヘテロ接合であ
って、チャネル層３４を形成するＧａＮの電子親和力χ
₁ は第１の導電層３５Ｂを形成するＩｎＧａＮの電子親
和力χ₂ よりも小さいため、第１の導電層３５Ｂとチャ
ネル層３４との界面の拡散電位に、導電帯のエネルギー
バンドに不連続な“とび”（すなわちΔＥ_c ＝｜χ₂ −
χ₁ ｜）が発生するので、第１の導電層３５Ｂの拡散電
位はチャネル層３４よりもΔＥ_c 分が低くなり、従っ
て、側辺３５ａにはより一層高い電界が集中する。その
結果、側辺部３５ａの近傍がさらに高電界となるので、
大きな電子速度を一層容易に得られることになる。

【００５６】従って、本実施形態によると、低いドレイ
ンバイアス電圧であっても、高い電子速度が得られるた
め、高周波的に優れた特性を有する低消費電力のワイド
ギャップ半導体からなるＦＥＴを得ることができる。

【００５７】以下、本発明の第３の実施形態に係る電界
効果型トランジスタの製造方法を図面に基づいて説明す
る。

【００５８】図１３〜図１６は本発明の第３の実施形態
に係る電界効果型トランジスタの製造方法の工程順断面
図である。まず、図１３（ａ）に示すように、例えばＭ
ＯＣＶＤ法によりＡｌ₂ Ｏ₃ よりなる基板３１の上に、
基板３１とアンドープ層３３との格子整合をとるＡｌＮ
よりなる３０ｎｍの厚さのバッファ層３２と、ＧａＮよ
りなる１μｍの厚さのアンドープ層３３と、１×１０¹⁷
ｃｍ^-3のＳｉをドープしたｎ型ＧａＮよりなるチャネル
層３４と、１×１０¹⁹ｃｍ^-3のＳｉをドープしたｎ⁺ 型
ＩｎＧａＮよりなる導電膜３５Ａとをエピタキシャル成
長させる。

【００５９】次に、図１３（ｂ）に示すように、導電膜
３５Ａの上の全面にわたってシリコン窒化膜３６を１０
０ｎｍの厚さに堆積し、シリコン窒化膜３６の上にフォ
トリソグラフィーにより所定の開口部３７ａを有するレ
ジストパターン３７を形成した後、図１４（ａ）に示す
ように、レジストパターン３７をマスクとしてシリコン
窒化膜３６に対してＣＦ₄ を用いたＲＩＥエッチングを
行なう。その後、図１４（ｂ）に示すように、レジスト
パターン３７を除去する。

【００６０】次に、図１４（ｃ）に示すように、導電膜
３５Ａに対して、例えばＣｌ₂ （塩素）／Ｈ₂ （水素）
／ＣＨ₄ （メタン）／Ａｒ（アルゴン）からなる混合ガ
スを用いたＥＣＲプラズマエッチングを行なって、第１
の導電層３５Ｂ及び第２の導電層３５Ｃを形成する。

【００６１】次に、図１５（ａ）に示すように、シリコ
ン窒化膜３６を除去した後、フォトリソグラフィーによ
りオーミック電極形成領域３８ａを開口したレジストパ
ターン３８を形成した後、図１５（ｂ）に示すように、
基板３１の全面にわたってＴｉ／Ａｌよりなるオーミッ
ク電極形成膜３９Ａを蒸着し、その後、図１５（ｃ）に
示すように、レジストパターン３８をリフトオフしてソ
ース電極３９Ｂ及びドレイン電極３９Ｃを形成する。な
お、ソース電極３９Ｂ及びドレイン電極３９Ｃは一例に
過ぎず、３９Ｂをドレイン電極とし、３９Ｃをソース電
極としてもかまわない。

【００６２】次に、図１６（ａ）に示すように、フォト
リソグラフィーにより第１の導電層３５Ｂの上における
ドレイン電極側のチャネル層３４が露出する段差部とな
る側辺部３５ａにゲート電極形成領域４０ａを開口した
レジストパターン４０を形成した後、図１６（ｂ）に示
すように、基板３１の全面にわたってＰｔ／Ａｕよりな
るゲート電極形成膜４１Ａを蒸着し、その後、レジスト
パターン４０をリフトオフすることによってゲート電極
４１Ｂを形成して図１２に示す電界効果型トランジスタ
を得る。

【００６３】（第４の実施形態）以下、本発明の第４の
実施形態に係る電界効果型トランジスタを図面に基づい
て説明する。 図１７は本発明の第４の実施形態に係る
電界効果型トランジスタの断面図である。図１７に示す
ように、ＳｉＣよりなる半導体基板４５に、窒素のドー
ズ量が１×１０¹⁵ｃｍ^-2となるようにそれぞれ形成され
たｎ⁺ オーミックコンタクト領域４５ａと、窒素のドー
ズ量が１×１０¹⁴ｃｍ^-2となるようにそれぞれ形成され
たチャネル層としてのｎ^- 活性領域４５ｂと、窒素のド
ーズ量が１×１０¹⁵ｃｍ^-2となるように形成された導電
層としてのｎ⁺ 活性領域４５ｃと、ｎ⁺ オーミックコン
タクト領域４５ａ上にそれぞれ形成されたＮｉよりなる
ソース電極５１Ｂ及びドレイン電極５１Ｃとが形成され
ており、Ａｌよりなるゲート電極５３Ｂはｎ⁺ 活性領域
４５ｃの上にｎ⁺ 活性領域４５ｃのゲート長方向のドレ
イン電極５１Ｃ側の側辺部を跨ぐように形成されてい
る。

【００６４】以下、前記のように構成された電界効果型
トランジスタの動作を説明する。

【００６５】例えば、図１７に示すドレイン電極５１Ｃ
にナローギャップ半導体に印加する程度の正のドレイン
バイアス電圧を印加したとすると、ドレイン電極５１Ｃ
からソース電極５１Ｂに向かう電気力線がｎ⁺ 活性領域
４５ｃのドレイン電極５１Ｃが形成されている側の側辺
部４５ｄに集中する。また、ゲート電極５３Ｂの下に形
成されているｎ⁺ 活性領域４５ｃは、同じくゲート電極
５３Ｂの下に形成されているｎ^- 活性領域４５ｂよりも
高濃度にドープされており、ｎ型のキャリア密度が高い
ｎ⁺ 活性領域４５ｃとｎ⁺ 活性領域４５ｃよりもｎ型の
キャリア密度が低いｎ^- 活性領域４５ｂとが接合してい
るため、拡散電位はｎ⁺ 活性領域４５ｃの方がｎ^- 活性
領域４５ｂよりも低くなり、従って、側辺部４５ｄには
高い電界が集中する。その結果、側辺部４５ｄの近傍が
高電界となるので、大きな電子速度を得られることにな
る。

【００６６】従って、本実施形態によると、低いドレイ
ンバイアス電圧であっても、高い電子速度が得られるた
め、高周波的に優れた特性を有する低消費電力のワイド
ギャップ半導体からなるＦＥＴを得ることができる。

【００６７】なお、本実施形態においては、ワイドギャ
ップ半導体としてＳｉＣを用いたが、ＧａＮ又はＩｎＧ
ａＮ等を用いても同様の効果が得られる。

【００６８】以下、本発明の第４の実施形態に係る電界
効果型トランジスタの製造方法を図面に基づいて説明す
る。

【００６９】図１８〜図２０は本発明の第４の実施形態
に係る電界効果型トランジスタの製造方法の工程順断面
図である。まず、図１８（ａ）に示すように、ＳｉＣよ
りなる半導体基板４５に、各オーミック電極形成領域４
６ａが開口されたレジストパターン４６を形成し、例え
ば、加速電圧３００ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2
の窒素を注入した後、Ａｒガスの雰囲気下において１０
００℃で１０分間のアニールを行なってｎ⁺ オーミック
コンタクト領域４５ａをそれぞれ形成する。

【００７０】次に、図１８（ｂ）に示すように、レジス
トパターン４６を除去した後、チャネル層形成領域を開
口したレジストパターン４７を形成し、例えば、加速電
圧２００ＫｅＶ、ドーズ量１×１０¹⁴ｃｍ^-2の窒素を注
入した後、Ａｒガスの雰囲気下において１０００℃で１
０分間のアニールを行なってｎ^- 活性領域４５ｂをそれ
ぞれ形成する。

【００７１】次に、図１９（ａ）に示すように、レジス
トパターン４７を除去した後、半導体基板４５の全面に
わたってシリコン窒化膜４８を３００ｎｍの厚さに堆積
する。その後、図１９（ｂ）に示すように、開口部４９
ａを有するレジストパターン４９を形成して、例えば、
加速電圧３００ＫｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2の窒
素を注入した後、Ａｒガスの雰囲気下において１０００
℃で１０分間のアニールを行なってｎ⁺ 活性領域４５ｃ
を形成する。

【００７２】次に、図１９（ｃ）に示すように、レジス
トパターン４９及びシリコン窒化膜４８を除去した後、
ｎ⁺ オーミックコンタクト領域４５ａを除く領域をレジ
ストパターン５０によってマスクして、半導体基板４５
の全面にわたってＮｉよりなるオーミック電極形成膜５
１Ａを蒸着する。その後、図２０（ａ）に示すように、
レジストパターン５０をリフトオフしてソース電極５１
Ｂ及びドレイン電極５１Ｃを形成する。なお、ソース電
極５１Ｂ及びドレイン電極５１Ｃは一例に過ぎず、５１
Ｂをドレイン電極とし、５１Ｃをソース電極としてもか
まわない。

【００７３】次に、図２０（ｂ）に示すように、フォト
リソグラフィーによりゲート電極形成領域５２ａを開口
したレジストパターン５２を形成した後、図２０（ｃ）
に示すように、半導体基板４５の全面にわたってＡｌよ
りなるゲート電極形成膜５３Ａを蒸着し、その後、レジ
ストパターン５２をリフトオフすることによってゲート
電極５３Ｂを形成して図１７に示す電界効果型トランジ
スタを得る。

【００７４】（第５の実施形態）以下、本発明の第５の
実施形態に係る電界効果型トランジスタを図面に基づい
て説明する。

【００７５】図２１（ａ）〜（ｃ）は本発明の第５の実
施形態に係る電界効果型トランジスタの断面図である。
図２１（ａ）に示すように、ＳｉＣよりなる半導体基板
５５の上に窒素がドープされたｎ型ＳｉＣよりなる導電
層５６と、導電層５６の上にＮｉよりなるソース・ドレ
イン電極５７が選択的に形成されており、導電層５６の
上面部にはゲート幅方向に延びる断面Ｖ字形の溝が形成
され、Ａｌよりなるゲート電極５８はＶ字形の溝の隅部
５６ａを跨ぐように形成されている。

【００７６】第５の実施形態によると、導電層５６の内
部においてソース・ドレイン電極５７に向かう電気力線
はＶ字形の溝の隅部５６ａの近傍に集中するため、Ｖ字
形の溝の隅部５６ａの近傍が高電界となる。従って、ナ
ローギャップ半導体に印加する程度の低いドレインバイ
アス電圧であっても、ゲート電極５８の下方が高電界と
なり大きな電子速度を得られるので、優れた高周波特性
を有する低消費電力のＦＥＴを得ることができる。

【００７７】（第５の実施形態の第１及び第２変形例）
図２１（ｂ）は第５の実施形態の第１変形例に係る電界
効果型トランジスタの断面図であり、図２１（ｃ）は第
５の実施形態の第２変形例に係る電界効果型トランジス
タの断面図である。

【００７８】（ｂ）に示すゲート電極５９は、導電層５
６の上面部に形成されたゲート幅方向に延びる断面Ｖ字
形の溝を覆うように形成されており、（ｃ）に示すゲー
ト電極６０は、導電層５６の上面部に形成されたゲート
幅方向に延びる断面方形の溝を覆うように形成されてい
る。

【００７９】第１変形例においても、ゲート電極５９は
電界が集中する導電層５６におけるＶ字形の溝の隅部５
６ｂを覆うように形成されているため、また、第２変形
例においても、同じくゲート電極６０は電界が集中する
導電層５６における方形の溝の各隅部５６ｃを覆うよう
に形成されているため、前記第５の実施形態と同様の効
果を有するＦＥＴを得ることができる。

【００８０】（第６の実施形態）以下、本発明の第６の
実施形態に係る電界効果型トランジスタを図面に基づい
て説明する。

【００８１】図２２は本発明の第６の実施形態に係る電
界効果型トランジスタの斜視図である。図２２に示すよ
うに、ＳｉＣよりなる半導体基板６５の上に１×１０¹⁸
ｃｍ^-3の窒素がドープされたゲート幅方向にくびれたく
びれ部を有するｎ⁺ 型ＳｉＣよりなる導電層６６Ｂと、
導電層６６Ｂの上にＮｉよりなるソース・ドレイン電極
７０Ｂとがそれぞれ形成されており、ゲート電極７２Ｂ
は導電層６６Ｂのゲート幅方向のくびれ部６６ａを跨ぐ
ように形成されている。

【００８２】第６の実施形態によると、導電層６６Ｂの
内部においてソース・ドレイン電極７０Ｂに向かう電気
力線はＶ字形の溝の隅部５６ａの近傍に集中するため、
くびれ部６６ａの近傍が高電界となる。従って、ナロー
ギャップ半導体に印加する程度の低いドレインバイアス
電圧であっても、くびれ部６６ａにおけるゲート電極７
２Ｂの下方が高電界となり大きな電子速度を得られるの
で、優れた高周波特性を有する低消費電力のＦＥＴを得
ることができる。

【００８３】以下、本発明の第６の実施形態に係る電界
効果型トランジスタの製造方法を図面に基づいて説明す
る。

【００８４】図２３〜図２６は本発明の第６の実施形態
に係る電界効果型トランジスタの製造方法の工程順断面
図又は工程順平面図である。まず、図２３（ａ）の断面
図に示すように、例えばＭＯＣＶＤ法によって、ＳｉＣ
よりなる半導体基板６５の上に１×１０¹⁸ｃｍ^-3の窒素
をドープしたＳｉＣよりなる導電膜６６Ａをエピタキシ
ャル成長させた後、図２３（ｂ）の平面図に示すよう
に、フォトリソグラフィーにより導電膜６６Ａの上にゲ
ート幅方向のくびれ部６７ａを有する鼓状に開口したレ
ジストパターン６７を形成する。

【００８５】次に、図２４（ａ）に示すように、スパッ
タリングによってインジウム・スズ酸化膜６８を半導体
基板６５の全面にわたって堆積した後、図２４（ｂ）に
示すように、レジストパターン６７をリフトオフしてイ
ンジウム・スズ酸化膜６８を鼓状に形成する。

【００８６】次に、図２４（ｃ）に示すように、例え
ば、ＥＣＲプラズマエッチングによりＣＦ₄ 中に１７％
のＯ₂ を混合したガスを用いて、導電膜６６Ａに対して
エッチングを行なって鼓状のインジウム・スズ酸化膜６
８を除去することにより、ゲート幅方向にくびれた鼓状
のくびれ部を有する導電層６６Ｂを形成する。

【００８７】次に、図２５（ａ）に示すように、フォト
リソグラフィーにより、オーミック電極形成領域６９ａ
をそれぞれ開口したレジストパターン６９を形成した
後、図２５（ｂ）に示すように、半導体基板６５の全面
にわたってＮｉよりなるオーミック電極形成膜７０Ａを
堆積し、図２５（ｃ）に示すように、レジストパターン
６９をリフトオフすることによってソース・ドレイン電
極７０Ｂを導電層６６Ｂの上にそれぞれ形成する。

【００８８】次に、図２６（ａ）に示すように、フォト
リソグラフィーにより、図２５（ｃ）に示す導電層６６
Ｂのくびれ部６６ａを露出する開口部７１ａを有するレ
ジストパターン７１を形成した後、半導体基板６５の全
面にわたってＡｌよりなるゲート電極形成膜７２Ａを蒸
着し、その後、レジストパターン７１をリフトオフする
ことによって導電層６６Ｂのゲート幅方向のくびれ部６
６ａの上にゲート電極７２Ｂを形成する。

【００８９】

【発明の効果】請求項１の発明に係る電界効果型トラン
ジスタによると、低いドレイン電圧であってもゲート電
極下の近傍に大きな電子速度が得られるため、高速の電
子を変調できるので、低消費電力で、且つ、高周波特性
に優れた電界効果型トランジスタを得ることができる。

【００９０】

【００９１】

【００９２】

【００９３】

【００９４】

【００９５】

【００９６】

【００９７】

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る電界効果型トラ
ンジスタの断面図である。

【図２】本発明の第１の実施形態に係る電界効果型トラ
ンジスタの製造方法の工程順断面図である。

【図３】本発明の第１の実施形態に係る電界効果型トラ
ンジスタの製造方法の工程順断面図である。

【図４】本発明の第１の実施形態に係る電界効果型トラ
ンジスタの製造方法の工程順断面図である。

【図５】本発明の第１の実施形態に係る電界効果型トラ
ンジスタの製造方法の工程順断面図である。

【図６】（ａ）は本発明の第１の実施形態の第１変形例
に係る電界効果型トランジスタの平面図であり、（ｂ）
は本発明の第１の実施形態の第２変形例に係る電界効果
型トランジスタの平面図である。

【図７】本発明の第２の実施形態に係る電界効果型トラ
ンジスタの断面図である。

【図８】本発明の第２の実施形態に係る電界効果型トラ
ンジスタの製造方法の工程順断面図である。

【図９】本発明の第２の実施形態に係る電界効果型トラ
ンジスタの製造方法の工程順断面図である。

【図１０】本発明の第２の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図１１】本発明の第２の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図１２】本発明の第３の実施形態に係る電界効果型ト
ランジスタの断面図である。

【図１３】本発明の第３の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図１４】本発明の第３の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図１５】本発明の第３の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図１６】本発明の第３の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図１７】本発明の第４の実施形態に係る電界効果型ト
ランジスタの断面図である。

【図１８】本発明の第４の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図１９】本発明の第４の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図２０】本発明の第４の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図２１】（ａ）は本発明の第５の実施形態に係る電界
効果型トランジスタの断面図であり、（ｂ）は本発明の
第５の実施形態の第１変形例に係る電界効果型トランジ
スタの断面図であり、（ｃ）は本発明の第５の実施形態
の第２変形例に係る電界効果型トランジスタの断面図で
ある。

【図２２】本発明の第６の実施形態に係る電界効果型ト
ランジスタの斜視図である。

【図２３】（ａ）は本発明の第６の実施形態に係る電界
効果型トランジスタの製造方法の工程順断面図であり、 （ｂ）は本発明の第６の実施形態に係る電界効果型トラ
ンジスタの製造方法の工程順平面図である。

【図２４】本発明の第６の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図２５】本発明の第６の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図２６】本発明の第６の実施形態に係る電界効果型ト
ランジスタの製造方法の工程順断面図である。

【図２７】各半導体材料における電界（Electric Fiel
d）と電子の速度（Velocity）との相関関係を示す図で
ある。

【符号の説明】

１１ 半導体基板 １２ チャネル層 １３Ａ 導電膜 １３Ｂ 第１の導電層 １３ａ 側辺部 １３ｂ のこぎり歯形状の段差部 １３ｃ くし歯形状の段差部 １３Ｃ 第２の導電層 １４ レジストパターン １５ インジウム・スズ酸化膜 １５ａ 開口部 １６ レジストパターン １６ａ オーミック電極形成領域 １７Ａ オーミック電極形成膜 １７Ｂ ソース電極 １７Ｃ ドレイン電極 １８ レジストパターン １８ａ ゲート電極形成領域 １９Ａ ゲート電極形成膜 １９Ｂ ゲート電極 ２１ 半導体基板 ２２ チャネル層 ２３Ａ 導電膜 ２３Ｂ 第１の導電層 ２３ａ 側辺部 ２３Ｃ 第２の導電層 ２４ レジストパターン ２５ インジウム・スズ酸化膜 ２５ａ 開口部 ２６ レジストパターン ２６ａ オーミック電極形成領域 ２７Ａ オーミック電極形成膜 ２７Ｂ ソース電極 ２７Ｃ ドレイン電極 ２８ レジストパターン ２８ａ ゲート電極形成領域 ２９Ａ ゲート電極形成膜 ２９Ｂ ゲート電極 ３１ 基板 ３２ バッファ層 ３３ アンドープ層 ３４ チャネル層 ３５Ａ 導電膜 ３５Ｂ 第１の導電層 ３５ａ 側辺部 ３５Ｃ 第２の導電層 ３６ シリコン窒化膜 ３７ レジストパターン ３７ａ 開口部 ３８ レジストパターン ３８ａ オーミック電極形成領域 ３９Ａ オーミック電極形成膜 ３９Ｂ ソース電極 ３９Ｃ ドレイン電極 ４０ レジストパターン ４０ａ ゲート電極形成領域 ４１Ａ ゲート電極形成膜 ４１Ｂ ゲート電極 ４５ 半導体基板 ４５ａ ｎ⁺ オーミックコンタクト領域 ４５ｂ ｎ^- 活性領域 ４５ｃ ｎ⁺ 活性領域 ４５ｄ 側辺部 ４６ レジストパターン ４６ａ オーミック電極形成領域 ４７ レジストパターン ４８ シリコン窒化膜 ４９ａ 開口部 ４９ レジストパターン ５０ レジストパターン ５１Ａ オーミック電極形成膜 ５１Ｂ ソース電極 ５１Ｃ ドレイン電極 ５２ レジストパターン ５２ａ ゲート電極形成領域 ５３Ａ ゲート電極形成膜 ５３Ｂ ゲート電極５３Ｂ ５５ 半導体基板 ５６ 導電層 ５６ａ Ｖ字形の溝の隅部 ５６ｂ Ｖ字形の溝の隅部 ５６ｃ 方形の溝の隅部 ５７ ソース・ドレイン電極 ５８ ゲート電極 ５９ ゲート電極 ６０ ゲート電極 ６５ 半導体基板 ６６Ａ 導電膜 ６６ａ くびれ部 ６６Ｂ 導電層 ６７ レジストパターン ６７ａ くびれ部 ６８ インジウム・スズ酸化膜 ６９ レジストパターン ６９ａ オーミック電極形成領域 ７０Ａ オーミック電極形成膜 ７０Ｂ ソース・ドレイン電極 ７１ レジストパターン ７１ａ 開口部 ７２Ａ ゲート電極形成膜 ７２Ｂ ゲート電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたチャネル層
   と、 前記半導体基板上に形成された第１の導電層と、 前記半導体基板上に、前記第１の導電層に対して基板面
   と平行な方向に間隔をおいて形成された第２の導電層
   と、 前記第１の導電層の上に形成されたソース電極と、 前記第２の導電層の上に形成されたドレイン電極と、 前記第２の導電層における前記第１の導電層と対向する
   側辺部を跨ぎ、且つ、前記第１の導電層と間隔をおいて
   形成されたゲート電極とを備えていることを特徴とする
   電界効果型トランジスタ。
2. 【請求項２】 半導体基板上に形成されたチャネル層
   と、 前記半導体基板上に形成された第１の導電層と、 前記半導体基板上に、前記第１の導電層に対して基板面
   と平行な方向に間隔をおいて形成された第２の導電層
   と、 前記第１の導電層の上に形成されたソース電極と、 前記第２の導電層の上に形成されたドレイン電極と、 前記第２の導電層における前記第１の導電層と対向する
   側辺部を跨ぎ、且つ、前記第１の導電層と間隔をおいて
   形成されたゲート電極とを備え、 前記ソース電極及び前記ドレイン電極には、前記ドレイ
   ン電極から前記ソース電極に向かう電気力線が前記第２
   の導電層の前記ゲート電極により覆われた側辺部に集中
   するような電圧が印加されることを特徴とする電界効果
   型トランジスタ。
3. 【請求項３】 前記第１及び第２の導電層は、前記チャ
   ネル層よりも不純物の濃度が高濃度にドーピングされて
   いることを特徴とする請求項１又は２に記載の電界効果
   型トランジスタ。
4. 【請求項４】 前記第２の導電層は前記チャネル層の上
   に形成されていることを特徴とする請求項１又は２に記
   載の電界効果型トランジスタ。
5. 【請求項５】 前記チャネル層は、前記第１の導電層及
   び第２の導電層のうち少なくとも前記第２の導電層より
   も電子親和力が小さいことを特徴とする請求 項１又は２
   に記載の電界効果型トランジスタ。
6. 【請求項６】 前記チャネル層はＧａＮよりなり、前記
   第２の導電層はＩｎＧａＮよりなることを特徴とする請
   求項５に記載の電界効果型トランジスタ。
7. 【請求項７】 前記第２の導電層の前記側辺部は、側面
   がくし歯形状又はのこぎり歯形状になるように形成され
   ていることを特徴とする請求項１又は２に記載の電界効
   果型トランジスタ。
8. 【請求項８】 前記チャネル層と前記第２の導電層とは
   互いに逆の導電型であることを特徴とする請求項１又は
   ２に記載の電界効果型トランジスタ。
9. 【請求項９】 前記チャネル層、第１の導電層及び第２
   の導電層の少なくとも１つは、ワイドギャップ半導体よ
   りなることを特徴とする請求項１又は２に記載の電界効
   果型トランジスタ。
10. 【請求項１０】 前記チャネル層、第１の導電層及び第
    ２の導電層の少なくとも１つはＳｉＣ、ＧａＮ又はＩｎ
    ＧａＮよりなることを特徴とする請求項１又は２に記載
    の電界効果型トランジスタ。