JP3149095B2 - 効果付加装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、効果付加装置に関し、
詳細には、低音増強器（サブソニックモジュレータ）に
適用される効果付加装置に関する。

【０００２】

【従来の技術】従来、入力波の周波数以外の周波数成分
を生成する効果付加装置としては、オクターバーやピッ
チシフター等がある。オクターバーは、入力波の１／２
や１／４の周波数成分を生成して、効果を付加してい
る。また、ピッチシフターは、ＲＡＭ等のメモリに書き
込まれている入力波の読出スピードを変化させてピッチ
を変化させることにより、効果を付加している。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の効果付加装置にあっては、出力波が入力波の
周波数に依存し、音楽性豊かな効果を付加することがで
きないという問題があった。すなわち、従来の効果付加
装置としてのオクターバーでは、入力波の周波数の１／
２あるいは１／４の周波数成分しか生成することができ
ず、また、ピッチシフターでは、入力波の読出スピード
を変化させてピッチを変化させているので、入力波の基
本周波数より低い周波数の波形は生成できるが、入力波
に依存したものとなる。そこで、本発明は、入力波形に
依存せず、入力波よりも低い周波数の波形を生成するこ
とができ、ピッチ可変の低音増強器として使用すること
のできる効果付加装置を提供することを目的としてい
る。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明の効果付加装置は、デジタル音
響信号の正のピーク値が記憶される第１ピークホールド
手段と、 前記第１ピークホールド手段により記憶されて
いる正のピーク値を時間の経過と共に徐々に減衰させる
第１ピークホールド減衰手段と、 前記デジタル音響信号
が入力される毎に、前記第１ピークホールド手段に記憶
され前記第１ピークホールド減衰手段により減衰された
正のピーク値と新たに入力されたデジタル音響信号とを
比較し、いずれか大きい方の値を新たな正のピーク値と
して前記第１ピークホールド手段に記憶する動作を繰り
返す第１ピーク比較手段と、 前記第１ピークホールド手
段に記憶され、前記第１ピークホールド減衰手段により
減衰された正のピーク値と前記入力デジタル音響信号と
の交差を検出して検出信号を出力する第１検出手段と、
デジタル音響信号の負のピーク値が記憶される第２ピー
クホールド手段と、 前記第２ピークホールド手段により
記憶されている負のピーク値を時間の経過と共にその絶
対値を徐々に減衰させる第１ピークホールド減衰手段
と、 前記デジタル音響信号が入力される毎に、前記第２
ピークホールド手段に記憶され前記第２ピークホールド
減衰手段により減衰された負のピーク値と新たに入力さ
れたデジタル音響信号とを比較し、いずれか絶対値の大
きい方の値を新たな負のピーク値として前記第２ピーク
ホールド手段に記憶する動作を繰り返す第２ピーク比較
手段と、 前記第２ピークホールド手段に記憶され、前記
第２ピークホールド減衰手段により減衰された負のピー
ク値と前記入力デジタル音響信号との交差を検出して検
出信号を出力する第２検出手段と、 少なくとも正負の符
号の異なる２つの振幅レベルを有し、前記第１及び第２
検出手段からの検出信号が発生する毎に、現在出力して
いる振幅レベルから他の振幅レベルに変化する第１出力
信号を形成して出力する信号生成手段と、 最上位ビット
が符号フラグとなるレジスタを含み、上記信号形成手段
からの第 １出力信号の振幅レベルの符号が変化する毎に
所定のレート値を累算して上記レジスタに記憶する累算
手段と、 このレジスタに記憶された値を第２出力信号と
して出力する出力手段と、を備えたことを特徴としてい
る。

【０００５】

【作用】請求項１記載の発明によれば、効果付加装置
は、入力されるデジタル音響信号の正負夫々のピーク値
をホールドし、このホールドされた正負夫々のピーク値
と、入力デジタル音響信号との交差を検出して検出信号
を出力する。そして、信号生成手段が正負の符号の異な
る２つの振幅レベルを有し、前記検出信号の発生毎に現
在出力している振幅レベルから他の振幅レベルに変化す
る出力信号を形成し、振幅レベル最上位ビットが符号フ
ラグとなるレジスタに対して、上記出力信号の振幅レベ
ルの符号が変化する毎に所定のレート値を累算して記憶
させ、当該レジスタの記憶内容を最終出力信号として出
力する。 この結果、入力デジタル音響信号の波形に依存
せずに、入力デジタル音響信号より低い周波数で、その
振幅レベルの変化する波形を生成出力することができ
る。このため、入力音響信号に依存しない豊富な効果を
付与することができ、より一層音楽性豊かな効果を付加
することができるとともに、ピッチ可変の低音増強器と
して使用することのできる効果付加装置を提供すること
ができる。

【０００６】

【実施例】以下、実施例に基づいて具体的に説明する。
図１から図２１は、本発明の効果付加装置の一実施例を
示す図である。図１は、本発明の効果付加装置を適用し
た電子弦楽器１の概略構成図であり、電子弦楽器１は、
ピックアップ２、オペアンプ３、電子回路部４、コンソ
ール５、トーンコントロール部６、ボリュウム７及びア
ウトプット端子８等を備えている。このアウトプット端
子８には、プラグが差し込まれ、プラグを介して外部装
置に出力される。

【０００７】電子弦楽器１は、ピックアップ２で弦振動
を検出し、ピックアップ２の検出した弦振動は、オペア
ンプ３で増幅されてアナログの入力楽音信号（入力音響
信号）として電子回路部４に入力される。電子回路部４
は、入力される弦振動の楽音信号から、後述するよう
に、効果付加処理、特に、低音増強処理を行なって出力
信号としてトーンコントロール部６に出力する。この出
力信号は、トーンコントロール部６でトーン制御され、
ボリュウム７でレベル調整された後、アウトプット端子
８を介して出力される。

【０００８】コンソール５は、電子弦楽器１を演奏操作
する際に使用する各種スイッチやボリュウム等を備え、
特に、電子回路部４における効果付加処理での各種係数
等を調整するボリュウム等を備えている。トーンコント
ロール部６は、コンデンサ１０と可変抵抗１１により構
成されており、可変抵抗１１を調整することによりトー
ン制御を行なう。

【０００９】電子回路部４は、図２に示すように、Ａ／
Ｄ変換器２１、ＤＳＰ（ディジタル信号処理プロセッ
サ：DigitalSignal Processor）２２、Ｄ／Ａ変換器２
３、ＣＰＵ（Central Processing Unit)２４、ＲＯＭ
（Read Only Memory)２５及びＲＡＭ（Random Access M
emory)２６等を備えており、ＣＰＵ２４に前記コンソー
ル５が接続されている。

【００１０】Ａ／Ｄ変換器２１には、上記ピックアップ
２で検出された弦振動信号（アナログ入力音響信号）が
オペアンプ３を介して入力され、Ａ／Ｄ変換器２１は、
アナログの入力楽音信号をディジタル変換してディジタ
ルの入力楽音信号Ｗ_INとしてＤＳＰ２２に出力する。

【００１１】ＤＳＰ２２は、その入力端子にＡ／Ｄ変換
器２１から入力楽音信号Ｗ_INが入力され、信号処理し
て、その出力端子からＤ／Ａ変換器２３にディジタルの
出力信号を出力する。

【００１２】Ｄ／Ａ変換器２３は、ＤＳＰ２２からのデ
ィジタル信号をアナログ変換し、アナログ信号として図
１のトーンコントロール部６に出力する。

【００１３】ＲＯＭ２５には、処理プログラム、特に、
ＤＳＰ２２に転送する効果付加回路としてのプログラム
やその他必要なデータや係数等が格納されており、ＲＡ
Ｍ２６は、ワークエリアとして利用される。

【００１４】なお、ＲＯＭ２５内に記憶している効果付
加処理に必要な各種係数やデータは、ＲＡＭ２６に記憶
するようにしてもよい。

【００１５】ＣＰＵ２４は、ＲＯＭ２５内のプログラム
に従って電子回路部４の各部を制御して効果付加装置と
しての処理を実行する。特に、ＣＰＵ２４は、ＲＯＭ２
５内のプログラムをＤＳＰ２２に転送して、ＤＳＰ２２
に効果付加処理を行なわせる。

【００１６】上記ＤＳＰ２２は、図３に示すように回路
構成されている。すなわち、ＤＳＰ２２は、プログラム
メモリ３１、制御回路３２、入力レジスタ（ＰＩ）３
３、係数メモリ（Ｐ）３４、ワークメモリ（Ｗ）３５、
フラグレジスタ（ＳＦ０）３６、フラグレジスタ（ＳＦ
１）３７、比較器３８、出力レジスタ（ＯＲ０）３９、
出力レジスタ（ＯＲ１）４０、乗算部１００及び加減算
部２００等を有している。上記ＤＳＰ２２の各部は、内
部バス４１により接続されている。

【００１７】プログラムメモリ３１には、効果付加装置
としてのプログラムが格納され、このプログラムは、図
２に示すＣＰＵ２４から書き込まれる。プログラムメモ
リ３１には、図示しないアドレスカウンタが接続されて
おり、プログラムメモリ３１は、このアドレスカウンタ
のアドレス指定により順次プログラムの内容を制御回路
３２に供給する。

【００１８】制御回路３２は、プログラムメモリ３１内
のプログラムに従ってＤＳＰ２２の各部を制御して、効
果付加処理を実行するが、その詳細な処理内容について
は後述する。

【００１９】入力レジスタ（ＰＩ）３３には、入力端子
を介して図２のＡ／Ｄ変換器２１からの入力楽音信号Ｗ
_INが入力され、入力レジスタ（ＰＩ）３３は、この入力
楽音信号Ｗ_INを一旦格納した後、内部バス３８を介して
ワークメモリ（Ｗ）３５に転送する。

【００２０】係数メモリ（Ｐ）３４は、ＤＳＰ２２にお
いて効果付加処理を行なうために必要な各種係数を格納
するためのレジスタである。これら各種係数は、図２の
ＲＯＭ２５に記憶されており、ＣＰＵ２４が、ＲＯＭ２
５から係数を読み出して係数メモリ（Ｐ）３４に書き込
む。

【００２１】係数メモリ（Ｐ）３４にセットされる係数
としては、図４に係数メモリ（Ｐ）３４のメモリマップ
として示すように、そのアドレス０に、データ名Ｐ_FL0
としてフィルタ係数（ディストーション用フィルタ係
数）が、そのアドレス１に、データ名Ｐ_FL1としてフィ
ルタ係数（ディストーション用フィルタ係数）が、その
アドレス２に、データ名Ｐ_DEC0として正減衰係数が、そ
のアドレス３に、データ名Ｐ_DEC1として負減衰係数が、
そのアドレス４に、データ名Ｐ_FT0としてフィルタ係数
（サブソニック用フィルタ係数）が、そのアドレス５
に、データ名Ｐ_FT1としてフィルタ係数（サブソニック
用フィルタ係数）が、設定される。

【００２２】ワークメモリ（Ｗ）３５は、入力レジスタ
（ＰＩ）３３を介して入力された入力楽音信号Ｗ_INや後
述する乗算部１００および加減算部２００での演算結果
のデータおよび出力楽音信号Ｗ_OUT0、Ｗ_OUT1等を一時的
に格納するワーク用メモリである。

【００２３】このワークメモリ（Ｗ）３５に格納される
データとしては、例えば、図５にワークメモリ（Ｗ）３
５のメモリマップとして示すように、そのアドレス０
に、データ名Ｗ_INとして入力楽音信号が、そのアドレス
１に、データ名Ｗ_EN0として正エンベロープ出力信号
が、そのアドレス２に、データ名Ｗ_EN1として負エンベ
ロープ出力信号が、そのアドレス３に、データ名Ｗ_DST0
としてクリップ信号が、そのアドレス４に、データ名Ｗ
_DEL0としてディストーション用フィルタの遅延信号が、
そのアドレス５に、データ名Ｗ_OUT0としてディストーシ
ョン出力楽音信号が、そのアドレス６に、データ名Ｗ
_PHFとして定数（４０００００Ｈ）が、そのアドレス７
に、データ名Ｗ_NHFとして定数（Ｃ０００００Ｈ）が、
そのアドレス８に、データ名Ｗ_DST1としてサブソニック
信号が、そのアドレス９に、データ名Ｗ _DEL1としてサブ
ソニック用フィルタの遅延信号が、そのアドレス１０
に、データ名Ｗ_OUT1としてサブソニック出力楽音信号
が、そのアドレス１１に、データ名Ｗ_ZROとして定数
（００００００Ｈ）が、そのアドレス１２に、データ名
Ｗ_DEFとしてディストーション出力楽音信号Ｗ_OUT0の前
回値が、そのアドレス１３に、データ名Ｗ_RATとしてレ
イト値が、格納される。

【００２４】フラグレジスタ（ＳＦ０）３６は、後述す
る加減算部２００からのフラグＦ（ＡＲ）がセットさ
れ、セットされるフラグＦ（ＡＲ）をフラグレジスタ
（ＳＦ１）３７及び比較器３８に出力する。

【００２５】フラグレジスタ（ＳＦ１）３７は、フラグ
レジスタ（ＳＦ０）３６から入力されるフラグＦ（Ａ
Ｒ）を保持するとともに、比較器３８に出力する。

【００２６】比較器３８は、フラグレジスタ（ＳＦ０）
３６及びフラグレジスタ（ＳＦ１）３７から入力される
フラグＦ（ＡＲ）を比較し、比較結果をワークメモリ
（Ｗ）３５に出力する。この比較結果に基づいて、後述
するように、ワークメモリ（Ｗ）３５へのデータの書込
の禁止及び解除が行なわれる。

【００２７】すなわち、フラグレジスタ（ＳＦ０）３６
及びフラグレジスタ（ＳＦ１）３７から入力されるフラ
グＦ（ＡＲ）が、同じ値であるときには、ワークメモリ
（Ｗ）３５へのデータの書き込みが禁止され、同じ値で
ないときには、ワークメモリ（Ｗ）３５へのデータの書
き込みが許可される。

【００２８】乗算部１００は、ゲート１０１、１０２、
レジスタ（Ｍ０）１０３、（Ｍ１）１０４、ゲート１０
５、乗算器１０６及びレジスタ（ＭＲ）１０７を有して
おり、ゲート１０１、１０２には、上記係数メモリ
（Ｐ）３４やワークメモリ（Ｗ）３５からの出力が入力
される。

【００２９】ゲート１０１、１０２は、上記制御回路３
２によりその動作が制御され、入力されるどのデータを
レジスタ（Ｍ０）１０３及びレジスタ（Ｍ１）１０４に
出力するかを制御している。

【００３０】レジスタ（Ｍ０）１０３は、ゲート１０１
を介して入力されるデータを一時格納し、乗算器１０６
に出力するとともに、ゲート１０１にフィードバックす
る。

【００３１】レジスタ（Ｍ１）１０４は、ゲート１０２
を介して入力されるデータを一時格納し、ゲート１０５
を介して乗算器１０６に出力するとともに、ゲート１０
２にフィードバックする。

【００３２】ゲート１０５には、後述する加減算部２０
０からのデータも入力されており、ゲート１０５は、制
御回路３２の制御下で作動して、レジスタ（Ｍ１）１０
４及び加減算部２００からのデータを選択して乗算器１
０６に出力する。

【００３３】乗算器１０６は、レジスタ（Ｍ０）１０３
とゲート１０５を介して入力されるレジスタ（Ｍ１）１
０４あるいは加減算部２００からのデータとを乗算処理
し、その演算結果をレジスタ（ＭＲ）１０７に出力す
る。

【００３４】レジスタ（ＭＲ）１０７は、乗算器１０６
の乗算結果を一時格納した後、ゲート１０２及び加減算
部２００に出力する。

【００３５】加減算部２００は、ゲート２０１、２０
２、レジスタ（Ａ０）２０３、レジスタ（Ａ１）２０
４、ゲート２０５、２０６、加減算器２０７、レジスタ
（ＡＲ）２０８、クリッパー２０９及びレジスタ（Ｓ
Ｒ）２１０等を有しており、ゲート２０１、２０２に
は、上記係数メモリ（Ｐ）３４やワークメモリ（Ｗ）３
５からの出力が入力される。

【００３６】ゲート２０１、２０２は、上記制御回路３
２によりその動作が制御され、入力されるどのデータを
レジスタ（Ａ０）２０３及びレジスタ（Ａ１）２０４に
出力するかを制御している。

【００３７】レジスタ（Ａ０）２０３は、ゲート２０１
を介して入力されるデータを一時格納し、ゲート２０５
に出力するとともに、ゲート２０１にフィードバックす
る。

【００３８】レジスタ（Ａ１）２０４は、ゲート２０２
を介して入力されるデータを一時格納し、ゲート２０６
に出力するとともに、ゲート２０２にフィードバックす
る。

【００３９】ゲート２０５には、上記乗算部１００のレ
ジスタ（ＭＲ）１０７からのデータも入力されており、
ゲート２０５は、制御回路３２の制御下で作動して、レ
ジスタ（Ａ０）２０３及び乗算部１００からのデータを
選択して加減算器２０７に出力する。

【００４０】ゲート２０６には、レジスタ（Ａ１）２０
４からのデータの他に、加減算器２０７の演算結果のデ
ータがレジスタ（ＡＲ）２０８を介して入力されてお
り、ゲート２０６は、制御回路３２の制御下で作動し
て、入力データを選択して加減算器２０７に出力する。

【００４１】加減算器２０７は、入力データに加算処理
あるいは減算処理を行ない、演算結果を、レジスタ（Ａ
Ｒ）２０８に出力する。

【００４２】レジスタ（ＡＲ）２０８は、加減算器２０
７の演算結果をクリッパー２０９及びゲート２０６に出
力するとともに、演算結果の最大ビットを符号情報を示
す符号フラグＦＬＡＧ（ＡＲ）としてフラグレジスタ
（ＳＦ０）３６に出力する。

【００４３】クリッパー２０９は、データのオーバーフ
ローを防止するためのものであり、クリッパー２０９を
通過したデータは、レジスタ（ＳＲ）２１０に供給され
る。レジスタ（ＳＲ）２１０の出力は、乗算部１００の
ゲート１０５に出力されるとともに、ある１音について
の処理の演算結果として内部バス４１を介してワークメ
モリ（Ｗ）３５に供給される。

【００４４】これら乗算部１００及び加減算部２００で
の演算結果は、加減算部２００からバス４１を介してワ
ークメモリ（Ｗ）３５に出力され、すべての演算処理の
終了したデータは、ワークメモリ（Ｗ）３５から出力レ
ジスタ（ＯＲ０）３９及び出力レジスタ（ＯＲ１）４０
に出力される。

【００４５】出力レジスタ（ＯＲ０）３９及び出力レジ
スタ（ＯＲ１）４９は、入力されたデータを出力端子を
介して出力信号Ｗ_OUT0及び出力信号Ｗ_OUT1として図２に
示すＤ／Ａ変換器２３に出力する。

【００４６】このＤＳＰ２２は、ＣＰＵ２４からのプロ
グラムや係数に基づいて、図６に示す疑似回路を形成す
ることにより、効果付加処理としてのディストーション
処理やサブソニック処理等を行なう。

【００４７】ＤＳＰ２２により効果付加処理を行なうた
めには、まず、目的とする効果付加処理を行なうのに必
要なプログラムや係数及びデータをワークメモリ（Ｗ）
３５に設定する必要がある。

【００４８】そこで、ＣＰＵ２４は、必要なプログラム
や係数及びデータをＲＯＭ２５から読み出して、係数メ
モリ（Ｐ）３４及びワークメモリ（Ｗ）３５に設定す
る。係数メモリ（Ｐ）３４には、上記図４に示したデー
タ名の各データがセットされ、ワークメモリ（Ｗ）３５
には、上記図５に示したデータ名のデータがセットされ
る。

【００４９】ＤＳＰ２２は、ＣＰＵ２４から与えられた
プログラム及び係数により、図６に示す疑似回路３００
を形成し、効果付加処理を行なう。疑似回路３００は、
正側波形処理回路３１０、負側波形処理回路３２０、デ
ィストーション出力波形処理回路３３０、サブソニック
処理回路３４０、サブソニック出力波形処理回路３５０
で構成されている。

【００５０】図６の疑似回路３００の正側波形処理回路
３１０は、ゲート３１１、３１２、符号検出器３１３、
遅延回路３１４、加算器３１５及び乗算器３１６で構成
され、入力楽音信号Ｗ_INがゲート３１１及び加算器３１
５に入力される。

【００５１】ゲート３１１及びゲート３１２は、符号検
出器３１３によりその開閉動作が制御され、符号検出器
３１３には、加算器３１５の加算結果が入力されてい
る。

【００５２】加算器３１５には、上記入力楽音信号Ｗ_IN
及び遅延回路３１４の出力が入力され、加算器３１５
は、遅延回路３１４の出力から入力楽音信号Ｗ_INを減算
して、符号検出器３１３に出力する。

【００５３】符号検出器３１３は、この加算器３１５の
加算結果（減算結果）の符号を検出し、加算結果が正の
ときには、ゲート３１２にゲート３１２を開成する駆動
信号を、加算結果が負のときには、ゲート３１１にゲー
ト３１１を開成する駆動信号を、出力する。

【００５４】ゲート３１２には、遅延回路３１４の出力
が入力され、ゲート３１２は、符号検出器３１３により
開成されているときに、遅延回路３１４から入力される
信号を乗算器３１６に出力する。

【００５５】乗算器３１６は、ゲート３１２からの入力
信号に正減衰係数Ｐ_DEC0を乗算し、遅延回路３１４に出
力する。

【００５６】遅延回路３１４は、上記ゲート３１１ある
いは乗算器３１６を介してゲート３１２から入力される
信号を１サンプリングサイクル分遅延させて加算器３１
５に出力する。この加算器３１５の加算結果が上記符号
検出器３１３に出力される。

【００５７】したがって、符号検出器３１３は、ゲート
３１１を開成して、１サンプリングサイクル前の入力楽
音信号Ｗ_INから現在の入力楽音信号Ｗ_INを減算した符号
が正となることを検出することにより入力楽音信号Ｗ_IN
のピーク値を検出し、ピーク値を検出すると、ゲート３
１２を開成して、検出したピーク値をホールドするとと
もに、乗算器３１６で正減衰係数Ｐ_DEC0を乗算して減衰
させたピーク値から入力楽音信号Ｗ_INを加算器３１５で
減算した符号が負となることを検出することによりピー
ク値と入力楽音信号Ｗ_INとの交差を検出している。そし
て、符号検出器３１３は、ピーク値と入力楽音信号Ｗ_IN
とが交差すると、この検出結果を出力波形処理回路３３
０に出力する。

【００５８】図６の疑似回路３００の負側波形処理回路
３２０は、正側波形処理回路３１０と同様に、ゲート３
２１、３２２、符号検出器３２３、遅延回路３２４、加
算器３２５及び乗算器３２６で構成され、入力楽音信号
Ｗ_INがゲート３２１及び加算器３２５に入力されてい
る。

【００５９】負側波形処理回路３２０は、上記正側波形
処理回路３１０と同様に、符号検出器３２３が、ゲート
３２１を開成して、現在の入力楽音信号Ｗ_INから１サン
プリングサイクル前の入力楽音信号Ｗ_INを減算した符号
が正となることを検出することにより入力楽音信号Ｗ_IN
の負側のピーク値を検出し、負側のピーク値を検出する
と、ゲート３２２を開成して、検出したピーク値をホー
ルドするとともに、乗算器３２６で入力楽音信号Ｗ_INか
ら負減衰係数Ｐ_DEC1を乗算して減衰させたピーク値を加
算器３２５で減算した符号が負となることを検出するこ
とによりピーク値と入力楽音信号Ｗ_INとの交差を検出し
ている。そして、符号検出器３２３は、ピーク値と入力
楽音信号Ｗ_INとが交差すると、この検出結果を出力波形
処理回路３３０に出力する。

【００６０】図６の疑似回路３００の出力波形処理回路
３３０は、ラッチ３３１、乗算器３３２、３３３、加算
器３３４及び遅延回路３３５で構成され、ラッチ３３１
に上記正側波形処理回路３１０の符号検出器３１３の負
検出信号（正側交差検出信号）及び上記負側波形処理回
路３２０の符号検出器３２３の負検出信号（負側交差検
出信号）が入力されている。また、ラッチ３３１には、
予め設定された２つの定数、すなわち正の定数Ｗ
_PHF（例えば、４０００００Ｈ）および負の定数Ｗ
_NHF（例えば、Ｃ０００００Ｈ）が入力されており、ラ
ッチ３３１は、正側波形処理回路３１０から負検出信号
（正側交差検出信号）が入力されると、定数Ｗ_PHFを、
また負側波形処理回路３２０から負検出信号（負側交差
検出信号）が入力されると、定数Ｗ_NHFを、ラッチして
クリップ信号として乗算器３３２に出力する。

【００６１】乗算器３３２は、ラッチ３３１から入力さ
れるクリップ信号にフィルタ係数Ｐ_FL0（例えば、４０
００Ｈ）を乗算して、加算器３３４に出力し、加算器３
３４には、乗算器３３３からの信号が入力されている。

【００６２】加算器３３４は、乗算器３３２からの入力
信号と乗算器３３３からの入力信号とを加算して、ディ
ストーション出力楽音信号Ｗ_OUT0として出力する。

【００６３】このディストーション出力楽音信号Ｗ_OUT0
は、遅延回路３３５に入力され、遅延回路３３５は、入
力信号を１サンプリングサイクル分遅延させて乗算器３
３３に出力する。

【００６４】乗算器３３３は、遅延回路３３５から入力
される信号（ディストーション出力楽音信号Ｗ_OUT0）に
フィルタ係数Ｐ_FL1（例えば、４０００Ｈ）を乗算し
て、加算器３３４に出力する。

【００６５】したがって、ラッチ３３１は、入力楽音信
号Ｗ_INがピーク値と交差する毎に、振幅レベルの異なる
信号として定数Ｗ_PHF及び定数Ｗ_NHFをディストーション
出力楽音信号Ｗ_OUT0として出力し、このディストーショ
ン出力楽音信号Ｗ_OUT0にローパスフィルタを構成する乗
算器３３２、３３３、加算器３３４及び遅延回路３３５
によりフィルタ処理を施して、ディストーション出力楽
音信号Ｗ_OUT0に丸みを持たせている。

【００６６】図６の疑似回路３００のサブソニック処理
回路３４０は、遅延回路３４１、加算器３４２、３４
３、符号検出器３４４、３４５、比較器３４６及び演算
器３４７で構成され、遅延回路３４１及び加算器３４２
に上記出力波形処理回路３３０からディストーション出
力楽音信号Ｗ_OUT0が入力されている。

【００６７】遅延回路３３５は、ディストーション出力
楽音信号Ｗ_OUT0を１サンプリングサイクル分遅延させて
加算器３４３に出力し、加算器３４３は、遅延回路３３
５から入力される信号から定数Ｗ_ZROを減算して、符号
検出器３４５に出力する。したがって、符号検出器３４
５には、前回のディストーション出力楽音信号Ｗ_OUT0か
ら定数Ｗ_ZROを減算した結果が入力される。

【００６８】加算器３４２は、出力波処理回路３３０か
ら入力される今回のディストーション出力楽音信号Ｗ
_OUT0から定数Ｗ_ZROを減算し、符号検出器３４４に出力
する。

【００６９】符号検出器３４４、３４５は、それぞれ加
算器３４２、３４３から入力される信号の符号を検出
し、その検出結果を比較器３４６に出力する。

【００７０】比較器３４６は、各符号検出器３４４、３
４５から入力される検出結果を比較する。つまり、符号
が前回の入力信号から変化したかどうかをチェックして
おり、この比較結果に基づいて演算器３４７を制御し、
前回のサブソニック信号Ｗ_DST1をそのまま今回のサブソ
ニック信号Ｗ_DST1として出力するか、サブソニック信号
Ｗ_DST1にレイト値Ｗ_RATを加算した値を今回のサブソニ
ック信号Ｗ_DST1として出力するかを選択して行なってい
る。

【００７１】図６の疑似回路３００のサブソニック出力
波形処理回路３５０は、乗算器３５１、３５２、加算器
３５３及び遅延回路３５４で構成されており、乗算器３
５１に上記サブソニック処理回路３４０からのサブソニ
ック信号Ｗ_DST1が入力される。

【００７２】乗算器３５１は、サブソニック処理回路３
４０から入力されるサブソニック信号Ｗ_DST1にフィルタ
係数Ｐ_FT0を乗算し、乗算結果を加算器３５３に出力す
る。

【００７３】加算器３５３には、乗算器３５２からの出
力信号が入力されており、加算器３５３は、乗算器から
の入力信号と乗算器３５２からの入力信号とを加算し
て、その加算結果をサブソニック出力楽音信号Ｗ_OUT1と
して出力する。

【００７４】遅延回路３５４には、加算器３５３からサ
ブソニック出力楽音信号Ｗ_OUT1が入力されており、遅延
回路３５４は、加算器３５３からのサブソニック出力楽
音信号Ｗ_OUT1を１サンプリングサイクル分遅延させて乗
算器３５２に出力する。

【００７５】乗算器３５２は、遅延回路３５４から入力
される前回のサブソニック出力楽音信号Ｗ_OUT1にフィル
タ係数Ｐ_FT1を乗算し、乗算結果を加算器３５３に出力
する。そして、加算器３５３が、この乗算器３５２の乗
算結果と前記乗算器３５１の乗算結果とを加算して、サ
ブソニック出力楽音信号Ｗ_OUT1として出力する。

【００７６】次に、作用を説明する。電子弦楽器１は、
電源が投入されると、図７に示すように、まず、イニシ
ャライズ処理を行ない、各種レジスタ等の初期化を行な
う（ステップＰ１）。イニシャライズ処理が完了する
と、コンソール５を走査して、各種スイッチが操作され
たかどうかチェックし（ステップＰ２）、スイッチが操
作されるのを待つ。

【００７７】スイッチが操作されると、ＣＰＵ２４が当
該操作に対応する係数やプログラムをＲＯＭ２５から読
み出して、ＤＳＰ２２に転送し、ＤＳＰ２２の係数メモ
リ（Ｐ）３４やワークメモリ（Ｗ）３５にセットし、ま
たプログラムメモリ３１にセットする（ステップＰ
３）。このようにしてＤＳＰ２２にプログラムと係数が
セットされると、ＤＳＰ２２による処理を開始する。

【００７８】ＤＳＰ２２は、図８に示すメイン処理に従
って、入力処理（ステップＳ１００）、正エンベロープ
抽出処理（ステップＳ２００）、正クリップ波作成処理
（ステップＳ２１０）、負エンベロープ抽出処理（ステ
ップＳ２２０）、負クリップ波作成処理（ステップＳ２
３０）、ディストーションフィルタ処理（ステップＳ３
００）、サブソニック処理（ステップＳ４００）、サブ
ソニックフィルタ処理（ステップＳ５００）、前回値更
新処理（ステップＳ６００）、正ピークホールド減衰処
理（ステップＳ７００）及び負ピークホールド減衰処理
（ステップＳ８００）を順次行なって、最後に出力処理
（ステップＳ９００）を行なう。

【００７９】以下、これら各処理について詳細なフロー
チャートに基づいて説明する。まず、入力処理について
説明する。入力処理は、図９に示すように、ＤＳＰ２２
の入力レジスタ（ＰＩ）３３に入力されてきた入力楽音
信号Ｗ_INをワークメモリ（Ｗ）３５に転送し、ワークメ
モリ（Ｗ）３５に書き込む（ステップＳ１０１）。

【００８０】この入力楽音信号Ｗ_INは、上述のように、
図１に示すピックアップ２で検出した弦振動をアンプ３
で増幅した後、図２に示すＡ／Ｄ変換器２１でディジタ
ル変換し、所定のサンプリングタイミング毎にサンプリ
ングして、ＤＳＰ２２に入力されたものである。

【００８１】次に、入力処理が完了すると、正エンベロ
ープ抽出処理を行なう。正エンベロープ抽出処理は、図
６の正側波形処理回路３１０による処理であり、図１０
に示すように処理が行なわれる。すなわち、正エンベロ
ープ抽出処理は、図１０に示すように、まず、ワーク

【００８２】メモリ（Ｗ）３５から正エンベロープ出力
信号Ｗ_EN0を読み出して、レジスタ（Ａ１）２０４に転
送し（ステップＳ２０１）、ワークメモリ（Ｗ）３５か
ら入力楽音信号Ｗ_INを読み出してレジスタ（Ａ０）２０
３に転送する（ステップＳ２０２）。

【００８３】なお、最初の処理サイクルにおいてレジス
タ（Ａ１）２０４にセットされる正エンベロープ出力信
号Ｗ_EN0は、最初に入力される入力楽音信号Ｗ_INであ
る。

【００８４】このレジスタ（Ａ１）２０４の正エンベロ
ープ出力信号Ｗ_EN0及びレジスタ（Ａ０）２０３の入力
楽音信号Ｗ_INを加減算器２０７に転送して、加減算器２
０７で正エンベロープ出力信号Ｗ_EN0から入力楽音信号
Ｗ_INを減算し、この減算結果（Ｗ_EN0−Ｗ_IN）をレジス
タ（ＡＲ）２０８に転送する（ステップＳ２０３）。

【００８５】次に、レジスタ（ＡＲ）２０８の最上位ビ
ットを符号フラグＦＬＡＧ（ＡＲ）としてフラグレジス
タ（ＳＦ０）３６に出力し（ステップＳ２０４）、ワー
クメモリ（Ｗ）３５から入力楽音信号Ｗ_INを読み出し
て、レジスタ（Ａ０）２０３に転送する（ステップＳ２
０５）。

【００８６】この入力楽音信号Ｗ_INを、さらに、レジス
タ（ＡＲ）２０８、クリッパー２０９を介してレジスタ
（ＳＲ）２１０に転送する（ステップＳ２０６、Ｓ２０
７）。

【００８７】ここで、上記フラグレジスタ（ＳＦ０）３
６の内容が「１」かどうかチェックし（ステップＳ２０
８）、フラグレジスタ（ＳＦ０）３６の内容が「０」の
とき、すなわちフラグレジスタ（ＳＦ０）３６の内容が
正を示しているときには、正エンベロープ出力信号Ｗ
_EN0としての入力楽音信号Ｗ_INがピーク値に達していな
いか、後述する正エンベロープ出力信号Ｗ_EN0としての
入力楽音信号Ｗ_INの減衰信号が入力楽音信号Ｗ_INよりも
大きいと判断し、正エンベロープ出力信号Ｗ_EN0の書き
換えを行なわずにそのまま処理を終了する。

【００８８】また、ステップＳ２０８で、フラグレジス
タ（ＳＦ０）３６の内容が「１」のときには、正エンベ
ロープ出力信号Ｗ_EN0としての入力楽音信号Ｗ_INがピー
ク値に達したか、後述する正エンベロープ出力信号Ｗ
_EN0としての入力楽音信号Ｗ_INの減衰信号が入力楽音信
号Ｗ_INと交差したと判断し、レジスタ（ＳＲ）２１０の
入力楽音信号Ｗ_INをワークメモリ（Ｗ）３５に転送し
て、正エンベロープ出力信号Ｗ_EN0として書き込む（ス
テップＳ２０９）。

【００８９】いま、最初の処理サイクルであるので、入
力楽音信号Ｗ_INの波形は徐々に上昇していると考えるこ
とができ、ステップＳ２０３での減算結果（Ｗ_EN0−Ｗ
_IN）は、負となり、このとき、フラグレジスタ（ＳＦ
０）３６の内容は、「１」となる。したがって、ステッ
プＳ２０９に移行して、入力楽音信号Ｗ_INを正エンベロ
ープ出力信号Ｗ_EN0としてワークメモリ（Ｗ）３５にセ
ットする。

【００９０】この状態は、入力楽音信号Ｗ_INのピーク値
を検出するまで行なわれ、ピーク値を検出すると、フラ
グレジスタ（ＳＦ０）３６の内容が「０」となり、正エ
ンベロープ出力信号Ｗ_EN0の書き換えは行なわれず、後
述する正ピークホールド減衰処理により正エンベロープ
出力信号Ｗ_EN0の減衰処理が行なわれる。

【００９１】正エンベロープ抽出処理が完了すると、次
に正クリップ波作成処理を行なう。この正クリップ波作
成処理は、図６の出力波形処理回路３３０による処理で
あり、図１１に示すように、処理される。

【００９２】すなわち、正クリップ波作成処理では、ま
ず、定数Ｗ_PHFをワークメモリ（Ｗ）３５から読み出し
て、レジスタ（Ａ０）２０３にセットし（ステップＳ２
１１）、この定数Ｗ_PHFをレジスタ（ＡＲ）２０８、ク
リッパー２０９を介してレジスタ（ＳＲ）２１０に転送
する（ステップＳ２１２、Ｓ２１３）。

【００９３】次に、上記正エンベロープ抽出処理でセッ
トしたフラグレジスタ（ＳＦ０）３６の内容が「１」か
どうかチェックし（ステップＳ２１４）、「１」でない
ときには、入力楽音信号Ｗ_INと正エンベロープ出力信号
Ｗ_EN0とが交差しておらず、クリップ波の切換タイミン
グではないと判断して、そのまま処理を終了する。

【００９４】ステップＳ２１４で、フラグレジスタ（Ｓ
Ｆ０）３６の内容が「１」のときには、入力楽音信号Ｗ
_INと正エンベロープ出力信号Ｗ_EN0とが交差して、クリ
ップ波の切換タイミングであると判断し、レジスタ（Ｓ
Ｒ）２１０にセットした定数Ｗ_PHFをワークメモリ
（Ｗ）３５に転送して、クリップ信号Ｗ_DST0として書き
込み、正クリップ波作成処理を終了する（ステップＳ２
１５）。

【００９５】正クリップ波作成処理を終了すると、次に
負エンベロープ抽出処理を行なう。負エンベロープ抽出
処理は、図６の負側波形処理回路３２０による処理であ
り、図１２に示すように処理される。

【００９６】すなわち、負エンベロープ抽出処理は、ま
ずワークメモリ（Ｗ）３５から入力楽音信号Ｗ_IN及び負
エンベロープ出力信号Ｗ_EN1を読み出し、それぞれレジ
スタ（Ａ１）２０４及びレジスタ（Ａ０）２０３にセッ
トする（ステップＳ２２１、Ｓ２２２）。

【００９７】次に、レジスタ（Ａ１）２０４の入力楽音
信号Ｗ_IN及びレジスタ（Ａ０）２０３の負エンベロープ
出力信号Ｗ_EN1を加減算器２０７に転送し、入力楽音信
号Ｗ_{I N}から負エンベロープ出力信号Ｗ_EN1を減算して、
その減算結果（Ｗ_IN−Ｗ_EN1）をレジスタ（ＡＲ）２０
８に転送する（ステップＳ２２３）。

【００９８】次に、レジスタ（ＡＲ）２０８の最上位ビ
ットを符号フラグＦＬＡＧ（ＡＲ）としてフラグレジス
タ（ＳＦ０）３６に出力し（ステップＳ２２４）、ワー
クメモリ（Ｗ）３５から入力楽音信号Ｗ_INを読み出し
て、レジスタ（Ａ０）２０３に転送する（ステップＳ２
２５）。この入力楽音信号Ｗ_INを、さらに、レジスタ
（ＡＲ）２０８、クリッパー２０９を介してレジスタ
（ＳＲ）２１０に転送する（ステップＳ２２６、Ｓ２２
７）。

【００９９】ここで、上記フラグレジスタ（ＳＦ０）３
６の内容が「１」かどうかチェックし（ステップＳ２２
８）、フラグレジスタ（ＳＦ０）３６の内容が「０」の
とき、すなわちフラグレジスタ（ＳＦ０）３６の内容が
正を示しているときには、負エンベロープ出力信号Ｗ
_EN1としての入力楽音信号Ｗ_INがピーク値に達していな
いか、後述する負エンベロープ出力信号Ｗ_EN1としての
入力楽音信号Ｗ_INの減衰信号が入力楽音信号Ｗ_INよりも
小さいと判断し、負エンベロープ出力信号Ｗ_EN1の書き
換えを行なわずにそのまま負エンベロープ抽出処理を終
了する。

【０１００】また、ステップＳ２２８で、フラグレジス
タ（ＳＦ０）３６の内容が「１」のときには、負エンベ
ロープ出力信号Ｗ_EN1としての入力楽音信号Ｗ_INがピー
ク値に達したか、後述する負エンベロープ出力信号Ｗ
_EN1としての入力楽音信号Ｗ_INの減衰信号が入力楽音信
号Ｗ_INと交差したと判断し、レジスタ（ＳＲ）２１０の
入力楽音信号Ｗ_INをワークメモリ（Ｗ）３５に転送し
て、負エンベロープ出力信号Ｗ_EN1として書き込む（ス
テップＳ２２９）。

【０１０１】いま、最初の処理サイクルであるので、入
力楽音信号Ｗ_INの波形は徐々に下降していると考えるこ
とができ、ステップＳ２２３での減算結果（Ｗ_IN−Ｗ
_EN1）は、負となり、このとき、フラグレジスタ（ＳＦ
０）３６の内容は、「１」となる。したがって、ステッ
プＳ２２９に移行して、入力楽音信号Ｗ_INを負エンベロ
ープ出力信号Ｗ_EN1としてワークメモリ（Ｗ）３５にセ
ットする。

【０１０２】この状態は、入力楽音信号Ｗ_INの負側のピ
ーク値を検出するまで行なわれ、ピーク値を検出する
と、フラグレジスタ（ＳＦ０）３６の内容が「０」とな
り、負エンベロープ出力信号Ｗ_EN1の書き換えは行なわ
れず、後述する負ピークホールド減衰処理により負エン
ベロープ出力信号Ｗ_EN1の減衰処理が行なわれる。

【０１０３】負エンベロープ抽出処理が完了すると、次
に負クリップ波作成処理を行なう。この負クリップ波作
成処理は、図６のディストーション出力波形処理回路３
３０による処理であり、図１３に示すように、処理され
る。

【０１０４】すなわち、負クリップ波作成処理では、ま
ず、定数Ｗ_NHFをワークメモリ（Ｗ）３５から読み出し
て、レジスタ（Ａ０）２０３にセットし（ステップＳ２
３１）、この定数Ｗ_NHFをレジスタ（ＡＲ）２０８、ク
リッパー２０９を介してレジスタ（ＳＲ）２１０に転送
する（ステップＳ２３２、Ｓ２３３）。

【０１０５】次に、上記負エンベロープ抽出処理でセッ
トしたフラグレジスタ（ＳＦ０）３６の内容が「１」か
どうかチェックし（ステップＳ２３４）、「１」でない
ときには、入力楽音信号Ｗ_INと負エンベロープ出力信号
Ｗ_EN1とが交差しておらず、クリップ波の切換タイミン
グではないと判断して、そのまま処理を終了する。

【０１０６】ステップＳ２３４で、フラグレジスタ（Ｓ
Ｆ０）３６の内容が「１」のときには、入力楽音信号Ｗ
_INと負エンベロープ出力信号Ｗ_EN1とが交差して、クリ
ップ波の切換タイミングであると判断して、レジスタ
（ＳＲ）２１０にセットした定数Ｗ_NHFをワークメモリ
（Ｗ）３５に転送し、クリップ信号Ｗ_DST0として書き込
んで、負クリップ波作成処理を終了する（ステップＳ２
３５）。

【０１０７】負クリップ波作成処理を終了すると、次
に、ディストーションフィルタ処理を行なう。

【０１０８】ディストーションフィルタ処理は、図６の
ディストーション出力波形処理回路３３０により上記正
クリップ波作成処理及び負クリップ波作成処理で作成し
た矩形波に丸みを施す処理であり、図１４に示すように
処理される。

【０１０９】すなわち、ディストーションフィルタ処理
では、まず、ワークメモリ（Ｗ）３５からクリップ信号
Ｗ_DST0を読み出してレジスタ（Ｍ１）１０４に転送し、
係数メモリ（Ｐ）３４からフィルタ係数Ｐ_FL0を読み出
してレジスタ（Ｍ０）１０３に転送する（ステップＳ３
０１）。

【０１１０】これらレジスタ（Ｍ１）１０４のクリップ
信号Ｗ_DST0及びレジスタ（Ｍ０）１０３のフィルタ係数
Ｐ_FL0を乗算器１０６に転送し、クリップ信号Ｗ_DST0と
フィルタ係数Ｐ_FL0とを乗算して、その乗算結果（Ｗ
_DST0×Ｐ_FL0）をレジスタ（ＭＲ）１０７に転送する
（ステップＳ３０２）。

【０１１１】また、ワークメモリ（Ｗ）３５から遅延信
号Ｗ_DEL0を読み出して、レジスタ（Ｍ１）１０４にセッ
トし、係数メモリ（Ｐ）３４からフィルタ係数Ｐ_FL1を
読み出して、レジスタ（Ｍ０）１０３にセットする（ス
テップＳ３０２）。

【０１１２】次に、レジスタ（ＭＲ）１０７の乗算結果
（Ｗ_DST0×Ｐ_FL0）をレジスタ（ＭＲ）１０７からゲー
ト２０５を介してレジスタ（ＡＲ）２０８に転送し（ス
テップＳ３０３）、上記レジスタ（Ｍ１）１０４の遅延
信号Ｗ_DEL0及びレジスタ（Ｍ０）１０３のフィルタ係数
Ｐ_FL1を乗算器１０６に転送して、乗算する。この乗算
結果（Ｗ_DEL0×Ｐ_FL1）をレジスタ（ＭＲ）１０７に転
送する（ステップＳ３０３）。

【０１１３】レジスタ（ＡＲ）２０８に転送した乗算結
果（Ｗ_DST0×Ｐ_FL0）をレジスタ（ＳＲ）２１０に転送
するとともに、ゲート２０６を介して加減算器２０７に
転送し、さらに、レジスタ（ＭＲ）１０７の乗算結果
（Ｗ_DEL0×Ｐ_FL1）をゲート２０５を介して加減算器２
０７に転送して、加算する。この加算結果｛（Ｗ_DEL0×
Ｐ_FL1）＋（Ｗ_DST0×Ｐ_FL0）｝をレジスタ（ＡＲ）２０
８に転送する（ステップＳ３０４）。

【０１１４】上記レジスタ（ＳＲ）２１０の乗算結果
（Ｗ_DST0×Ｐ_FL0）をワークメモリ（Ｗ）３５に転送し
て、遅延信号Ｗ_DEL0として書き込み、レジスタ（ＡＲ）
２０８の加算結果｛（Ｗ_DEL0×Ｐ_FL1）＋（Ｗ_DST0×Ｐ
_FL0）｝をレジスタ（ＳＲ）２１０に転送する（ステッ
プＳ３０５）。このレジスタ（ＳＲ）２１０の加算結果
｛（Ｗ_DEL0×Ｐ_FL1）＋（Ｗ_DST0×Ｐ_FL0）｝をワークメ
モリ（Ｗ）３５に転送して、出力楽音信号Ｗ_OUT0として
書き込み、ディストーションフィルタ処理を終了する
（ステップＳ３０６）。

【０１１５】したがって、正クリップ波作成処理及び負
クリップ波作成処理で作成した矩形波に丸みを施した波
形の信号を出力楽音信号Ｗ_OUT0としてワークメモリ
（Ｗ）３５にセットすることができる。

【０１１６】ディストーションフィルタ処理が終了する
と、次に、サブソニック処理を行なう。

【０１１７】このサブソニック処理は、図６のサブソニ
ック処理回路３４０による処理であり、ディストーショ
ンフィルタ処理で生成したディストーション出力楽音信
号Ｗ_OUT0からサブソニック出力楽音信号Ｗ_OUT1を生成す
る処理である。

【０１１８】サブソニック処理は、図１５に示すよう
に、まず、ワークメモリ（Ｗ）３５からディストーショ
ン出力楽音信号Ｗ_OUT0を読み出して、レジスタ（Ａ１）
２０４に転送し（ステップＳ３０１）、ワークメモリ
（Ｗ）３５から定数Ｗ_ZROを読み出して、レジスタ（Ａ
０）２０３に転送する（ステップＳ３０２）。

【０１１９】これらレジスタ（Ａ１）２０４のディスト
ーション出力楽音信号Ｗ_OUT0及びレジスタ（Ａ０）２０
３の定数Ｗ_ZROを加減算器２０７に転送し、ディストー
ション出力楽音信号Ｗ_OUT0から定数Ｗ_ZROを減算して、
その減算結果（Ｗ_OUT0−Ｗ_ZRO）をレジスタ（ＡＲ）２
０８に転送する（ステップＳ３０３）。

【０１２０】次に、レジスタ（ＡＲ）２０８の最上位ビ
ットを符号フラグＦＬＡＧ（ＡＲ）としてフラグレジス
タ（ＳＦ０）３６に出力し（ステップＳ３０４）、ワー
クメモリ（Ｗ）３５から前回値Ｗ_DEFを読み出して、レ
ジスタ（Ａ１）２０４に転送する（ステップＳ３０
５）。

【０１２１】このレジスタ（Ａ１）２０４の前回値Ｗ
_DEF及び前記レジスタ（Ａ０）２０３の定数Ｗ_ZROを加減
算器２０７に転送し、前回値Ｗ_DEFから定数Ｗ_ZROを減算
して、その減算結果（Ｗ_DEF−Ｗ_ZRO）をレジスタ（Ａ
Ｒ）２０８に転送する（ステップＳ３０６）。なお、こ
の前回値ＷDEFは、ディストーション出力楽音信号Ｗ
_OUT0の前回の値、すなわち、１サンプリングサイクル前
の値である。

【０１２２】次に、前記フラグレジスタ（ＳＦ０）３６
にセットした符号フラグＦＬＡＧ（ＡＲ）の値をフラグ
レジスタ（ＳＦ１）３７に出力し（ステップＳ３０
７）、レジスタ（ＡＲ）２０８の最上位ビットを符号フ
ラグＦＬＡＧ（ＡＲ）としてフラグレジスタ（ＳＦ０）
３６に出力する（ステップＳ３０７）。

【０１２３】また、ワークメモリ（Ｗ）３５からサブソ
ニック信号Ｗ_DST1及びレイト値Ｗ_{RA T}を読み出して、そ
れぞれレジスタ（Ａ１）２０４及びレジスタ（Ａ０）２
０３に転送し（ステップＳ３０８）、このレジスタ（Ａ
１）２０４のサブソニック信号Ｗ_DST1及びレジスタ（Ａ
０）２０３のレイト値Ｗ_RATを加減算器２０７に転送し
て、加減算器２０７で加算する（ステップＳ３０９）。
この加算結果（Ｗ_DST1＋Ｗ_{RA T}）をレジスタ（ＡＲ）２
０８に転送し、その後、レジスタ（ＡＲ）２０８からク
リッパー２０９を介してレジスタ（ＳＲ）２１０に転送
する（ステップＳ３１０）。

【０１２４】このようにディストーション出力楽音信号
Ｗ_OUT0及びディストーション出力楽音信号Ｗ_OUT0の前回
値Ｗ_DEFからそれぞれ定数Ｗ_ZROを減算して、その符号フ
ラグＦＬＡＧ（ＡＲ）をそれぞれフラグレジスタ（ＳＦ
０）３６及びフラグレジスタ（ＳＦ１）３７にセットす
ると、フラグレジスタ（ＳＦ０）３６及びフラグレジス
タ（ＳＦ１）３７の値を比較器３８に転送し、両フラグ
レジスタ（ＳＦ０）３６、フラグレジスタ（ＳＦ１）３
７の値が一致するかどうかチェックする（ステップＳ３
１１）。

【０１２５】両フラグレジスタ（ＳＦ０）３６、フラグ
レジスタ（ＳＦ１）３７の値が一致するときには、ディ
ストーション出力楽音信号Ｗ_OUT0とその前回値Ｗ_DEFの
値に変化がないと判断して、そのままサブソニック処理
を終了する。

【０１２６】両フラグレジスタ（ＳＦ０）３６、フラグ
レジスタ（ＳＦ１）３７の値が一致しないときには、デ
ィストーション出力楽音信号Ｗ_OUT0の前回値Ｗ_DEFの値
と今回のディストーション出力楽音信号Ｗ_OUT0の値に変
化が発生したと判断して、レジスタ（ＳＲ）２１０にセ
ットされている加算結果（Ｗ_DST1＋Ｗ_RAT）をワークメ
モリ（Ｗ）３５に転送し、サブソニック信号Ｗ_DST1とし
て書き込んで、サブソニック処理を終了する（ステップ
Ｓ３１２）。

【０１２７】サブソニック処理が終了すると、次に、サ
ブソニックフィルタ処理を行なう。このサブソニックフ
ィルタ処理は、図６のサブソニック出力波形処理回路３
５０による処理であり、上記サブソニック処理で生成し
たサブソニック信号Ｗ_DST1にフィルタ処理を施す処理で
ある。

【０１２８】サブソニックフィルタ処理は、図１６に示
すように、まず、ワークメモリ（Ｗ）３５からサブソニ
ック信号Ｗ_DST1を読み出して、レジスタ（Ｍ１）１０４
に転送し、係数メモリ（Ｐ）３４からフィルタ係数Ｐ
_FT0を読み出して、レジスタ（Ｍ１）１０４に転送する
（ステップＳ５０１）。

【０１２９】これらレジスタ（Ｍ０）１０３のサブソニ
ック信号Ｗ_DST1及びレジスタ（Ｍ１）１０４のフィルタ
係数Ｐ_FT0を乗算器１０６に転送して、乗算し、その乗
算結果（Ｗ_DST1×Ｐ_FT0）をレジスタ（ＭＲ）１０７に
転送する（ステップＳ５０２）。

【０１３０】次に、ワークメモリ（Ｗ）３５から遅延信
号Ｗ_DEL1を読み出して、レジスタ（Ｍ０）１０３に転送
し、係数メモリ（Ｐ）３４からフィルタ係数Ｐ_FT1を読
み出して、レジスタ（Ｍ１）１０４に転送する（ステッ
プＳ５０２）。

【０１３１】上記乗算結果（Ｗ_DST1×Ｐ_FT0）をレジス
タ（ＭＲ）１０７からゲート２０５を介してレジスタ
（ＡＲ）２０８に転送する。そして、レジスタ（Ｍ０）
１０３のフィルタ係数Ｐ_FT1及びレジスタ（Ｍ１）１０
４の遅延信号Ｗ_DEL1を乗算器１０６に転送して、乗算
し、その乗算結果（Ｐ_FT1×Ｗ_DEL1）をレジスタ（Ｍ
Ｒ）１０７に転送する（ステップＳ５０３）。

【０１３２】さらに、レジスタ（ＡＲ）２０８に転送し
た乗算結果（Ｗ_DST1×Ｐ_FT0）をクリッパー２０９を介
してレジスタ（ＳＲ）２１０に転送するとともに、ゲー
ト２０６を介して加減算器２０７に転送し、レジスタ
（ＭＲ）１０７の乗算結果（Ｐ_{FT 1}×Ｗ_DEL0）を加減算
器２０７に転送して、加算し、その加算結果｛（Ｐ_FT1
×Ｗ_DEL1）＋（Ｗ_DST1×Ｐ_FT0）｝をレジスタ（ＡＲ）
２０８に転送する（ステップＳ５０４）。

【０１３３】そして、上記レジスタ（ＳＲ）２１０に転
送した乗算結果（Ｗ_DST1×Ｐ_FT0）をワークメモリ
（Ｗ）３５に転送して、遅延信号Ｗ_DEL1として書き込
み、レジスタの加算結果｛（Ｐ_FT1×Ｗ_DEL1）＋（Ｗ
_DST1×Ｐ_FT0）｝をクリッパー２０９及びレジスタ（Ｓ
Ｒ）２１０を介してワークメモリ（Ｗ）３５に転送し
て、サブソニック出力楽音信号Ｗ_OUT1として書き込む
（ステップＳ５０５、Ｓ５０６）。これによりサブソニ
ックフィルタ処理が完了する。

【０１３４】したがって、サブソニック処理で作成した
サブソニック信号Ｗ_DST1にフィルタ処理を施し、丸みを
施した波形の信号をサブソニック出力楽音信号Ｗ_OUT1と
してワークメモリ（Ｗ）３５にセットすることができ
る。

【０１３５】サブソニックフィルタ処理が終了すると、
次に、前回値更新処理を行なう。この前回値更新処理
は、ディストーションフィルタ処理で作成したディスト
ーション出力楽音信号Ｗ_OUT0をワークメモリ（Ｗ）３５
に前回値Ｗ_DEFとしてセットする処理であり、図１７に
示すように処理される。

【０１３６】すなわち、前回値更新処理では、まず、ワ
ークメモリ（Ｗ）３５からディストーション出力楽音信
号Ｗ_OUT0を読み出してレジスタ（Ａ０）２０３に転送し
（ステップＳ６０１）、さらにレジスタ（Ａ０）２０３
からレジスタ（ＡＲ）２０８及びクリッパー２０９を介
してレジスタ（ＳＲ）２１０に転送する（ステップＳ６
０２、Ｓ６０３）。

【０１３７】次に、レジスタ（ＳＲ）２１０のディスト
ーション出力楽音信号Ｗ_OUT0をワークメモリ（Ｗ）３５
に転送し、前回値Ｗ_DEFとして書き込んで、前回値更新
処理を終了する（ステップＳ６０４）。

【０１３８】前回値更新処理が終了すると、次に、正ピ
ークホールド減衰処理を行なう。この正ピークホールド
減衰処理は、図６の正側波形処理回路３１０による処理
であり、上記正エンベロープ抽出処理で検出した入力楽
音信号Ｗ_INの正側ピーク値を徐々に減衰させる処理であ
る。

【０１３９】正ピークホールド減衰処理は、図１８に示
すように、まず、ワークメモリ（Ｗ）３５から正エンベ
ロープ出力信号ＷEN0を読み出して、レジスタ（Ｍ１）
１０４に転送し、係数メモリ（Ｐ）３４から正減衰係数
Ｐ_DEC0を読み出して、レジスタ（Ｍ０）１０３に転送す
る（ステップＳ７０１）。

【０１４０】これらレジスタ（Ｍ１）１０４の正エンベ
ロープ出力信号Ｗ_EN0及びレジスタ（Ｍ０）１０３の正
減衰係数Ｐ_DEC0を乗算器１０６に転送して、乗算し、そ
の乗算結果（Ｗ_EN0×Ｐ_DEC0）をレジスタ（ＭＲ）１０
７に転送する（ステップＳ７０２）。

【０１４１】このレジスタ（ＭＲ）１０７の乗算結果
（Ｗ_EN0×Ｐ_DEC0）をゲート２０５、レジスタ（ＡＲ）
２０８及びクリッパー２０９を介してレジスタ（ＳＲ）
２１０に転送し（ステップＳ７０３、Ｓ７０４）、さら
にレジスタ（ＳＲ）２１０からワークメモリ（Ｗ）３５
に転送して、正エンベロープ出力信号Ｗ_EN0として書き
込んで、正ピークホールド減衰処理を終了する（ステッ
プＳ７０５）。

【０１４２】したがって、上記図１０の正エンベロープ
抽出処理で、フラグレジスタ（ＳＦ０）３６の内容が
「１」となって、正エンベロープ出力信号Ｗ_EN0として
入力楽音信号Ｗ_INのピーク値がセットされると、このピ
ーク値を上記図１８の正ピークホールド減衰処理により
徐々に減衰させることができる。

【０１４３】このようにして減衰処理された正エンベロ
ープ出力信号Ｗ_EN0を上記図１０の正エンベロープ抽出
処理のステップＳ２０１でワークメモリ（Ｗ）３５から
読み出し、入力楽音信号Ｗ_INと正エンベロープ出力信号
Ｗ_EN0（正のピーク値）との交差を検出する。

【０１４４】正ピークホールド減衰処理が終了すると、
次に、負ピークホールド減衰処理を同様に行なう。

【０１４５】この負ピークホールド減衰処理は、図６の
負側波形処理回路３２０による処理であり、上記負エン
ベロープ抽出処理で検出した入力楽音信号Ｗ_INの負側ピ
ーク値を徐々に減衰させる処理である。

【０１４６】負ピークホールド減衰処理は、図１９に示
すように、まず、ワークメモリ（Ｗ）３５から負エンベ
ロープ出力信号Ｗ_EN1を読み出して、レジスタ（Ｍ１）
１０４に転送し、係数メモリ（Ｐ）３４から負減衰係数
Ｐ_DEC1を読み出して、レジスタ（Ｍ０）１０３に転送す
る（ステップＳ８０１）。

【０１４７】これらレジスタ（Ｍ１）１０４の負エンベ
ロープ出力信号Ｗ_EN1及びレジスタ（Ｍ０）１０３の負
減衰係数ＰDEC1を乗算器１０６に転送して、乗算し、そ
の乗算結果（Ｗ_EN1×Ｐ_DEC1）をレジスタ（ＭＲ）１０
７に転送する（ステップＳ８０２）。

【０１４８】このレジスタ（ＭＲ）１０７の乗算結果
（Ｗ_EN1×Ｐ_DEC1）をゲート２０５、レジスタ（ＡＲ）
２０８及びクリッパー２０９を介してレジスタ（ＳＲ）
２１０に転送し（ステップＳ８０３、Ｓ８０４）、さら
にレジスタ（ＳＲ）２１０からワークメモリ（Ｗ）３５
に転送して、負エンベロープ出力信号Ｗ_EN1として書き
込んで、負ピークホールド減衰処理を終了する（ステッ
プＳ８０５）。

【０１４９】したがって、上記図１２の負エンベロープ
抽出処理で、フラグレジスタ（ＳＦ０）３６の内容が
「１」となって、負エンベロープ出力信号Ｗ_EN1として
入力楽音信号Ｗ_INの負側のピーク値がセットされると、
このピーク値を上記図１９の負ピークホールド減衰処理
により徐々に減衰させることができる。

【０１５０】このようにして減衰処理された負エンベロ
ープ出力信号Ｗ_EN1を上記図１２の負エンベロープ抽出
処理のステップＳ２２２でワークメモリ（Ｗ）３５から
読み出し、入力楽音信号Ｗ_INと負エンベロープ出力信号
Ｗ_EN1（負のピーク値）との交差を検出する。

【０１５１】負ピークホールド減衰処理が完了すると、
次に、出力処理を行なう。この出力処理は、図２０に示
すように、ワークメモリ（Ｗ）３５に書き込まれたディ
ストーション出力楽音信号Ｗ_OUT0を出力レジスタ（ＯＲ
０）３９に転送し（ステップＳ９０１）、また、ワーク
メモリ（Ｗ）３５からサブソニック出力楽音信号Ｗ_OUT1
を読み出して、出力レジスタ（ＯＲ１）４０に転送する
（ステップＳ９０２）。

【０１５２】これら出力レジスタ（ＯＲ０）３９に転送
されたディストーション出力楽音信号Ｗ_OUT0及び出力レ
ジスタ（ＯＲ１）４０に転送されたサブソニック出力楽
音信号Ｗ_OUT1は、ＤＳＰ２２から図２に示すＤ／Ａ変換
器２３に出力され、Ｄ／Ａ変換器２３でアナログの出力
信号に変換されて、図１に示すトーンコントロール部６
に出力される。

【０１５３】したがって、図２１に示すような入力波形
の入力楽音信号Ｗ_INが入力されたとき、入力波形のピー
ク値を検出すると、そのピーク値を徐々に減少させ、徐
々に減少するピーク値と入力波形との交差を検出する。
このピーク値と入力波形との交差を検出すると、交差す
る毎に、レベルの異なるディストーション出力楽音信号
Ｗ_OUT0として出力することができ、また、ディストーシ
ョン出力楽音信号Ｗ_{OU T0}の変化する毎に、すなわち、ピ
ーク値と入力波形が交差する毎に、レベルの異なるサブ
ソニック出力楽音信号Ｗ_OUT1を出力することができる。

【０１５４】その結果、入力音響信号のピークホールド
値と入力音響信号の波形との交差を検出し、この交差時
点毎に振幅レベルが異なるとともに、所定回数交差する
時間を周期とする出力信号を出力することができ、入力
音響信号の波形に依存せずに、入力波よりも低い周波数
で、その振幅レベルの変化する波形を生成することがで
きる。

【０１５５】したがって、入力音響信号に依存しない豊
富な効果を付加することができ、音楽性豊かな効果を付
加することができるとともに、ピッチ可変の低音増強器
として使用することのできる効果付加装置を提供するこ
とができる。

【０１５６】なお、上記実施例においては、入力楽音信
号Ｗ_INのピーク値をエンベロープ抽出処理により減少さ
せているが、これに限るものではない。また、上記実施
例では、電子弦楽器に適用した場合について説明してい
るが、これに限るものではなく、入力される音響信号
に、効果を付加する効果付加装置一般に適用することが
できる。

【０１５７】

【発明の効果】請求項１記載の発明によれば、入力され
るデジタル音響信号の正負夫々のピーク値をホールド
し、このホールドされた正負夫々のピーク値と、入力デ
ジタル音響信号との交差を検出して検出信号を出力す
る。そして、予め正負の符号の異なる２つの振幅レベル
を用意し、前記検出信号の発生毎に現在出力している振
幅レベルから他の振幅レベルに変化する出力信号を形成
し、最上位ビットが符号フラグとなるレジスタに対し
て、上記出力信号の振幅レベルの符号が変化する毎に所
定のレート値を累算して記憶させ、当該レジスタの記憶
内容を最終出力信号として出力する。 この結果、入力デ
ジタル音響信号の波形に依存せずに、入力デジタル音響
信号より低い周波数で、その振幅レベルの変化する波形
を生成出力することができる。このため、入力音響信号
に依存しない豊富な効果を付与することができ、より一
層音楽性豊かな効果を付加することができるとともに、
ピッチ可変の低音増強器として使用することのできる効
果付加装置を提供することができる。

【０１５８】

【０１５９】

【図面の簡単な説明】

【図１】本発明による効果付加装置の一実施例を適用し
た電子弦楽器の概略構成図。

【図２】図１の電子回路部の詳細な回路ブロック図。

【図３】ＤＳＰの詳細な回路構成図。

【図４】係数メモリ（Ｐ）に格納される各種データを示
す図。

【図５】ワークメモリ（Ｗ）に格納される各種データを
示す図。

【図６】ＤＳＰの効果付加処理を疑似的に示す疑似回路
図。

【図７】電子弦楽器によるＤＳＰへの初期設定処理を示
すフローチャート。

【図８】ＤＳＰでの各処理の基本手順を示すメインフロ
ーチャート。

【図９】図８の入力処理の詳細な処理手順を示すフロー
チャート。

【図１０】図８の正エンベロープ抽出処理の詳細な処理
手順を示すフローチャート。

【図１１】図８の正クリップ波作成処理の詳細な処理手
順を示すフローチャート。

【図１２】図８の負エンベロープ抽出処理の詳細な処理
手順を示すフローチャート。

【図１３】図８の負クリップ波作成処理の詳細な処理手
順を示すフローチャート。

【図１４】図８のディストーションフィルタ処理の詳細
な処理手順を示すフローチャート。

【図１５】図８のサブソニック処理の詳細な処理手順を
示すフローチャート。

【図１６】図８のサブソニックフィルタ処理の詳細な処
理手順を示すフローチャート。

【図１７】図８の前回値更新処理の詳細な処理手順を示
すフローチャート。

【図１８】図８の正ピークホールド減衰処理の詳細な処
理手順を示すフローチャート。

【図１９】図８の負ピークホールド減衰処理の詳細な処
理手順を示すフローチャート。

【図２０】図８の出力処理の詳細な処理手順を示すフロ
ーチャート。

【図２１】ＤＳＰによるディストーション処理の作用を
説明するための入力波形と出力波形を示す図。

【符号の説明】

１ 電子弦楽器 ２ ピックアップ ３ オペアンプ ４ 電子回路部 ５ コンソール ６ トーンコントロール部 ７ ボリュウム ８ アウトプット端子 ２１ Ａ／Ｄ変換器 ２２ ＤＳＰ ２３ Ｄ／Ａ変換器 ２４ ＣＰＵ ２５ ＲＯＭ ２６ ＲＡＭ ３１ プログラムメモリ ３２ 制御回路 ３３ 入力レジスタ（ＰＩ） ３４ 係数メモリ（Ｐ） ３５ ワークメモリ（Ｗ） ３６、３７ フラグレジスタ ３８ 比較器 ３９ 出力レジスタ（ＯＲ０） ４０ 出力レジスタ（ＯＲ１） １００ 乗算部 ２００ 加減算部 ３００ 疑似回路 ３１０ 正側波形処理回路 ３２０ 負側波形処理回路 ３３０ ディストーション出力波形処理回路 ３４０ サブソニック処理回路 ３５０ サブソニック出力波形処理回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 1/00 - 7/12 G10L 11/00 - 13/08 G10L 19/00 - 21/06

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 デジタル音響信号の正のピーク値が記
   憶される第１ピークホールド手段と、 前記第１ピークホールド手段により記憶されている正の
   ピーク値を時間の経過と共に徐々に減衰させる第１ピー
   クホールド減衰手段と、 前記デジタル音響信号が入力される毎に、前記第１ピー
   クホールド手段に記憶され前記第１ピークホールド減衰
   手段により減衰された正のピーク値と新たに入力された
   デジタル音響信号とを比較し、いずれか大きい方の値を
   新たな正のピーク値として前記第１ピークホールド手段
   に記憶する動作を繰り返す第１ピーク比較手段と、 前記第１ピークホールド手段に記憶され、前記第１ピー
   クホールド減衰手段により減衰された正のピーク値と前
   記入力デジタル音響信号との交差を検出して検出信号を
   出力する第１検出手段と、 デジタル音響信号の負のピーク値が記憶される第２ピー
   クホールド手段と、 前記第２ピークホールド手段により記憶されている負の
   ピーク値を時間の経過と共にその絶対値を徐々に減衰さ
   せる第１ピークホールド減衰手段と、 前記デジタル音響信号が入力される毎に、前記第２ピー
   クホールド手段に記憶され前記第２ピークホールド減衰
   手段により減衰された負のピーク値と新たに入力された
   デジタル音響信号とを比較し、いずれか絶対値の大きい
   方の値を新たな負のピーク値として前記第２ピークホー
   ルド手段に記憶する動作を繰り返す第２ピーク比較手段
   と、 前記第２ピークホールド手段に記憶され、前記第２ピー
   クホールド減衰手段により減衰された負のピーク値と前
   記入力デジタル音響信号との交差を検出して検出信号を
   出力する第２検出手段と、 少なくとも正負の符号の異なる２つの振幅レベルを有
   し、前記第１及び第２検出手段からの検出信号が発生す
   る毎に、現在出力している振幅レベルから他の振幅レベ
   ルに変化する第１出力信号を形成して出力する信号生成
   手段と、 最上位ビットが符号フラグとなるレジスタを含み、上記
   信号形成手段からの第１出力信号の振幅レベルの符号が
   変化する毎に所定のレート値を累算して上記レ ジスタに
   記憶する累算手段と、 このレジスタに記憶された値を第２出力信号として出力
   する出力手段と、 を備えたことを特徴とする効果付加装置。