JP3136710B2 - 効果付加装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子弦楽器などに用い
られる効果付加装置に係り、更に詳しくは、バイオリン
音のような楽音を発生させることのできる、いわゆるバ
イオリン奏法のエフェクトを付加するための効果付加装
置に関する。

【０００２】

【従来の技術】従来から、弦楽器、特にエレキギターな
どにおいて、静かな曲を演奏するときに、アタックの鈍
いゆっくりとしたエンベロープのかかった音を発生させ
る奏法が知られている。

【０００３】この奏法は、１９６０年代頃からプロのギ
タリストが使い始めたものであり、演奏者は、弦を弾く
と同時に、指又は手のひらで演奏ボリウムを音を大きく
する方向に回してから逆に戻す操作を行うことにより、
鈍いアタックの音色を発生させることができる。そし
て、この操作によって発生される音が、ちょうどバイオ
リンのようなアタックの鈍い音色に聞えるところから、
「バイオリン奏法」と呼ばれている。

【０００４】このバイオリン奏法は、弾弦と同時にボリ
ウムを操作しなければならず、初心者には演奏が難しか
ったため、このような奏法を用いなくとも弾弦操作だけ
でバイオリンのような音を生成できる効果付加装置が望
まれていた。

【０００５】このような楽音を電子的に生成するための
効果付加方式として、次のような従来方式が知られてい
る。即ち、従来の効果付加方式では、図１４(a) に示さ
れるような弾弦時の入力波形がカットオフ周波数の極め
て低いローパスフィルタに入力されることにより図１４
(b) に示されるようなエンベロープ波形が生成され、こ
のエンベロープ波形と図１４(a) の元の入力波形とが乗
算されることにより図１４(c) に示されるようなアタッ
クの鈍いエンベロープがかかった出力波形が楽音波形と
して得られる。

【０００６】

【発明が解決しようとする課題】以上の従来方式は、ア
ナログ回路によって実現することができるが、フィルタ
回路と乗算回路が必要なために回路規模が大きくなって
しまう。そのため、上述のようなフィルタ演算と乗算に
よる効果付加処理を、ディジタル信号プロセッサ（ＤＳ
Ｐ）などのディジタル回路で実現することが考えられ
る。

【０００７】しかし、図１４(b) に示されるようなエン
ベロープ波形を得るべく、前述したようにカットオフ周
波数の極めて低いローパスフィルタの演算を実現するに
は、次数の低いディジタルフィルタ演算を実行するのが
最も適切だが、その場合、フィルタ係数の値を大きくし
なければならず、ＤＳＰなどにおいて桁あふれが発生し
てしまい、それを防ぐために非常に複雑な処理が必要と
なって、結果的に回路規模の増大とコストアップを招い
てしまうという問題点を有している。

【０００８】逆に、上述のようなローパスフィルタの演
算を次数の高いディジタルフィルタ演算で代用させよう
とした場合には、フィルタ演算を実現するプログラムの
ステップ数が増大してしまい、やはりＤＳＰなどに大き
な負担がかかってしまうという問題点を有している。

【０００９】更に、エレキギターなどにおいては、バイ
オリンと違って演奏者が連続して速弾きを行う場合があ
る。例えば、静かな曲調だが比較的テンポの速い曲を演
奏するような場合である。

【００１０】このような演奏が行われる場合に上述した
ような従来方式による効果付加処理が適用されると、前
に弾いた音のエンベロープが十分に立ち下がらないうち
に次のエンベロープがゆっくりと立ち上がることにな
り、エンベロープ波形が混ざりあってしまって十分なバ
イオリン奏法のエフェクトがかからなくなってしまうと
いう問題点を有している。

【００１１】このとき、アタック部ではエンベロープが
ゆっくり立ち上がっても、リリース部ではエンベロープ
が比較的短い時間で立ち下がるようにしてやればよい
が、前述したようなローパスフィルタを用いた従来の効
果付加方式では、そのような制御は実現することはでき
ない。

【００１２】本発明の課題は、簡単なディジタル信号処
理によって入力する楽音波形に対してバイオリン奏法の
エフェクトを付加することを可能とし、かつ、連続した
速弾きなどの演奏が行われる場合でもバイオリン奏法の
エフェクトを十分にかけることを可能とすることにあ
る。

【００１３】

【課題を解決するための手段】本発明は、まず、順次入
力する音響波形データのピークレベルをホールドするピ
ークホールド手段を有する。同手段は、例えばピークホ
ールド値を、所定の時定数で減衰させながら順次入力さ
れる音響波形データの値とを比較し、音響波形データの
値がピークホールド値より大きくなった場合にそのピー
クホールド値を音響波形データの値によって置き換え、
そのようにして順次得られるピークホールド値を音響波
形データのピークレベルとしてホールドする回路であ
る。

【００１４】次に、ピークホールド手段において順次ホ
ールドされるピークレベルの値が第１の所定値以上の値
に変化した以後に第１のレートでレベルが上昇し、ピー
クレベルの値が第２の所定値以下の値に変化したら、そ
れ以後に第２のレートで値０までレベルが下降するエン
ベロープデータを作成するエンベロープ作成手段を有す
る。このとき上昇側の所定値と下降側の所定値は同じ値
でも異なる値でもよく、また、第１のレート、第２のレ
ートは、それぞれ時間的に変化するような値を有しても
よい。

【００１５】そして、エンベロープ作成手段からのエン
ベロープデータと前記音響波形データとを乗算して出力
する乗算手段を有する。上述の本発明の構成において、
エンベロープ作成手段における第１のレートと第２のレ
ートとをそれぞれ設定する設定手段を更に有するように
構成できる。

【００１６】

【作用】ピークホールド手段は、簡単な比較部と選択ゲ
ート部と乗算部とレジスタ部などによって構成でき、そ
こから得られるピークレベルに基づいてエンベロープデ
ータを生成するエンベロープ作成手段も、簡単な比較部
と選択ゲート部と加算部とレジスタ部などによって構成
できる。従って、バイオリン奏法に特有のアタックの鈍
いエンベロープデータを、従来例のようなフィルタ処理
部を必要とせずに簡単に作成することができる。

【００１７】また、エンベロープ作成部において、第２
のレートを第１のレートより速いレートに設定すること
によって、アタック部ではエンベロープがゆっくり立ち
上がり、リリース部ではエンベロープが比較的短い時間
で立ち下がるように設定することができる。この結果、
演奏者が連続して速弾きを行うような場合でも、バイオ
リン奏法のエフェクトを十分に付加させることができ
る。

【００１８】更に、演奏者が設定手段を用いて第１のレ
ートと第２のレートを自由に設定できるように構成すれ
ば、演奏者はバイオリン奏法のエフェクトの特性を自由
に変更することができる。

【００１９】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。本発明の実施例の構成 図１は、本発明が電子弦楽器に適用される場合の回路部
分の実施例の構成図である。

【００２０】まず、演奏者が電子弦楽器の弦を弾弦する
ことにより発生する弦振動は、ピックアップ１０１で電
気信号の弦振動波形として検出された後、アンプ１０２
を介して電子部１０３に入力される。

【００２１】電子部１０３は、入力した弦振動波形信号
に対してディジタル信号処理を施すことにより、バイオ
リン奏法のエフェクトを付加する。このときのエフェク
トの特性は演奏者がスイッチ部１０８を操作することに
より調整できる。

【００２２】このようにしてエフェクトが付加された弦
振動波形信号は、容量１０４と可変抵抗１０５からなる
音質調整回路によって音質が制御されると共に、可変抵
抗１０６によって音量が制御された後に、出力ジャック
１０７から出力され、特には図示しないギターアンプな
どを介してスピーカなどから放音される。演奏者は、可
変抵抗１０５及び１０６の各つまみを調整することによ
り音質と音量を制御することができる。

【００２３】図２は、図１の電子部１０３のブロック図
である。ＣＰＵ２０４は、ＲＯＭ２０５に記憶されたプ
ログラムを、ＲＡＭ２０６をワークメモリとして実行す
ることによって、ＤＳＰ（デジタル信号処理プロセッ
サ：Digital Signal Processor）２０２の制御等を行
う。また、ＣＰＵ２０４は、図１のスイッチ部１０８に
設けられている各種スイッチ類を走査し、それらの状態
の変化に応じた制御動作を行う。

【００２４】ＤＳＰ２０２は、所定の動作プログラムを
実行することにより、図１のピックアップ１０１からア
ンプ１０２を介して検出されＡ／Ｄ変換器２０１によっ
てデジタル化された弦振動波形信号に、バイオンリン奏
法のエフェクトを付加する。この動作が、本実施例の大
きな特徴である。

【００２５】このようにしてバイオリン奏法のエフェク
トが付加されたデジタル弦振動波形信号は、Ｄ／Ａ変換
器２０３でアナログ弦振動波形信号に変換された後、図
１の１０４〜１０６よりなる音質／音量調整回路を介し
て出力ジャック１０７から出力される。

【００２６】次に、図３は図２のＤＳＰ２０２の内部構
成を示す図である。図３において、プログラムメモリ３
０１は所定のマイクロプログラムを格納するメモリであ
り、図２のＣＰＵ２０４からの指示にしたがって所定の
動作プログラムを制御回路３０２に出力する。このと
き、プログラムメモリ３０１には特には図示しないアド
レスカウンタが接続されている。そして、プログラムメ
モリ３０１は、このアドレスカウンタからのアドレス指
定にしたがって、プログラム内容を順次制御回路３０２
に供給する。

【００２７】制御回路３０２は、プログラムメモリ３０
１の出力内容に基づいて、後述する各レジスタ、メモリ
間のデータ転送と演算、各ゲートやラッチを開閉制御す
るための各種制御信号を出力すると共に、フラグレジス
タＳＦ０からのフラグ信号を入力することにより、所望
の信号処理動作を実行する。

【００２８】係数メモリ（Ｐ）３０３は、後述する図１
３(b) に示すように、ピークホールド処理における減衰
時定数を格納するレジスタであり、この係数は、ＣＰＵ
２０４の制御によって、図２のＲＡＭ２０６から読み出
されて、係数メモリ（Ｐ）３０３に格納される。

【００２９】ワークメモリ（Ｗ）３０４は、後述する図
１３(a) に示すように、ＤＳＰ２０２内で作成される波
形信号等を一時的に退避させておくための作業用のメモ
リである。

【００３０】入力レジスタ（ＰＩ）３０５は、図２のＡ
／Ｄ変換器２０１からのデジタル弦振動波形信号を格納
し、同信号を内部バス３０６を介して各部へ供給する。
前述の係数メモリ（Ｐ）３０３、ワークメモリ（Ｗ）３
０４の出力及び入力レジスタ（ＰＩ）３０５の出力は、
後述する各レジスタからの出力とともにゲート３０７〜
３１０のゲート端子に入力され、ゲート３０７〜３１０
からの出力はレジスタ（Ｍ０）３１１、（Ｍ１）３１
２、（Ａ０）３１３、（Ａ１）３１４に入力される。

【００３１】レジスタ（Ｍ０）３１１、（Ｍ１）３１２
には、乗算器３１５に供給される演算途中のデータが格
納され、レジスタ（Ａ０）３１３、（Ａ１）３１４には
加減算器３１６に供給される演算途中のデータが格納さ
れる。

【００３２】また、レジスタ（Ｍ１）３１２の出力、及
び後述するレジスタ（ＳＲ）３２３の出力はゲート３１
７を介して乗算器３１５に入力されるとともに、レジス
タ（Ａ０）３１３の出力、及び後述するレジスタ（Ｍ
Ｒ）３２０の出力はゲート３１８を介して加減算器３１
６に入力され、レジスタ（Ａ１）３１４の出力、及び後
述するレジスタ（ＡＲ）３２１の出力はゲート３１９を
介して加減算器３１６に入力される。

【００３３】乗算器３１５の乗算結果はレジスタ（Ｍ
Ｒ）３２０に格納され、レジスタ（ＭＲ）３２０の出力
はゲート３０８、及びゲート３１８に供給される。ま
た、加減算器３１６の演算結果はレジスタ（ＡＲ）３２
１に格納され、レジスタ（ＡＲ）３２１の出力はゲート
３１９に供給されるとともに、オーバーフロー（桁あふ
れ）を防止するためのクリッパ回路３２２を介してレジ
スタ（ＳＲ）３２３に供給される。レジスタ（ＳＲ）３
２３の出力はゲート３１７に供給され、また、ある１音
についての処理の演算結果として、内部バス３０６を介
してワークメモリ（Ｗ）３０４に格納される。また、レ
ジスタ（ＡＲ）３２１の符号ビットは、フラグデータＦ
（ＡＲ）としてフラグレジスタＳＦ０に格納された後、
制御回路３０２に送られる。

【００３４】上述の演算結果がワークメモリ（Ｗ）３０
４に記憶されて一連の処理が終了すると、同メモリに記
憶されたデータは、出力用のレジスタ（ＯＲ）３２５に
転送され、同レジスタから図２のＤ／Ａ変換器２０３に
出力される。エフェクト処理の動作原理 次に、上述の構成を有するＤＳＰ２０２におけるバイオ
リン奏法のエフェクト処理の動作原理について、図４の
動作原理ブロック図を用いて説明する。

【００３５】ＤＳＰ２０２におけるエフェクト処理の機
能ブロックは、大きく分けてピークホールド処理部４０
１と、エンベロープ作成処理部４０２、及び乗算処理部
４０３とからなる。ピークホールド処理部４０１は、弦
振動の入力波形Ｗ（ＩＮＰ）のエンベロープであるピー
クホールド信号Ｗ（ＰＫ１）を生成する。エンベロープ
作成処理部４０２は、上記ピークホールド信号Ｗ（ＰＫ
１）に基づき、バイオリン奏法のエフェクト処理のため
のエンベロープ信号Ｗ（ＥＶ１）を生成する。そして、
乗算処理部４０３は、入力波形Ｗ（ＩＮＰ）に上述のエ
ンベロープ信号Ｗ（ＥＶ１）を乗算することにより、バ
イオリン奏法のエフェクトが付加された出力信号Ｗ（Ｏ
ＵＴ）を生成する。

【００３６】始めに、ピークホールド処理部４０１の動
作原理について説明する。まず、レジスタ部４０８に始
めは値“０”のピークホールド値Ｗ（ＰＫ０）が保持さ
れ、その状態から各サンプリングタイミング毎に、減算
部４０４は、レジスタ部４０８に保持されるピークホー
ルド値Ｗ（ＰＫ０）から入力波形Ｗ（ＩＮＰ）を減算す
る。そして符号検出部４０５が、この減算結果の正負を
検出する。符号検出部４０５は、この減算結果が負の場
合、即ち、入力波形Ｗ（ＩＮＰ）の方がピークホールド
値Ｗ（ＰＫ０）より大きい場合は、選択ゲート４０６に
対して入力波形Ｗ（ＩＮＰ）を選択するように制御し、
逆に、上記減算結果が正の場合、即ち、ピークホールド
値Ｗ（ＰＫ０）の方が入力波形Ｗ（ＩＮＰ）より大きい
場合は、選択ゲート４０５に対してピークホールド値Ｗ
（ＰＫ０）を選択するように制御する。

【００３７】乗算部４０７は、選択ゲート４０５で選択
された信号に、値“１”より僅かに小さい減衰定数Ｐ
（Ｐ００）を乗算し、その乗算結果は、レジスタ部４０
８に保持される。

【００３８】上述の動作が各サンプリングタイミング毎
に繰り返される結果、レジスタ部４０８に保持されるピ
ークホールド値Ｗ（ＰＫ０）を閾値信号として、入力波
形Ｗ（ＩＮＰ）の正の振幅値の局所的なピーク値が順次
検出されてゆくことにより、このピーク値の値として入
力波形Ｗ（ＩＮＰ）のエンベロープが得られる。

【００３９】なお、各サンプリングタイミング毎に上記
ピークホールド値Ｗ（ＰＫ０）に減衰定数Ｐ（Ｐ００）
が乗算されることにより、波形の減衰時においてピーク
値が徐々に小さくなってゆくような場合でも各ピーク値
を適切に検出することができる。

【００４０】上述のピークホールド値Ｗ（ＰＫ０）は、
ピークホールド信号Ｗ（ＰＫ１）としてエンベロープ作
成処理部４０２に出力される。次に、エンベロープ作成
処理部４０２の動作原理について説明する。

【００４１】ここでは、例えば図５に示されるようなサ
ンプル値を有するピークホールド信号Ｗ（ＰＫ１）に対
して、同図に示されるようなエンベロープ波形Ｗ（ＥＶ
１）が生成される。このエンベロープ波形Ｗ（ＥＶ１）
は、ピークホールド信号Ｗ（ＰＫ１）の値が図５に示さ
れるような所定のスレッショルド値Ｗ（ＴＨ０）より小
さい場合には“０”の値を有し、ピークホールド信号Ｗ
（ＰＫ１）の値が上記スレッショルド値Ｗ（ＴＨ０）よ
り大きくなると、時間経過と共に一定のアップレート値
Ｗ（ＲＴ０）で増加する値を有する。そして、ピークホ
ールド信号Ｗ（ＰＫ１）の対が上記スレッショルド値Ｗ
（ＴＨ０）より小さくなると、一定のダウンレート値Ｗ
（ＲＴ１）で減少する値を有する。即ち、エンベロープ
波形Ｗ（ＥＶ１）は、入力波形の立ち上がり区間で鈍く
立ち上がり、入力波形の振幅が小さくなると速やかに立
ち下がるような特性を有する。

【００４２】上述のエンベロープ波形Ｗ（ＥＶ１）を生
成するために、エンベロープ作成処理部４０２において
次のような動作が実行される。まず、各サンプリングタ
イミング毎に、減算部４０９は、ピークホールド処理部
４０１からのピークホールド信号Ｗ（ＰＫ１）から所定
のスレッショルド値Ｗ（ＴＨ０）を減算する。そして符
号検出部４１０が、この減算結果の正負を検出する。符
号検出部４１０は、この減算結果が正の場合、即ち、ピ
ークホールド信号Ｗ（ＰＫ１）の値がスレッショルド値
Ｗ（ＴＨ０）より大きい場合には、選択ゲート４１１に
対して値が正のアップレート値Ｗ（ＲＴ０）を選択する
ように制御し、逆に、上記減算結果が負の場合、即ち、
ピークホールド信号Ｗ（ＰＫ１）の値がスレッショルド
値Ｗ（ＴＨ０）より小さい場合には、選択ゲート４１１
に対して値が負のダウンレート値Ｗ（ＲＴ１）を選択す
るように制御する。このようにして、選択ゲート４１１
からエンベロープレート値Ｗ（ＲＴＥ）が出力される。

【００４３】加算部４１２は、各サンプリングタイミン
グ毎に、レジスタ部４１５に保持されるエンベロープ波
形Ｗ（ＥＶ１）に、選択ゲート４１１から出力されるエ
ンベロープレート値Ｗ（ＲＴＥ）を順次累算してゆき、
その累算結果を新たなエンベロープ波形Ｗ（ＥＶ１）と
して選択ゲート４１４を介してレジスタ部４１５に保持
する。

【００４４】ここで、エンベロープ波形Ｗ（ＥＶ１）に
おいて、ダウンレート値Ｗ（ＲＴ１）が減算されてゆく
結果、その値が負となった場合には、符号検出部４１３
がそれを検出して選択ゲート４１４を制御することによ
り、レジスタ部４１５に新たに保持されるエンベロープ
波形Ｗ（ＥＶ１）は強制的に値“０”にされる。

【００４５】このようにして、図５に示されるような特
性を有するエンベロープ波形Ｗ（ＥＶ１）が得られる。
なお、スレッショルド値Ｗ（ＴＨ０）、アップレート値
Ｗ（ＲＴ０）及びダウンレート値Ｗ（ＲＴ１）などは、
演奏者が図１のスイッチ部１０８によって自由に設定す
ることができるため、エンベロープ波形Ｗ（ＥＶ１）に
おいて、入力波形の立ち上がり区間での立ち上がり速
度、入力波形の振幅が小さくなったときの立ち下がり速
度などを自由に制御できる。

【００４６】以上のようにして得られたエンベロープ波
形Ｗ（ＥＶ１）が、乗算処理部４０３において入力波形
Ｗ（ＩＮＰ）に乗算されることにより、バイオリン奏法
特有のアタックが鈍いエンベロープを有し、かつ、リリ
ース時に任意の立ち下がり特性のエンベロープを有する
出力波形Ｗ（ＯＵＴ）を得ることができる。これによ
り、本実施例の電子弦楽器において、演奏者が連続して
速弾きを行うような場合でも、バイオリン奏法のエフェ
クトが適切に付加され、かつ、リリース速度の速い楽音
を放音させることが可能となる。エフェクト処理の具体的動作 次に、図３で示される構成を有する図２のＤＳＰ２０２
で実行されるエフェクト処理の具体的な動作について、
図６〜図１２の動作フローチャートに基づき説明する。
なお、これらの動作は、ＤＳＰ２０２が、プログラムメ
モリ３０１に記憶されたマイクロプログラムを実行する
処理として実現される。

【００４７】ここで、係数メモリ３０３及びワークメモ
リ３０４の各々に格納されている係数（定数）又は変数
の各メモリ上でのアドレスと名称及び内容は、図１３に
示されるとおりである。

【００４８】図６は、エフェクト処理の全体動作を示す
動作フローチャートであり、ステップＳ６０１〜Ｓ６０
５の一連の処理は、図２のＡ／Ｄ変換器２０１（Ｄ／Ａ
変換器２０３）のサンプリングタイミング毎に実行され
る。

【００４９】始めに、Ａ／Ｄ変換器２０１（図２）によ
ってデジタル化された弦振動波形信号をＤＳＰ２０２内
に取り込むための入力処理が実行される（ステップＳ６
０１）。

【００５０】次に、図４のピークホールド処理部４０１
の機能に対応するピークホールド処理が実行される（ス
テップＳ６０２）。続いて、図４のエンベロープ作成処
理部４０２の機能に対応するエンベロープ作成処理が実
行される（ステップＳ６０３）。

【００５１】更に、図４の乗算処理部４０３の機能に対
応する乗算処理が実行される（ステップＳ６０４）。そ
して、乗算処理によって得られた最終的な出力波形をＤ
／Ａ変換器２０３（図２）に出力するための出力処理が
実行される（ステップＳ６０５）。

【００５２】上述の各処理の動作について、更に以下に
詳述する。始めに、図６のステップＳ６０１の入力処理
につき説明する。この処理においては、図７のステップ
Ｓ７０１の動作として示されるように、入力レジスタ
（ＰＩ）３０５に得られた弦振動波形信号が、ワークメ
モリ（Ｗ）３０４に入力波形Ｗ（ＩＮＰ）として格納さ
れる。

【００５３】次に、図６のステップＳ６０２のピークホ
ールド処理につき、図８の動作フローチャートを用いて
説明する。まず、ワークメモリ（Ｗ）３０４内のピーク
ホールド値Ｗ（ＰＫ０）が、レジスタ（Ａ１）３１４に
格納されると共に、同じく入力波形Ｗ（ＩＮＰ）がレジ
スタ（Ａ０）３１３に格納される（ステップＳ８０
１）。

【００５４】次に、加減算器３１６において、レジスタ
（Ａ１）３１４の内容からレジスタ（Ａ０）３１３の内
容が減算され、その結果がレジスタ（ＡＲ）３２１に格
納される（ステップＳ８０２）。これにより、図４の減
算部４０４の機能と等価な処理が実現される。

【００５５】続いて、レジスタ（ＡＲ）３２１に格納さ
れている減算結果の符号フラグＦＲＧ（ＡＲ）がレジス
タ（ＳＦ０）３２４に格納されると共に、レジスタ（Ａ
０）３１３に格納されている入力波形Ｗ（ＩＮＰ）が加
減算器３１６を介してレジスタ（ＡＲ）３２１に移され
る（ステップＳ８０３）。

【００５６】更に、レジスタ（ＡＲ）３２１に格納され
ている減算結果がレジスタ（ＳＲ）３２３に移される
（ステップＳ８０４）。次に、制御回路３０２は、レジ
スタ（ＳＦ０）３２４に格納されている減算結果の符号
フラグＦＲ（ＡＲ）の値が“１”でないか否か、即ち、
上記減算結果が正であるか負であるかを判定する（ステ
ップＳ８０５）。これにより、図４の符号検出部４０５
の機能と等価な処理が実現される。

【００５７】上述の判定処理の結果、前述した減算結果
が正であると判定された場合（ステップＳ８０５の判定
がＹＥＳの場合）には、ステップＳ８０６の処理は実行
されず、ワークメモリ（Ｗ）３０４内のピークホールド
値Ｗ（ＰＫ０）の値はそのまま前回のサンプリングタイ
ミングで得られた値が保持される。一方、前述した減算
結果が負であると判定された場合（ステップＳ８０５の
判定がＮＯの場合）には、ワークメモリ（Ｗ）３０４内
のピークホールド値Ｗ（ＰＫ０）の値がレジスタ（Ｓ
Ｒ）３２３に得られている入力波形Ｗ（ＩＮＰ）によっ
て置き換えられる（ステップＳ８０６）。これにより、
図４の選択ゲート４０６の機能と等価な処理が実現され
る。

【００５８】次に、ワークメモリ（Ｗ）３０４内のピー
クホールド値Ｗ（ＰＫ０）がレジスタ（Ｍ１）３１２に
読み出されると共に、係数メモリ（Ｐ）３０３内の減衰
時定数Ｐ（Ｐ００）がレジスタ（Ｍ０）３１１に読み出
される（ステップＳ８０７）。

【００５９】そして、乗算器３１５において、レジスタ
（Ｍ０）３１１の値とレジスタ（Ｍ１）３１２の値が乗
算され、その乗算結果がレジスタ（ＭＲ）３２０に格納
される（ステップＳ８０８）。これにより、図４の乗算
部４０７の機能と同様の処理が実現される。

【００６０】次に、レジスタ（ＭＲ）３２０内の乗算結
果が、レジスタ（ＳＲ）３２３に移された後（ステップ
Ｓ８０９）、その値によってワークメモリ（Ｗ）３０４
内のピークホールド値Ｗ（ＰＫ０）が置き換えられる
（ステップＳ８１０）。これにより、図４の乗算部４０
７の乗算結果がレジスタ部４０８に格納される機能と等
価な処理が実現される。

【００６１】最後に、ワークメモリ（Ｗ）３０４内の上
記ピークホールド値Ｗ（ＰＫ０）が、レジスタ（Ａ０）
３１３に読み出された後（ステップＳ８１１）、加減算
器３１６を介してレジスタ（ＡＲ）３２１、レジスタ
（ＳＲ）３２３に順次移され（ステップＳ８１２、Ｓ８
１３）、そのレジスタ（ＳＲ）３２３の内容によってワ
ークメモリ（Ｗ）３０４内のピークホールド信号Ｗ（Ｐ
Ｋ１）の値が置き換えられる（ステップＳ８１４）。

【００６２】以上の処理により、今回のサンプリングタ
イミングにおけるピークホールド信号Ｗ（ＰＫ１）のサ
ンプル値が得られ、図６のステップＳ６０２のピークホ
ールド処理を終了する。

【００６３】続いて、図６のステップＳ６０３のエンベ
ロープ作成処理につき、図９の動作フローチャートを用
いて説明する。まず、ワークメモリ（Ｗ）３０４内のピ
ークホールド信号Ｗ（ＰＫ１）の値がレジスタ（Ａ１）
３１４に読み出されると共に、同じくスレッショルド値
Ｗ（ＴＨ０）の値がレジスタ（Ａ０）３１３に読み出さ
れる（ステップＳ９０１）。

【００６４】次に、加減算器３１６において、レジスタ
（Ａ１）３１４の内容からレジスタ（Ａ０）３１３の内
容が減算され、その結果がレジスタ（ＡＲ）３２１に格
納される（ステップＳ９０２）。これにより、図４の減
算部４０９の機能と等価な処理が実現される。また、ワ
ークメモリ（Ｗ）３０４内のアップレート値Ｗ（ＲＴ
０）がレジスタ（Ａ０）３１３に読み出される（ステッ
プＳ９０２）。

【００６５】次に、レジスタ（ＡＲ）３２１に格納され
ている上記減算結果の符号フラグＦＲＧ（ＡＲ）がレジ
スタ（ＳＦ０）３２４に格納されると共に、レジスタ
（Ａ０）３１３に格納されているアップレート値Ｗ（Ｒ
Ｔ０）が加減算器３１６を介してレジスタ（ＡＲ）３２
１に移される（ステップＳ９０３）。

【００６６】続いて、レジスタ（ＡＲ）３２１に格納さ
れているアップレート値Ｗ（ＲＴ０）がレジスタ（Ｓ
Ｒ）３２３に移されると共に、ワークメモリ（Ｗ）３０
４内のダウンレート値Ｗ（ＲＴ１）がレジスタ（Ａ０）
３１３に読み出される（ステップＳ９０４）。

【００６７】次に、ワークメモリ（Ｗ）３０４内のエン
ベロープレート値Ｗ（ＲＴＥ）がレジスタ（ＳＲ）３２
３に格納されているアップレート値Ｗ（ＲＴ０）によっ
て置き換えられると共に、レジスタ（Ａ０）３１３に格
納されているダウンレート値Ｗ（ＲＴ１）が加減算器３
１６を介してレジスタ（ＡＲ）３２１に移される（ステ
ップＳ９０５）。更に、このレジスタ（ＡＲ）３２１内
のダウンレート値Ｗ（ＲＴ１）がレジスタ（ＳＲ）３２
３に移される（ステップＳ９０６）。

【００６８】次に、制御回路３０２は、レジスタ（ＳＦ
０）３２４に格納されている前述した減算結果の符号フ
ラグＦＲ（ＡＲ）の値が“１”でないか否か、即ち、上
記減算結果が正であるか負であるかを判定する（ステッ
プＳ９０７）。これにより、図４の符号検出部４１０の
機能と等価な処理が実現される。

【００６９】上述の判定処理の結果、前述した減算結果
が正であると判定された場合（ステップＳ９０７の判定
がＹＥＳの場合）には、ステップＳ９０８は実行され
ず、ワークメモリ（Ｗ）３０４内のエンベロープレート
値Ｗ（ＲＴＥ）の値は、ステップＳ９０５においてセッ
トされたアップレート値Ｗ（ＲＴ０）のままとなる。一
方、前述した減算結果が負であると判定された場合（ス
テップＳ９０７の判定がＮＯの場合）には、上記エンベ
ロープレート値Ｗ（ＲＴＥ）がレジスタ（ＳＲ）３２３
に格納されているダウンレート値Ｗ（ＲＴ１）によって
置き換えられる（ステップＳ９０８）。これにより、図
４の選択ゲート４１１の機能と等価な処理が実現され
る。

【００７０】次に、ワークメモリ（Ｗ）３０４内の上記
エンベロープレート値Ｗ（ＲＴＥ）がレジスタ（Ａ０）
３１３に読み出されると共に、同じくエンベロープ波形
Ｗ（ＥＶ１）がレジスタ（Ａ１）３１４に読み出される
（ステップＳ９０９）。そして、加減算器３１６におい
てレジスタ（Ａ０）３１３の値とレジスタ（Ａ１）３１
４の値とが加算され、その加算結果がレジスタ（ＡＲ）
３２１に格納される（ステップＳ９１０）。これによ
り、図４の加算部４１２の機能と等価な処理が実現され
る。

【００７１】このレジスタ（ＡＲ）３２１に得られた加
算結果は、更にレジスタ（ＳＲ）３２３に移され、一
方、係数メモリ（Ｐ）３０３内の値“０”を示す係数デ
ータＰ（００）がレジスタ（ＡＲ）３２１に読み出され
る（ステップＳ９１１）。

【００７２】そして、ワークメモリ（Ｗ）３０４内のエ
ンベロープ波形Ｗ（ＥＶ１）の値がレジスタ（ＳＲ）３
２３に格納されている上記加算結果により置き換えられ
ると共に、レジスタ（ＡＲ）３２１に格納されている上
記加算結果の符号フラグＦＲＧ（ＡＲ）がレジスタ（Ｓ
Ｆ０）３２４に格納される（ステップＳ９１２）。

【００７３】次に、レジスタ（Ａ０）３１３に格納され
ている値“０”を示す係数データＰ（００）が、レジス
タ（ＡＲ）３２１に移された後（ステップ９１３）、更
にレジスタ（ＳＲ）３２３に移される（ステップＳ９１
４）。

【００７４】続いて、制御回路３０２は、レジスタ（Ｓ
Ｆ０）３２４に格納されている加算結果の符号フラグＦ
Ｒ（ＡＲ）の値が“１”でないか否か、即ち、上記加算
結果が正であるか負であるかを判定する（ステップＳ９
１５）。これにより、図４の符号検出部４１３の機能と
等価な処理が実現される。

【００７５】上述の判定処理の結果、前述した加算結果
が正であると判定された場合（ステップＳ９１５の判定
がＹＥＳの場合）には、ステップＳ９１６は実行され
ず、ワークメモリ（Ｗ）３０４内のエンベロープ波形Ｗ
（ＥＶ１）の値は、ステップＳ９１２においてセットさ
れた加算結果の値（図４の加算部４１２の出力に対応す
る）のままとなる。一方、前述した加算結果が負である
と判定された場合（ステップＳ９１５の判定がＮＯの場
合）には、上記エンベロープ波形Ｗ（ＥＶ１）の値がレ
ジスタ（ＳＲ）３２３に格納されている値“０”の係数
データＰ（００）によって置き換えられる（ステップＳ
９１６）。これにより、図４の選択ゲート４１４の機能
と等価な処理が実現される。

【００７６】以上の処理により、今回のサンプリングタ
イミングにおけるエンベロープ波形Ｗ（ＥＶ１）のサン
プル値が得られ、図６のステップＳ６０３のエンベロー
プ作成処理を終了する。

【００７７】次に、図６のステップＳ６０４の乗算処理
につき、図１０の動作フローチャートを用いて説明す
る。まず、ワークメモリ（Ｗ）３０４内のエンベロープ
波形Ｗ（ＥＶ１）の値がレジスタ（Ｍ０）３１１に読み
出されると共に、同じく入力波形Ｗ（ＩＮＰ）の値がレ
ジスタ（Ｍ１）３１２に読み出される（ステップＳ１０
０１）。

【００７８】次に、乗算器３１５において上記レジスタ
（Ｍ０）３１１の値とレジスタ（Ｍ１）３１２の値とが
乗算され、その乗算結果がレジスタ（ＭＲ）３２０に格
納される（ステップＳ１００２）。

【００７９】上記レジスタ（ＭＲ）３２０内の乗算結果
はレジスタ（ＳＲ）３２３に移された後（ステップＳ１
００３）、ワークメモリ（Ｗ）３０４内の出力波形Ｗ
（ＯＵＴ）がレジスタ（ＳＲ）３２３内の乗算結果によ
って置き換えられる（ステップＳ１００４）。

【００８０】以上の処理によって、図４の乗算処理部４
０３の機能と等価な処理が実現されて今回のサンプリン
グタイミングにおける出力波形Ｗ（ＯＵＴ）のサンプル
値が得られ、図６のステップＳ６０５の乗算処理を終了
する。

【００８１】次に、図６のステップＳ６０６の出力処理
につき説明する。この処理では、図１１の動作フローチ
ャートのステップＳ１１０１の処理として示されるよう
に、ワークメモリ（Ｗ）３０４内の出力波形Ｗ（ＯＵ
Ｔ）の値が出力用のレジスタ（ＯＲ）３２５に読み出さ
れる。これにより、今回のサンプリングタイミングにお
ける出力波形Ｗ（ＯＵＴ）のサンプル値が図２のＤＳＰ
２０２からＤ／Ａ変換器２０３に出力され、図６のステ
ップＳ６０６の出力処理を終了する。

【００８２】以上、図６〜図１１の動作フローチャート
を、図４の制御回路３０２が各サンプリングタイミング
毎に実行することにより、バイオンリン奏法のエフェク
トが付加された弦振動波形のサンプル値を順次得ること
ができ、これに基づいて上記エフェクトが付加されたエ
レキギター音を放音させることが可能となる。

【００８３】最後に、演奏者が図１のスイッチ部１０８
を操作したときの動作について説明する。演奏者がスイ
ッチ部１０８を操作した場合には、電子部１０３内のＣ
ＰＵ２０４（図２）がその操作状態を検出し、その検出
結果に基づいてＤＳＰ２０２を制御する。

【００８４】図１２は、上記制御を実現するための動作
フローチャートであって、ＣＰＵ２０４がＲＯＭ２０５
に格納された制御プログラムを実行する動作として実現
される。

【００８５】まず、ＣＰＵ２０４は、電源がオンされた
時にＲＡＭ２０６の内容などを初期化する（ステップＳ
１２０１）。その後、ＣＰＵ２０４は、図１のスイッチ
部１０８が操作されたか否かを常に監視する（ステップ
Ｓ１２０２）。

【００８６】そして、スイッチ部１０８が操作された場
合には、そのスイッチ操作に応じたアップレート値ＲＴ
０（Ｗ（ＲＴ０）に対応）、ダウンレート値ＲＴ１（Ｗ
（ＲＴ１）に対応）、スレッショルド値ＴＨ０（Ｗ（Ｔ
Ｈ０）に対応）、減衰時定数Ｐ００（Ｐ（Ｐ００）に対
応）などの各値をＤＳＰ２０２内の係数メモリ（Ｐ）３
０３又はワークメモリ（Ｗ）３０４に転送する（ステッ
プＳ１２０３）。

【００８７】その後、再びステップＳ１２０２のスイッ
チ操作の監視処理に戻る。以上のようにして、演奏者
は、スイッチ部１０８を操作することによって、エンベ
ロープ波形Ｗ（ＥＶ１）において、入力波形の立ち上が
り区間での立ち上がり速度、入力波形の振幅が小さくな
ったときの立ち下がり速度などを自由に制御でき、演奏
者が連続して速弾きを行うような場合でも、バイオリン
奏法のエフェクトが適切に付加され、かつ、リリース速
度の速い楽音を放音させることが可能となる。

【００８８】

【発明の効果】本発明によれば、バイオリン奏法に特有
のアタックの鈍いエンベロープデータを、従来例のよう
なフィルタ処理部を必要とせずに簡単な構成で作成する
ことができ、効果付加装置の回路規模を小さくすること
ができ、結果的に装置の製造コストを下げることが可能
となる。

【００８９】また、エンベロープ作成部において、第２
のレートを第１のレートより速いレートに設定すること
によって、アタック部ではエンベロープがゆっくり立ち
上がり、リリース部ではエンベロープが比較的短い時間
で立ち下がるように設定することが可能となる。この結
果、演奏者が連続して速弾きを行うような場合でも、バ
イオリン奏法のエフェクトを十分に付加させることが可
能となる。

【００９０】更に、演奏者が設定手段を用いて第１のレ
ートと第２のレートを自由に設定できるように構成すれ
ば、演奏者はバイオリン奏法のエフェクトの特性を自由
に変更することが可能となり、表現力ゆたかなエフェク
トの付加が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の全体構成図である。

【図２】電子部のブロック図である。

【図３】ＤＳＰの内部構成図である。

【図４】ＤＳＰの動作原理ブロック図である。

【図５】Ｗ（ＰＫ１）とＷ（ＥＶ１）の波形図である。

【図６】エフェクト処理の全体動作フローチャートであ
る。

【図７】入力処理の動作フローチャートである。

【図８】ピークホールド処理の動作フローチャートであ
る。

【図９】エンベロープ作成処理の動作フローチャートで
ある。

【図１０】乗算処理の動作フローチャートである。

【図１１】出力処理の動作フローチャートである。

【図１２】ＣＰＵの動作フローチャートである。

【図１３】ワークメモリと係数メモリの内容を示す図で
ある。

【図１４】従来技術の説明図である。

【符号の説明】

２０１ Ａ／Ｄ変換器 ２０２ ＤＳＰ ２０３ Ｄ／Ａ変換器 ２０４ ＣＰＵ ２０５ ＲＯＭ ２０６ ＲＡＭ ３０１ プログラムメモリ ３０２ 制御回路 ３０３ 係数メモリＰ ３０４ ワークメモリＷ ３０５ 入力レジスタＰＩ ３０６ 内部バス ３０７、３０８、３０９、３１０、３１７、３１８、３
１９ ゲート ３１１ レジスタＭ０ ３１２ レジスタＭ１ ３１３ レジスタＡ０ ３１４ レジスタＡ１ ３１５ 乗算器 ３１６ 加減算器 ３２０ レジスタＭＲ ３２１ レジスタＡＲ ３２２ クリッパ ３２３ レジスタＳＲ ３２４ レジスタＳＦ０ ３２５ レジスタＯＲ ４０１ ピークホールド処理部 ４０２ エンベロープ作成処理部 ４０３ 乗算処理部 ４０４、４０９ 減算部 ４０５、４１０、４１３ 符号検出部 ４０６、４１１、４１４ 選択ゲート ４０７ 乗算部 ４０８、４１５ レジスタ部 ４１２ 加算部 Ｗ（ＩＮＰ） 入力波形 Ｗ（ＰＫ０） ピークホールド値 Ｗ（ＰＫ１） ピークホールド信号 Ｗ（ＴＨ０） スレッショルド値 Ｗ（ＲＴ０） アップレート値 Ｗ（ＲＴ１） ダウンレート値 Ｗ（ＲＴＥ） エンベロープレート値 Ｗ（ＥＶ１） エンベロープ波形 Ｗ（ＯＵＴ） 出力波形 Ｐ（Ｐ００） 減衰時定数 Ｐ（００） 値“０”

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 順次入力する音響波形データのピークレ
   ベル値を記憶するメモリを有するとともに、当該メモリ
   に記憶されたピークレベル値を所定の時定数で減衰させ
   ながらその後に順次入力する音響波形データのレベル値
   と比較し、該入力される音響波形データのレベル値が大
   きいと判断された場合は、当該入力される音響波形デー
   タのレベル値をピークレベル値として前記メモリに記憶
   する動作を繰り返すピークホールド手段と、 該ピークホールド手段において順次ホールドされるピー
   クレベルの値が第１の所定値以上の値に変化したら、そ
   れ以後に第１のレートでレベルが上昇し、前記ピークレ
   ベルの値が第２の所定値以下の値に変化したら、それ以
   後に第２のレートで値０までレベルが下降するエンベロ
   ープデータを作成するエンベロープ作成手段と、 該エンベロープ作成手段からのエンベロープデータと前
   記音響波形データとを乗算して出力する乗算手段と、 を有することを特徴とする効果付加装置。
2. 【請求項２】 前記エンベロープ作成手段における前記
   第１のレートと第２のレートとをそれぞれ設定する設定
   手段を更に有する、 ことを特徴とする請求項１に記載の効果付加装置。