JP3148459B2 - 固体撮像素子の駆動方法 - Google Patents
固体撮像素子の駆動方法Info
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- Transforming Light Signals Into Electric Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不要な電荷を基板側に
吸収させるようにした縦型オーバフロードレイン構造の
固体撮像素子の駆動方法に関する。
吸収させるようにした縦型オーバフロードレイン構造の
固体撮像素子の駆動方法に関する。
【０００２】
【従来の技術】フレームトランスファ型のＣＣＤ固体撮
像素子において、被写体からの光を受ける撮像部は、照
射された光に応答して発生する情報電荷を蓄積すると同
時に、所定の期間蓄積された情報電荷を蓄積部へ転送出
力する構成となっている。このため、光の受光領域にも
情報電荷を転送駆動するための転送電極が設けられる。
この転送電極については、その側辺部が隣どうしオーバ
ーラップされており、転送経路のポテンシャル作用の連
続性が確保されて電荷の転送効率の低下防止が図られて
いる。
像素子において、被写体からの光を受ける撮像部は、照
射された光に応答して発生する情報電荷を蓄積すると同
時に、所定の期間蓄積された情報電荷を蓄積部へ転送出
力する構成となっている。このため、光の受光領域にも
情報電荷を転送駆動するための転送電極が設けられる。
この転送電極については、その側辺部が隣どうしオーバ
ーラップされており、転送経路のポテンシャル作用の連
続性が確保されて電荷の転送効率の低下防止が図られて
いる。
【０００３】図４は、フレームトランスファ型のＣＣＤ
固体撮像素子の撮像部を示す平面図で、図５は、そのＸ
−Ｘ線断面図である。この図面では、過剰な電荷を基板
側に吸収させる縦型オーバフロードレイン構造のものを
示している。Ｎ型のシリコン基板１の一面には、素子領
域となるＰ型の拡散層２が形成され、この拡散層２内に
高濃度のＰ型領域や厚い酸化膜（ＬＯＣＯＳ）等からな
る複数の分離領域３が一定の間隔を空けて互いに平行に
形成される。これらの分離領域３に挟まれたチャネル領
域４には、表面部分にＮ型の不純物が拡散されて埋め込
み層５が設けられる。そして、分離領域３及びチャネル
領域４が形成されたシリコン基板１上に酸化膜６を介し
て１層目の転送電極７がチャネル領域４と交差するよう
にして互いに平行に配列され、さらに２層目の転送電極
８が１層目の転送電極７の間隙を覆うようにして配列さ
れる。
固体撮像素子の撮像部を示す平面図で、図５は、そのＸ
−Ｘ線断面図である。この図面では、過剰な電荷を基板
側に吸収させる縦型オーバフロードレイン構造のものを
示している。Ｎ型のシリコン基板１の一面には、素子領
域となるＰ型の拡散層２が形成され、この拡散層２内に
高濃度のＰ型領域や厚い酸化膜（ＬＯＣＯＳ）等からな
る複数の分離領域３が一定の間隔を空けて互いに平行に
形成される。これらの分離領域３に挟まれたチャネル領
域４には、表面部分にＮ型の不純物が拡散されて埋め込
み層５が設けられる。そして、分離領域３及びチャネル
領域４が形成されたシリコン基板１上に酸化膜６を介し
て１層目の転送電極７がチャネル領域４と交差するよう
にして互いに平行に配列され、さらに２層目の転送電極
８が１層目の転送電極７の間隙を覆うようにして配列さ
れる。
【０００４】拡散層２及び埋め込み層５が形成されたシ
リコン基板１の深さ方向のポテンシャルは、図６に示す
ように、埋め込み層５内で極大となり、拡散層２内で極
小となって埋め込み層５とシリコン基板１との間に障壁
が形成される。これらのポテンシャルの状態は、各領域
に印加される電界に依存しており、転送電極７、８の電
位及びシリコン基板１の電位によって埋め込み層５側の
ポテンシャル及びシリコン基板１側のポテンシャルがそ
れぞれ制御される。例えば、転送電極７、８の電位が高
くなると、埋め込み層５に加わる電界が強まり、ポテン
シャルの極大点がより深くなってより多くの電荷の蓄積
が可能となる。一方、シリコン基板１の電位が高くなる
と、シリコン基板１に加わる電界が強まり、シリコン基
板１のポテンシャルがより深くなってシリコン基板１と
埋め込み層５との間のポテンシャルの障壁が小さくな
る。
リコン基板１の深さ方向のポテンシャルは、図６に示す
ように、埋め込み層５内で極大となり、拡散層２内で極
小となって埋め込み層５とシリコン基板１との間に障壁
が形成される。これらのポテンシャルの状態は、各領域
に印加される電界に依存しており、転送電極７、８の電
位及びシリコン基板１の電位によって埋め込み層５側の
ポテンシャル及びシリコン基板１側のポテンシャルがそ
れぞれ制御される。例えば、転送電極７、８の電位が高
くなると、埋め込み層５に加わる電界が強まり、ポテン
シャルの極大点がより深くなってより多くの電荷の蓄積
が可能となる。一方、シリコン基板１の電位が高くなる
と、シリコン基板１に加わる電界が強まり、シリコン基
板１のポテンシャルがより深くなってシリコン基板１と
埋め込み層５との間のポテンシャルの障壁が小さくな
る。
【０００５】転送電極７、８には、例えば図７に示すよ
うに、４相の転送クロックφ1〜φ4が印加され、素子の
走査タイミングを決定する垂直同期信号ＶＤに同期し
て、各垂直走査期間のブランキング期間毎にチャネル領
域４の情報電荷を転送出力するようにしている。各転送
クロックφ1〜φ4については、情報電荷を転送する期間
以外の期間、即ち、情報電荷を蓄積する期間にハイレベ
ルまたはローレベルに固定され、これにより、４本の転
送電極７、８を１単位とした受光画素が設定される。こ
の受光画素の設定は、転送電極７、８に印加する電位を
切り換えることで、垂直走査期間毎に１／２画素ずらす
ようにして行われ、垂直方向の解像度の向上が図られ
る。（インタレース駆動） また、シリコン基板１には、情報電荷の転送期間にロー
レベルとなる制御クロックφSUBが印加され、埋め込み
層５とシリコン基板１との間のポテンシャルの障壁が転
送期間に高く形成される。なお、拡散層２については、
接地電位ＧＮＤに固定される。従って、埋め込み層５と
シリコン基板１との間のポテンシャルの障壁が、情報電
荷の転送期間に蓄積期間よりも高くなり、転送過程で情
報電荷がシリコン基板１側に漏れることがなくなる。
うに、４相の転送クロックφ1〜φ4が印加され、素子の
走査タイミングを決定する垂直同期信号ＶＤに同期し
て、各垂直走査期間のブランキング期間毎にチャネル領
域４の情報電荷を転送出力するようにしている。各転送
クロックφ1〜φ4については、情報電荷を転送する期間
以外の期間、即ち、情報電荷を蓄積する期間にハイレベ
ルまたはローレベルに固定され、これにより、４本の転
送電極７、８を１単位とした受光画素が設定される。こ
の受光画素の設定は、転送電極７、８に印加する電位を
切り換えることで、垂直走査期間毎に１／２画素ずらす
ようにして行われ、垂直方向の解像度の向上が図られ
る。（インタレース駆動） また、シリコン基板１には、情報電荷の転送期間にロー
レベルとなる制御クロックφSUBが印加され、埋め込み
層５とシリコン基板１との間のポテンシャルの障壁が転
送期間に高く形成される。なお、拡散層２については、
接地電位ＧＮＤに固定される。従って、埋め込み層５と
シリコン基板１との間のポテンシャルの障壁が、情報電
荷の転送期間に蓄積期間よりも高くなり、転送過程で情
報電荷がシリコン基板１側に漏れることがなくなる。
【０００６】
【発明が解決しようとする課題】ＣＣＤ固体撮像素子の
場合、一般に、電荷の蓄積能力と転送能力とが必ずしも
一致しないため、シリコン基板１に印加する電位を蓄積
期間と転送期間とで変更して蓄積能力と転送能力とを適
合させている。特に、チャネル領域４への光の入射効率
を高くするために転送電極７、８の膜厚を薄くしたり、
受光画素の微細化に対応して転送電極７、８の幅を狭く
すると、転送電極７、８の抵抗値が高くなって転送能力
が蓄積能力に及ばなくなるため、上述したようなシリコ
ン基板１の電位制御が必要になる。
場合、一般に、電荷の蓄積能力と転送能力とが必ずしも
一致しないため、シリコン基板１に印加する電位を蓄積
期間と転送期間とで変更して蓄積能力と転送能力とを適
合させている。特に、チャネル領域４への光の入射効率
を高くするために転送電極７、８の膜厚を薄くしたり、
受光画素の微細化に対応して転送電極７、８の幅を狭く
すると、転送電極７、８の抵抗値が高くなって転送能力
が蓄積能力に及ばなくなるため、上述したようなシリコ
ン基板１の電位制御が必要になる。
【０００７】しかしながら、情報電荷の蓄積期間（撮像
期間）にシリコン基板１の電位を高く設定すると、チャ
ネル領域４に発生する電荷が埋め込み層５とシリコン基
板１との間のポテンシャルの障壁を越えてシリコン基板
１側に流れ易くなる。このため、各画素の受光感度が低
下するという問題が生じる。そこで本発明は、電荷の蓄
積能力と転送能力とのバランスを保ちながら、素子の受
光感度の低下を防止することを目的とすると。
期間）にシリコン基板１の電位を高く設定すると、チャ
ネル領域４に発生する電荷が埋め込み層５とシリコン基
板１との間のポテンシャルの障壁を越えてシリコン基板
１側に流れ易くなる。このため、各画素の受光感度が低
下するという問題が生じる。そこで本発明は、電荷の蓄
積能力と転送能力とのバランスを保ちながら、素子の受
光感度の低下を防止することを目的とすると。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、半導体基板の半導体層の第１の領域上に配置される
複数の電極にそれぞれ特定の電位を与えて第１の領域内
のポテンシャル形態を固定し、固定されたポテンシャル
の井戸に第１の領域に生じる電荷を蓄えると共に、この
期間中に半導体基板に高電位を与えて上記ポテンシャル
の井戸に蓄えられた電荷のうちの一定量を越える分を半
導体基板に吸収させた後、半導体層上の複数の電極に多
相のクロックパルスを与えて、第１の領域内の電荷を、
第１の領域に隣接する第２の領域へ転送することにあ
る。
解決するために成されたもので、その特徴とするところ
は、半導体基板の半導体層の第１の領域上に配置される
複数の電極にそれぞれ特定の電位を与えて第１の領域内
のポテンシャル形態を固定し、固定されたポテンシャル
の井戸に第１の領域に生じる電荷を蓄えると共に、この
期間中に半導体基板に高電位を与えて上記ポテンシャル
の井戸に蓄えられた電荷のうちの一定量を越える分を半
導体基板に吸収させた後、半導体層上の複数の電極に多
相のクロックパルスを与えて、第１の領域内の電荷を、
第１の領域に隣接する第２の領域へ転送することにあ
る。
【０００９】
【作用】本発明によれば、半導体層の第１の領域から隣
接する第２の領域に情報電荷を転送する際、転送駆動に
先んじて半導体基板の電位を一旦高くすることで、半導
体層の第１の領域にある情報電荷のうち、転送能力を越
える分が予め半導体基板側に吸収される。従って、情報
電荷の蓄積期間に半導体基板の電位を高くする必要がな
くなり、受光感度の低下を防止できる。
接する第２の領域に情報電荷を転送する際、転送駆動に
先んじて半導体基板の電位を一旦高くすることで、半導
体層の第１の領域にある情報電荷のうち、転送能力を越
える分が予め半導体基板側に吸収される。従って、情報
電荷の蓄積期間に半導体基板の電位を高くする必要がな
くなり、受光感度の低下を防止できる。
【００１０】
【実施例】図１は、本発明の固体撮像素子の駆動方法を
説明するタイミング図、図２は、電荷の蓄積期間のポテ
ンシャルの状態を示す図である。なお、固体撮像素子の
構造自体は、図４及び図５と同一である。転送電極７、
８に印加される転送クロックφ1〜φ4は、例えば−１０
Ｖから＋５Ｖの範囲で変動し、垂直走査のブランキング
期間中に設定される情報電荷の転送期間に、波高値１５
Ｖで撮像部の垂直方向の画素数に応じた数のパルスを有
する。そして、情報電荷の蓄積期間には、或る垂直走査
期間（奇数フィールド）に転送クロックφ1、φ2が＋５
Ｖ、転送クロックφ3、φ4が−１０Ｖに固定され、図２
に示すように、転送クロックφ1、φ2を受ける転送電極
７、８の下のチャネル領域４にポテンシャルの井戸が形
成されて情報電荷が蓄積される。この転送電極７、８に
印加する固定電圧は、垂直走査期間毎に反転し、次の垂
直走査期間（偶数フィールド）では転送クロックφ1、
φ2が−１０Ｖ、転送クロックφ3、φ4が＋５Ｖに固定
され、図２に示すように、転送クロックφ3、φ4を受け
る転送電極７、８の下のチャネル領域４に情報電荷が蓄
積される。このとき、シリコン基板１に印加される制御
クロックφSUBは、始めに＋１５Ｖに設定されており、
所定の蓄積期間が経過して情報電荷を読み出す直前に、
例えば１０μｓｅｃ程度の短い期間に＋３０Ｖとなる。
この制御クロックφSUBの電位を変更するタイミングに
ついては、後に詳述する。
説明するタイミング図、図２は、電荷の蓄積期間のポテ
ンシャルの状態を示す図である。なお、固体撮像素子の
構造自体は、図４及び図５と同一である。転送電極７、
８に印加される転送クロックφ1〜φ4は、例えば−１０
Ｖから＋５Ｖの範囲で変動し、垂直走査のブランキング
期間中に設定される情報電荷の転送期間に、波高値１５
Ｖで撮像部の垂直方向の画素数に応じた数のパルスを有
する。そして、情報電荷の蓄積期間には、或る垂直走査
期間（奇数フィールド）に転送クロックφ1、φ2が＋５
Ｖ、転送クロックφ3、φ4が−１０Ｖに固定され、図２
に示すように、転送クロックφ1、φ2を受ける転送電極
７、８の下のチャネル領域４にポテンシャルの井戸が形
成されて情報電荷が蓄積される。この転送電極７、８に
印加する固定電圧は、垂直走査期間毎に反転し、次の垂
直走査期間（偶数フィールド）では転送クロックφ1、
φ2が−１０Ｖ、転送クロックφ3、φ4が＋５Ｖに固定
され、図２に示すように、転送クロックφ3、φ4を受け
る転送電極７、８の下のチャネル領域４に情報電荷が蓄
積される。このとき、シリコン基板１に印加される制御
クロックφSUBは、始めに＋１５Ｖに設定されており、
所定の蓄積期間が経過して情報電荷を読み出す直前に、
例えば１０μｓｅｃ程度の短い期間に＋３０Ｖとなる。
この制御クロックφSUBの電位を変更するタイミングに
ついては、後に詳述する。
【００１１】制御クロックφSUBがローレベル（＋１５
Ｖ）に設定されているとき、シリコン基板１の深さ方向
のポテンシャルの状態は、図３に実線で示すように、埋
め込み層５で極大となり、拡散層２で極小となって埋め
込み層５とシリコン基板１との間にポテンシャルの障壁
を形成する。そこで、制御クロックφSUBを一時的にハ
イレベル（＋３０Ｖ）とすると、図３に破線で示すよう
に、シリコン基板１側のポテンシャルが深く形成され、
これに伴って埋め込み層５とシリコン基板１との間のポ
テンシャルの障壁が低くなる。従って、低くなったポテ
ンシャルの障壁を越える量の情報電荷が埋め込み層５に
蓄積された場合、図２に示すように、その過剰分がポテ
ンシャルの障壁を越えてシリコン基板１側に排出される
ことになる。この後、チャネル領域４に蓄積された情報
電荷を転送すれば、図３に鎖線で示すように、転送電極
７、８の抵抗値の影響で埋め込み層５のポテンシャルが
浅くなっても、情報電荷の転送残りが生じることがなく
なる。
Ｖ）に設定されているとき、シリコン基板１の深さ方向
のポテンシャルの状態は、図３に実線で示すように、埋
め込み層５で極大となり、拡散層２で極小となって埋め
込み層５とシリコン基板１との間にポテンシャルの障壁
を形成する。そこで、制御クロックφSUBを一時的にハ
イレベル（＋３０Ｖ）とすると、図３に破線で示すよう
に、シリコン基板１側のポテンシャルが深く形成され、
これに伴って埋め込み層５とシリコン基板１との間のポ
テンシャルの障壁が低くなる。従って、低くなったポテ
ンシャルの障壁を越える量の情報電荷が埋め込み層５に
蓄積された場合、図２に示すように、その過剰分がポテ
ンシャルの障壁を越えてシリコン基板１側に排出される
ことになる。この後、チャネル領域４に蓄積された情報
電荷を転送すれば、図３に鎖線で示すように、転送電極
７、８の抵抗値の影響で埋め込み層５のポテンシャルが
浅くなっても、情報電荷の転送残りが生じることがなく
なる。
【００１２】シリコン基板１側へ排出すべき情報電荷
は、各転送電極７、８の作用による転送能力の範囲を越
えるものであり、その排出レベルは、シリコン基板１に
印加する制御クロックφSUBの電位によって制御され
る。例えば、制御クロックφSUBの電位を高く設定すれ
ば、埋め込み層５とシリコン基板１との間のポテンシャ
ルの障壁がより低くなり、チャネル領域４に残される情
報電荷が少なくなるため、転送能力が小さい場合でも漏
れなく転送できる。この情報電荷の排出動作時の制御ク
ロックφSUBの電位は、実測値に基づくと、＋３０Ｖ〜
＋３５Ｖ程度（拡散層２を接地電位とする）が良好であ
る。但し、この電位については、シリコン基板１、拡散
層２や埋め込み層５等のサイズ及び不純物濃度に依存し
ており、各部のサイズあるいは不純物濃度が変われば最
適値も変化する。
は、各転送電極７、８の作用による転送能力の範囲を越
えるものであり、その排出レベルは、シリコン基板１に
印加する制御クロックφSUBの電位によって制御され
る。例えば、制御クロックφSUBの電位を高く設定すれ
ば、埋め込み層５とシリコン基板１との間のポテンシャ
ルの障壁がより低くなり、チャネル領域４に残される情
報電荷が少なくなるため、転送能力が小さい場合でも漏
れなく転送できる。この情報電荷の排出動作時の制御ク
ロックφSUBの電位は、実測値に基づくと、＋３０Ｖ〜
＋３５Ｖ程度（拡散層２を接地電位とする）が良好であ
る。但し、この電位については、シリコン基板１、拡散
層２や埋め込み層５等のサイズ及び不純物濃度に依存し
ており、各部のサイズあるいは不純物濃度が変われば最
適値も変化する。
【００１３】ところで、制御クロックφSUBをハイレベ
ルに変更するタイミングについては、映像信号へのノイ
ズの混入を防止するために、映像信号の有効映像期間を
過ぎてから情報電荷の転送を開始するまでの期間が適し
ている。即ち、フレームトランスファ方式あるいはフレ
ームインタライントランスファ方式の固体撮像素子の場
合、撮像部（垂直転送部）に隣接する蓄積部から、垂直
走査期間中に情報電荷が水平ライン毎に読み出されるた
め、その読み出し動作が完了した後に制御クロックφ
SUBをハイレベルとするように設定する。これによっ
て、有効映像期間中映像信号にノイズが混入するのを防
止できる。
ルに変更するタイミングについては、映像信号へのノイ
ズの混入を防止するために、映像信号の有効映像期間を
過ぎてから情報電荷の転送を開始するまでの期間が適し
ている。即ち、フレームトランスファ方式あるいはフレ
ームインタライントランスファ方式の固体撮像素子の場
合、撮像部（垂直転送部）に隣接する蓄積部から、垂直
走査期間中に情報電荷が水平ライン毎に読み出されるた
め、その読み出し動作が完了した後に制御クロックφ
SUBをハイレベルとするように設定する。これによっ
て、有効映像期間中映像信号にノイズが混入するのを防
止できる。
【００１４】以上のように、チャネル領域に蓄積される
情報電荷の一部を転送前に排出するようにすれば、各画
素の電荷蓄積能力が実質的に小さくなり、素子の転送能
力に適合させることができる。また、情報電荷の蓄積期
間には、シリコン基板１に印加する制御クロックφSUB
の電位を低く設定できるため、受光感度の低下が防止さ
れる。
情報電荷の一部を転送前に排出するようにすれば、各画
素の電荷蓄積能力が実質的に小さくなり、素子の転送能
力に適合させることができる。また、情報電荷の蓄積期
間には、シリコン基板１に印加する制御クロックφSUB
の電位を低く設定できるため、受光感度の低下が防止さ
れる。
【００１５】なお、以上の実施例においては、転送クロ
ックφ1〜φ4を−１０Ｖ〜＋５Ｖ、制御クロックφSUB
を＋１５Ｖ〜＋３０Ｖとする場合を例示したが、これら
の電位は、各部のサイズ及び不純物濃度に応じて変動す
るもので、上述した範囲に限られるものではない。
ックφ1〜φ4を−１０Ｖ〜＋５Ｖ、制御クロックφSUB
を＋１５Ｖ〜＋３０Ｖとする場合を例示したが、これら
の電位は、各部のサイズ及び不純物濃度に応じて変動す
るもので、上述した範囲に限られるものではない。
【００１６】
【発明の効果】本発明によれば、転送電極の抵抗値が高
くなり、素子の電荷転送能力が小さくなった場合でも、
各画素の受光感度を低下させることなく電荷蓄積能力を
転送能力と容易に適合させることができる。従って、受
光感度向上のための転送電極の薄膜化や高解像度を得る
ための微細化に対応できるようになる。
くなり、素子の電荷転送能力が小さくなった場合でも、
各画素の受光感度を低下させることなく電荷蓄積能力を
転送能力と容易に適合させることができる。従って、受
光感度向上のための転送電極の薄膜化や高解像度を得る
ための微細化に対応できるようになる。
【図１】本発明の固体撮像素子の駆動方法を説明するタ
イミング図である。
イミング図である。
【図２】チャネル領域のポテンシャルの状態を示す図で
ある。
ある。
【図３】基板の深さ方向のポテンシャルの状態を示す図
である。
である。
【図４】固体撮像素子の撮像部を示す平面図である。
【図５】図４のＸ−Ｘ線の断面図である。
【図６】基板の深さ方向のポテンシャルの状態を示す図
である。
である。
【図７】従来の固体撮像素子の駆動方法を説明するタイ
ミング図である。
ミング図である。
１ シリコン基板 ２ 拡散層 ３ 分離領域 ４ チャネル領域 ５ 埋め込み層 ６ 酸化シリコン膜 ７、８ 転送電極 φ1〜φ4 転送クロック φSUB 制御クロック
Claims (2)
- 【請求項１】 半導体基板の表面部分に、基板と逆導電
型の拡散層及び基板と同一の導電型の埋め込み層からな
る半導体層が形成されると共に、上記半導体層を覆うよ
うにして上記半導体基板上に複数の転送電極が配列され
る固体撮像素子において、上記半導体層の撮像部を成す
領域上に配置される複数の電極にそれぞれ特定の電位を
与えて上記第１の領域内のポテンシヤル形態を固定し、
固定されたポテンシヤルの井戸に上記第１の領域に生じ
る電荷を蓄積すると共に、この蓄積期間の終わりに上記
半導体基板に高電位を一時的に与えて上記ポテンシヤル
の井戸に蓄えられた電荷のうちの一定量を越える分を上
記半導体基板に吸収させた後、上記半導体層上の複数の
電極に多相のクロツクパルスを与えて、上記第１の領域
内の電荷を、上記半導体層の蓄積部を成す領域へ転送す
ることを特徴とする固体撮像素子の駆動方法。 - 【請求項２】 上記半導体層の第２の領域内の電荷を一
定の周期で取り出し、取り出しが完了した後に上記半導
体基板に高電位を与えることを特徴とする請求項１記載
の固体撮像素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10104693A JP3148459B2 (ja) | 1993-04-27 | 1993-04-27 | 固体撮像素子の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10104693A JP3148459B2 (ja) | 1993-04-27 | 1993-04-27 | 固体撮像素子の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311435A JPH06311435A (ja) | 1994-11-04 |
| JP3148459B2 true JP3148459B2 (ja) | 2001-03-19 |
Family
ID=14290193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10104693A Expired - Fee Related JP3148459B2 (ja) | 1993-04-27 | 1993-04-27 | 固体撮像素子の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148459B2 (ja) |
-
1993
- 1993-04-27 JP JP10104693A patent/JP3148459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06311435A (ja) | 1994-11-04 |
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