JP3145316B2 - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、民生用のビデオテ
ープレコーダ（以下、ＶＴＲと言う）に使用する映像信
号処理装置に関するものである。
ープレコーダ（以下、ＶＴＲと言う）に使用する映像信
号処理装置に関するものである。
【０００２】
【従来の技術】従来、民生用のＶＴＲに使用する映像信
号処理装置については特開平７−１７７４６７号公報に
開示されている。図１１は従来の映像信号処理装置のブ
ロック図である。図１１において、１は輝度信号入力端
子、２はクランプ回路、３はプリエンファシス回路、４
はホワイトクリップ／ダーククリップ回路、５は周波数
変調を行う周波数変調（以下、ＦＭ変調と言う）器、６
はＦＭ輝度信号出力端子、７は同期分離回路、８はパル
ス発生器である。１０９はカウンタ、１１０はパルス発
生器、１１１は基準周波数発振器としての水晶発振器
（以下、ＶＸＯと言う）、１１２はてい倍器、１１３は
スイッチ回路、１１４はカウンタ、１１５はデコーダ、
１１６は誤差信号発生器、１１７は積分回路である。
号処理装置については特開平７−１７７４６７号公報に
開示されている。図１１は従来の映像信号処理装置のブ
ロック図である。図１１において、１は輝度信号入力端
子、２はクランプ回路、３はプリエンファシス回路、４
はホワイトクリップ／ダーククリップ回路、５は周波数
変調を行う周波数変調（以下、ＦＭ変調と言う）器、６
はＦＭ輝度信号出力端子、７は同期分離回路、８はパル
ス発生器である。１０９はカウンタ、１１０はパルス発
生器、１１１は基準周波数発振器としての水晶発振器
（以下、ＶＸＯと言う）、１１２はてい倍器、１１３は
スイッチ回路、１１４はカウンタ、１１５はデコーダ、
１１６は誤差信号発生器、１１７は積分回路である。
【０００３】上記従来の映像信号処理装置では、以下の
ような動作によって、ＦＭ変調器５のＦＭ変調周波数調
整の必要がないようにしていた。すなわち、この映像信
号処理装置では、輝度信号入力端子１から輝度信号が入
力され、クランプ回路２により輝度信号中のシンクチッ
プ電圧がクランプされ、さらにプリエンファシス回路
３、ホワイトクリップ／ダーククリップ回路４で輝度信
号が各々処理され、最後に輝度信号がＦＭ変調器５でＦ
Ｍ変調されてＦＭ輝度信号出力端子６よりＦＭ輝度信号
が出力される。
ような動作によって、ＦＭ変調器５のＦＭ変調周波数調
整の必要がないようにしていた。すなわち、この映像信
号処理装置では、輝度信号入力端子１から輝度信号が入
力され、クランプ回路２により輝度信号中のシンクチッ
プ電圧がクランプされ、さらにプリエンファシス回路
３、ホワイトクリップ／ダーククリップ回路４で輝度信
号が各々処理され、最後に輝度信号がＦＭ変調器５でＦ
Ｍ変調されてＦＭ輝度信号出力端子６よりＦＭ輝度信号
が出力される。
【０００４】一方、クランプ回路２によりシンクチップ
電圧がクランプされた後の輝度信号から同期分離回路７
において同期信号のみが分離される。ここで得られた同
期信号をパルス発生器８に入力することで、垂直ブラン
キング期間を除いて水平同期パルス毎に水平同期パルス
の前エッジから５０μｓ幅のパルスがパルス発生器８か
ら発生する。
電圧がクランプされた後の輝度信号から同期分離回路７
において同期信号のみが分離される。ここで得られた同
期信号をパルス発生器８に入力することで、垂直ブラン
キング期間を除いて水平同期パルス毎に水平同期パルス
の前エッジから５０μｓ幅のパルスがパルス発生器８か
ら発生する。
【０００５】そして、カウンタ１０９は、パルス発生器
８の出力パルスをリセット入力としＦＭ変調器５の出力
信号をクロック入力としてそのクロックパルスをカウン
トする。カウンタ１０９の出力を入力とするパルス発生
器１１０は、ＦＭ変調器５の出力パルス周期の９倍の時
間幅のパルスを発生することになる。ＶＸＯ１１１は副
搬送波周波数ｆSCで発振しており、てい倍器１１２はＶ
ＸＯ１１１の出力周波数を２倍にてい倍する。そして、
スイッチ１１３は、パルス発生器１１０で発生させたパ
ルス期間のみ２倍の副搬送波周波数（２×ｆSC）のパル
スを通してカウンタ１１４へ供給することになる。
８の出力パルスをリセット入力としＦＭ変調器５の出力
信号をクロック入力としてそのクロックパルスをカウン
トする。カウンタ１０９の出力を入力とするパルス発生
器１１０は、ＦＭ変調器５の出力パルス周期の９倍の時
間幅のパルスを発生することになる。ＶＸＯ１１１は副
搬送波周波数ｆSCで発振しており、てい倍器１１２はＶ
ＸＯ１１１の出力周波数を２倍にてい倍する。そして、
スイッチ１１３は、パルス発生器１１０で発生させたパ
ルス期間のみ２倍の副搬送波周波数（２×ｆSC）のパル
スを通してカウンタ１１４へ供給することになる。
【０００６】カウンタ１１４は、パルス発生器８の出力
パルスをリセット入力としスイッチ１１３の出力パルス
をクロック入力としてそのクロックパルスをカウント
し、デコーダ１１５は、カウンタ１１４の出力信号をデ
コード、つまりカウンタ１１４の出力信号からなるデコ
ード値と規定値との大小関係に応じて出力状態を異なら
せる。誤差信号発生器１１６は、デコーダ１１５の出力
に基づき、デコーダ１１５へ入力されるデコード値が規
定値より小さい時はＦＭ変調器５のＦＭ変調周波数ｆO
を下げる誤差信号を出力し、デコード値が規定値より大
きい時はＦＭ変調器５のＦＭ変調周波数ｆO を上げる誤
差信号を出力する。そして、その誤差信号を積分回路１
１７で積分することにより電圧に変換し、この積分回路
１１７の出力電圧（誤差積分信号）によってＦＭ変調器
５のＦＭ変調周波数ｆO を制御するようにしている。
パルスをリセット入力としスイッチ１１３の出力パルス
をクロック入力としてそのクロックパルスをカウント
し、デコーダ１１５は、カウンタ１１４の出力信号をデ
コード、つまりカウンタ１１４の出力信号からなるデコ
ード値と規定値との大小関係に応じて出力状態を異なら
せる。誤差信号発生器１１６は、デコーダ１１５の出力
に基づき、デコーダ１１５へ入力されるデコード値が規
定値より小さい時はＦＭ変調器５のＦＭ変調周波数ｆO
を下げる誤差信号を出力し、デコード値が規定値より大
きい時はＦＭ変調器５のＦＭ変調周波数ｆO を上げる誤
差信号を出力する。そして、その誤差信号を積分回路１
１７で積分することにより電圧に変換し、この積分回路
１１７の出力電圧（誤差積分信号）によってＦＭ変調器
５のＦＭ変調周波数ｆO を制御するようにしている。
【０００７】ＰＡＬ（ＶＨＳ方式）の場合は、上述の規
定値を２１および２２に設定することによりＦＭ変調器
５のＦＭ変調周波数（ＦＭ変調器５の発振周波数）ｆO
を９分周してできたパルス幅の時だけ２倍の副搬送波周
波数（２ｆSC）をカウントし、規定値との大小関係に従
って制御するので、ＦＭ変調周波数ｆO の自動調整後の
定常状態では、ｆO ／９＝２×ｆSC／２１となり、ＦＭ
変調周波数ｆO は、 ｆO ＝４４３３６１８×２×９／２１＝３．８００ＭＨ
ｚ に自動調整されていることになる。また、ＮＴＳＣ（Ｖ
ＨＳ方式）の場合は、規定値を１９および２０に設定す
ることにより、ＦＭ変調周波数ｆO は、 ｆO ＝３５７９５４５×２×９／１９＝３．３９１ＭＨ
ｚ に自動調整される。
定値を２１および２２に設定することによりＦＭ変調器
５のＦＭ変調周波数（ＦＭ変調器５の発振周波数）ｆO
を９分周してできたパルス幅の時だけ２倍の副搬送波周
波数（２ｆSC）をカウントし、規定値との大小関係に従
って制御するので、ＦＭ変調周波数ｆO の自動調整後の
定常状態では、ｆO ／９＝２×ｆSC／２１となり、ＦＭ
変調周波数ｆO は、 ｆO ＝４４３３６１８×２×９／２１＝３．８００ＭＨ
ｚ に自動調整されていることになる。また、ＮＴＳＣ（Ｖ
ＨＳ方式）の場合は、規定値を１９および２０に設定す
ることにより、ＦＭ変調周波数ｆO は、 ｆO ＝３５７９５４５×２×９／１９＝３．３９１ＭＨ
ｚ に自動調整される。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
映像信号処理装置の構成では、ＦＭ変調周波数ｆO のパ
ルスの周期の９倍の期間だけＶＸＯ１１１の出力パルス
（２×ｆSCパルス）を通過させるために、ＦＭ変調周波
数ｆO のパルスの周期の９倍の時間幅を有するパルスと
２×ｆSCパルスとをＡＮＤ回路、つまりスイッチ１１３
に入力している。そのため、図１２に示すように、
（ａ）のＦＭ変調周波数ｆO のパルスの周期の９倍の時
間幅のパルスと（ｂ）および（ｄ）の２×ｆSCパルスと
の位相差の違いにより、デコーダ１１５におけるデコー
ド値が異なるという問題を有していた。
映像信号処理装置の構成では、ＦＭ変調周波数ｆO のパ
ルスの周期の９倍の期間だけＶＸＯ１１１の出力パルス
（２×ｆSCパルス）を通過させるために、ＦＭ変調周波
数ｆO のパルスの周期の９倍の時間幅を有するパルスと
２×ｆSCパルスとをＡＮＤ回路、つまりスイッチ１１３
に入力している。そのため、図１２に示すように、
（ａ）のＦＭ変調周波数ｆO のパルスの周期の９倍の時
間幅のパルスと（ｂ）および（ｄ）の２×ｆSCパルスと
の位相差の違いにより、デコーダ１１５におけるデコー
ド値が異なるという問題を有していた。
【０００９】つまり、（ａ）のパルスに対して２×ｆSC
パルスの位相が０〜１／４ｆSC進んでいる（ｂ）の時
は、カウンタクロックパルスが（ｃ）となり、デコード
値は２２となるが、位相が１／４ｆSC〜１／２ｆSC進ん
でいる（ｄ）の時は、カウンタクロックパルスが（ｅ）
となり、デコード値は２１となる。また図１２に示すよ
うに、２×ｆSCパルスのデューティが５０％の時は、デ
コード値２２の発生確率が５０％、デコード値２１の発
生確率が５０％となるが、デューティが５０％と異なる
時は、デコード値２２と２１の発生確率がそれぞれ５０
％ではなくなってしまう。つまり、図１３に示すよう
に、２×ｆSCパルスのデューティが２５％の時には、デ
コード値２２の発生確率が２５％であるのに対して、デ
コード値２１の発生確率が７５％となる。このことは２
×ｆSCパルスのデューティにより、自動調整されるＦＭ
変調周波数ｆO が変化してしまうことを意味している。
パルスの位相が０〜１／４ｆSC進んでいる（ｂ）の時
は、カウンタクロックパルスが（ｃ）となり、デコード
値は２２となるが、位相が１／４ｆSC〜１／２ｆSC進ん
でいる（ｄ）の時は、カウンタクロックパルスが（ｅ）
となり、デコード値は２１となる。また図１２に示すよ
うに、２×ｆSCパルスのデューティが５０％の時は、デ
コード値２２の発生確率が５０％、デコード値２１の発
生確率が５０％となるが、デューティが５０％と異なる
時は、デコード値２２と２１の発生確率がそれぞれ５０
％ではなくなってしまう。つまり、図１３に示すよう
に、２×ｆSCパルスのデューティが２５％の時には、デ
コード値２２の発生確率が２５％であるのに対して、デ
コード値２１の発生確率が７５％となる。このことは２
×ｆSCパルスのデューティにより、自動調整されるＦＭ
変調周波数ｆO が変化してしまうことを意味している。
【００１０】本発明は、上記従来の２つの問題点を同時
に解決するものであり、自動調整されるＦＭ変調器のＦ
Ｍ変調周波数ｆO がＶＸＯの出力パルス（２×ｆSCパル
ス）の立ち上がり位相差やデューティの違いに依存する
ことのない映像信号処理装置を提供することを目的とす
る。
に解決するものであり、自動調整されるＦＭ変調器のＦ
Ｍ変調周波数ｆO がＶＸＯの出力パルス（２×ｆSCパル
ス）の立ち上がり位相差やデューティの違いに依存する
ことのない映像信号処理装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】この目的を達成するため
に、本発明の映像信号処理装置においては、第１のパル
ス発生器より水平同期パルスの前エッジから所定時間幅
のパルスを発生させ、第１のパルス発生器より発生した
パルスを第１のカウンタのリセット入力とし、ＦＭ変調
器の出力信号を第１のカウンタのクロック入力として、
そのクロックパルスを第１のカウンタでカウントしてい
る。また、第１のカウンタのカウント値が１から所定値
までの期間第２のパルス発生器からパルスを出力させ、
第２のパルス発生器より発生したパルスを第２のカウン
タのリセット入力とし、基準周波数発振器の出力信号を
第２のカウンタのクロック入力として、そのクロックパ
ルスを第２のカウンタでカウントしている。そして、第
２のカウンタの出力信号からなるデコード値と規定値と
の大小関係に応じてデコーダの出力状態を異ならせるよ
うにし、デコーダの出力に基づき誤差信号発生器からデ
コーダに入力されるデコード値と規定値との間の大小関
係に応じて誤差信号を発生させるようにし、誤差信号発
生器から出力される誤差信号を積分回路で積分し、積分
回路から出力される誤差積分信号を、輝度信号のＦＭ変
調器に対してＦＭ変調周波数を一定に制御するための制
御信号として供給している。
に、本発明の映像信号処理装置においては、第１のパル
ス発生器より水平同期パルスの前エッジから所定時間幅
のパルスを発生させ、第１のパルス発生器より発生した
パルスを第１のカウンタのリセット入力とし、ＦＭ変調
器の出力信号を第１のカウンタのクロック入力として、
そのクロックパルスを第１のカウンタでカウントしてい
る。また、第１のカウンタのカウント値が１から所定値
までの期間第２のパルス発生器からパルスを出力させ、
第２のパルス発生器より発生したパルスを第２のカウン
タのリセット入力とし、基準周波数発振器の出力信号を
第２のカウンタのクロック入力として、そのクロックパ
ルスを第２のカウンタでカウントしている。そして、第
２のカウンタの出力信号からなるデコード値と規定値と
の大小関係に応じてデコーダの出力状態を異ならせるよ
うにし、デコーダの出力に基づき誤差信号発生器からデ
コーダに入力されるデコード値と規定値との間の大小関
係に応じて誤差信号を発生させるようにし、誤差信号発
生器から出力される誤差信号を積分回路で積分し、積分
回路から出力される誤差積分信号を、輝度信号のＦＭ変
調器に対してＦＭ変調周波数を一定に制御するための制
御信号として供給している。
【００１２】このように、ＦＭ変調器の出力を一定数カ
ウントする第１のカウンタに出力に応じてパルスを発生
する第２のパルス発生器の出力によって第２のカウンタ
をリセットするという構成を採用したことにより、基準
周波数発振器の出力パルスの立ち上がり位相差やデュー
ティの違いに全く依存することなく、ＦＭ変調器のＦＭ
変調周波数を精度高く自動調整することが可能となる映
像信号処理装置が得られる。
ウントする第１のカウンタに出力に応じてパルスを発生
する第２のパルス発生器の出力によって第２のカウンタ
をリセットするという構成を採用したことにより、基準
周波数発振器の出力パルスの立ち上がり位相差やデュー
ティの違いに全く依存することなく、ＦＭ変調器のＦＭ
変調周波数を精度高く自動調整することが可能となる映
像信号処理装置が得られる。
【００１３】なお、基準周波数発振器の出力信号を反転
させるインバータを設け、第２のパルス発生器より発生
したパルスを第３のカウンタのリセット入力とし、イン
バータの出力信号を第３のカウンタのクロック入力とし
て、そのクロックパルスを第３のカウンタでカウントし
ている。そして、第３のカウンタの出力信号からなるデ
コード値と規定値との大小関係に応じてもう一つのデコ
ーダの出力状態を異ならせるようにし、２つのデコーダ
の出力に基づき誤差信号発生器からデコーダに入力され
るデコード値と規定値との間の大小関係に応じて誤差信
号を発生させるようにしてもよい。この場合には、自動
調整されるＦＭ変調周波数の精度を２倍に向上させるこ
とができる。
させるインバータを設け、第２のパルス発生器より発生
したパルスを第３のカウンタのリセット入力とし、イン
バータの出力信号を第３のカウンタのクロック入力とし
て、そのクロックパルスを第３のカウンタでカウントし
ている。そして、第３のカウンタの出力信号からなるデ
コード値と規定値との大小関係に応じてもう一つのデコ
ーダの出力状態を異ならせるようにし、２つのデコーダ
の出力に基づき誤差信号発生器からデコーダに入力され
るデコード値と規定値との間の大小関係に応じて誤差信
号を発生させるようにしてもよい。この場合には、自動
調整されるＦＭ変調周波数の精度を２倍に向上させるこ
とができる。
【００１４】また、デコード値と規定値との間の差の大
きさの設定の異なる２つの誤差信号発生器と時定数の異
なる２つの積分回路を設けることにより、電源投入時や
モード切り換え時といった過渡応答を最適化できるとと
もに、ＦＭ変調周波数が自動調整されている定常応答も
最適化できる。
きさの設定の異なる２つの誤差信号発生器と時定数の異
なる２つの積分回路を設けることにより、電源投入時や
モード切り換え時といった過渡応答を最適化できるとと
もに、ＦＭ変調周波数が自動調整されている定常応答も
最適化できる。
【００１５】
【発明の実施の形態】本発明の請求項１記載の映像信号
処理装置は、輝度信号をＦＭ変調するＦＭ変調器と、輝
度信号から同期信号分離を行う同期分離回路と、同期分
離回路より得られた水平同期パルスの前エッジから所定
時間幅のパルスを発生する第１のパルス発生器と、第１
のパルス発生器より発生したパルスをリセット入力と
し、ＦＭ変調器の出力信号をクロック入力としてそのク
ロックパルスを水平同期パルスの前エッジからカウント
する第１のカウンタと、第１のカウンタのカウント値が
１から所定値までの期間パルスを出力する第２のパルス
発生器と、所定の周波数で発振する基準周波数発振器
と、第２のパルス発生器より発生したパルスをリセット
入力とし、基準周波数発振器の出力信号をクロック入力
としてそのクロックパルスを水平同期パルスの前エッジ
からカウントする第２のカウンタと、第２のカウンタの
出力信号からなるデコード値と規定値との大小関係に応
じて出力状態を異ならせるデコーダと、デコーダの出力
に基づきデコーダに入力されるデコード値と規定値との
間の大小関係に応じて誤差信号を発生する誤差信号発生
器と、誤差信号発生器から出力される誤差信号を積分し
誤差積分信号をＦＭ変調器に対してＦＭ変調周波数を一
定に制御するための制御信号として供給する積分回路と
を備えている。
処理装置は、輝度信号をＦＭ変調するＦＭ変調器と、輝
度信号から同期信号分離を行う同期分離回路と、同期分
離回路より得られた水平同期パルスの前エッジから所定
時間幅のパルスを発生する第１のパルス発生器と、第１
のパルス発生器より発生したパルスをリセット入力と
し、ＦＭ変調器の出力信号をクロック入力としてそのク
ロックパルスを水平同期パルスの前エッジからカウント
する第１のカウンタと、第１のカウンタのカウント値が
１から所定値までの期間パルスを出力する第２のパルス
発生器と、所定の周波数で発振する基準周波数発振器
と、第２のパルス発生器より発生したパルスをリセット
入力とし、基準周波数発振器の出力信号をクロック入力
としてそのクロックパルスを水平同期パルスの前エッジ
からカウントする第２のカウンタと、第２のカウンタの
出力信号からなるデコード値と規定値との大小関係に応
じて出力状態を異ならせるデコーダと、デコーダの出力
に基づきデコーダに入力されるデコード値と規定値との
間の大小関係に応じて誤差信号を発生する誤差信号発生
器と、誤差信号発生器から出力される誤差信号を積分し
誤差積分信号をＦＭ変調器に対してＦＭ変調周波数を一
定に制御するための制御信号として供給する積分回路と
を備えている。
【００１６】この構成によると、ＦＭ変調器のＦＭ変調
周波数を一定期間カウントしてできたゲートパルス、つ
まり第２のパルス発生器の出力パルスを第２のカウンタ
のリセットパルスとして用いているため、ＶＸＯの出力
パルスの立ち上がり位相差やデューティの違いに全く依
存することなく、ＦＭ変調器のＦＭ変調周波数を自動制
御することができるという作用を有する。
周波数を一定期間カウントしてできたゲートパルス、つ
まり第２のパルス発生器の出力パルスを第２のカウンタ
のリセットパルスとして用いているため、ＶＸＯの出力
パルスの立ち上がり位相差やデューティの違いに全く依
存することなく、ＦＭ変調器のＦＭ変調周波数を自動制
御することができるという作用を有する。
【００１７】本発明の請求項２記載の映像信号処理装置
は、輝度信号を周波数変調する周波数変調器と、輝度信
号から同期信号分離を行う同期分離回路と、同期分離回
路より得られた水平同期パルスの前エッジから所定時間
幅のパルスを発生する第１のパルス発生器と、第１のパ
ルス発生器より発生したパルスをリセット入力とし、周
波数変調器の出力信号をクロック入力としてそのクロッ
クパルスを水平同期パルスの前エッジからカウントする
第１のカウンタと、第１のカウンタのカウント値が１か
ら所定値までの期間パルスを出力する第２のパルス発生
器と、所定の周波数で発振する基準周波数発振器と、第
２のパルス発生器より発生したパルスをリセット入力と
し、基準周波数発振器の出力信号をクロック入力として
そのクロックパルスを水平同期パルスの前エッジからカ
ウントする第２のカウンタと、第２のカウンタの出力信
号からなるデコード値と規定値との大小関係に応じて出
力状態を異ならせる第１のデコーダと、基準周波数発振
器の出力信号を反転させるインバータと、第２のパルス
発生器より発生したパルスをリセット入力とし、インバ
ータの出力信号をクロック入力としてそのクロックパル
スを水平同期パルスの前エッジからカウントする第３の
カウンタと、第３のカウンタの出力信号からなるデコー
ド値と規定値との大小関係に応じて出力状態を異ならせ
る第２のデコーダと、第１および第２のデコーダの出力
に基づき第１および第２のデコーダにそれぞれ入力され
るデコード値と規定値との間の大小関係に応じて誤差信
号を発生する誤差信号発生器と、誤差信号発生器から出
力される誤差信号を積分し誤差積分信号を周波数変調器
に対して周波数変調周波数を一定に制御するための制御
信号として供給する積分回路とを備えている。
は、輝度信号を周波数変調する周波数変調器と、輝度信
号から同期信号分離を行う同期分離回路と、同期分離回
路より得られた水平同期パルスの前エッジから所定時間
幅のパルスを発生する第１のパルス発生器と、第１のパ
ルス発生器より発生したパルスをリセット入力とし、周
波数変調器の出力信号をクロック入力としてそのクロッ
クパルスを水平同期パルスの前エッジからカウントする
第１のカウンタと、第１のカウンタのカウント値が１か
ら所定値までの期間パルスを出力する第２のパルス発生
器と、所定の周波数で発振する基準周波数発振器と、第
２のパルス発生器より発生したパルスをリセット入力と
し、基準周波数発振器の出力信号をクロック入力として
そのクロックパルスを水平同期パルスの前エッジからカ
ウントする第２のカウンタと、第２のカウンタの出力信
号からなるデコード値と規定値との大小関係に応じて出
力状態を異ならせる第１のデコーダと、基準周波数発振
器の出力信号を反転させるインバータと、第２のパルス
発生器より発生したパルスをリセット入力とし、インバ
ータの出力信号をクロック入力としてそのクロックパル
スを水平同期パルスの前エッジからカウントする第３の
カウンタと、第３のカウンタの出力信号からなるデコー
ド値と規定値との大小関係に応じて出力状態を異ならせ
る第２のデコーダと、第１および第２のデコーダの出力
に基づき第１および第２のデコーダにそれぞれ入力され
るデコード値と規定値との間の大小関係に応じて誤差信
号を発生する誤差信号発生器と、誤差信号発生器から出
力される誤差信号を積分し誤差積分信号を周波数変調器
に対して周波数変調周波数を一定に制御するための制御
信号として供給する積分回路とを備えている。
【００１８】この構成によると、請求項１記載の映像信
号処理装置による作用に加えて、ＦＭ変調器のＦＭ変調
周波数を一定期間カウントしてできたゲートパルス、つ
まり第２のパルス発生器の出力パルスのバラツキに対し
ても、自動調整されるＦＭ変調器のＦＭ変調周波数の精
度を２倍に向上させることができるという作用を有す
る。
号処理装置による作用に加えて、ＦＭ変調器のＦＭ変調
周波数を一定期間カウントしてできたゲートパルス、つ
まり第２のパルス発生器の出力パルスのバラツキに対し
ても、自動調整されるＦＭ変調器のＦＭ変調周波数の精
度を２倍に向上させることができるという作用を有す
る。
【００１９】本発明の請求項３記載の映像信号処理装置
は、輝度信号を周波数変調する周波数変調器と、輝度信
号から同期信号分離を行う同期分離回路と、同期分離回
路より得られた水平同期パルスの前エッジから所定時間
幅のパルスを発生する第１のパルス発生器と、第１のパ
ルス発生器より発生したパルスをリセット入力とし、周
波数変調器の出力信号をクロック入力としてそのクロッ
クパルスを水平同期パルスの前エッジからカウントする
第１のカウンタと、第１のカウンタのカウント値が１か
ら所定値までの期間パルスを出力する第２のパルス発生
器と、所定の周波数で発振する基準周波数発振器と、第
２のパルス発生器より発生したパルスをリセット入力と
し、基準周波数発振器の出力信号をクロック入力として
そのクロックパルスを水平同期パルスの前エッジからカ
ウントする第２のカウンタと、第２のカウンタの出力信
号からなるデコード値と規定値との大小関係に応じて出
力状態を異ならせるデコーダと、デコーダの出力に基づ
きデコーダに入力されるデコード値と規定値との間の差
の小さい大小関係に応じて誤差信号を発生する第１の誤
差信号発生器と、第１の誤差信号発生器より発生した誤
差信号を積分し誤差積分信号を周波数変調器に対して周
波数変調周波数を一定に制御するための制御信号として
供給する時定数の小さい第１の積分回路と、デコーダの
出力に基づきデコーダに入力されるデコード値と規定値
との間の差の大きい大小関係に応じて誤差信号を発生す
る第２の誤差信号発生器と、第２の誤差信号発生器より
発生した誤差信号を積分し誤差積分信号を周波数変調器
に対して周波数変調周波数を一定に制御するための制御
信号として供給する時定数の大きい第２の積分回路とを
備えている。
は、輝度信号を周波数変調する周波数変調器と、輝度信
号から同期信号分離を行う同期分離回路と、同期分離回
路より得られた水平同期パルスの前エッジから所定時間
幅のパルスを発生する第１のパルス発生器と、第１のパ
ルス発生器より発生したパルスをリセット入力とし、周
波数変調器の出力信号をクロック入力としてそのクロッ
クパルスを水平同期パルスの前エッジからカウントする
第１のカウンタと、第１のカウンタのカウント値が１か
ら所定値までの期間パルスを出力する第２のパルス発生
器と、所定の周波数で発振する基準周波数発振器と、第
２のパルス発生器より発生したパルスをリセット入力と
し、基準周波数発振器の出力信号をクロック入力として
そのクロックパルスを水平同期パルスの前エッジからカ
ウントする第２のカウンタと、第２のカウンタの出力信
号からなるデコード値と規定値との大小関係に応じて出
力状態を異ならせるデコーダと、デコーダの出力に基づ
きデコーダに入力されるデコード値と規定値との間の差
の小さい大小関係に応じて誤差信号を発生する第１の誤
差信号発生器と、第１の誤差信号発生器より発生した誤
差信号を積分し誤差積分信号を周波数変調器に対して周
波数変調周波数を一定に制御するための制御信号として
供給する時定数の小さい第１の積分回路と、デコーダの
出力に基づきデコーダに入力されるデコード値と規定値
との間の差の大きい大小関係に応じて誤差信号を発生す
る第２の誤差信号発生器と、第２の誤差信号発生器より
発生した誤差信号を積分し誤差積分信号を周波数変調器
に対して周波数変調周波数を一定に制御するための制御
信号として供給する時定数の大きい第２の積分回路とを
備えている。
【００２０】この構成によると、請求項１記載の映像信
号処理装置による作用に加え、電源投入時やモード切り
換え時といった過渡応答時と、ＦＭ変調器のＦＭ変調周
波数が自動調整されている定常応答時とで積分定数を別
々に設定しているため、定常応答時定数を最適化させた
まま過渡応答を十分に早くすることができるという作用
を有する。
号処理装置による作用に加え、電源投入時やモード切り
換え時といった過渡応答時と、ＦＭ変調器のＦＭ変調周
波数が自動調整されている定常応答時とで積分定数を別
々に設定しているため、定常応答時定数を最適化させた
まま過渡応答を十分に早くすることができるという作用
を有する。
【００２１】以下、本発明の実施の形態について、図面
を参照しながら説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
における映像信号処理装置のブロック図を示すものであ
る。図１において、１は輝度信号入力端子、２はクラン
プ回路、３はプリエンファシス回路、４はホワイトクリ
ップ／ダーククリップ回路、５はＦＭ変調器、６はＦＭ
輝度信号出力端子、７は同期分離回路、８はパルス発生
器、９はカウンタ、１０はパルス発生器、１１は基準周
波数発振器としてのＶＸＯ、１２はカウンタ、１３はデ
コーダ、１４は誤差信号発生器、１５は積分回路であ
る。この実施の形態では、ＶＸＯ１１は２×ｆSCの周波
数あるいは４×ｆSCの周波数のパルスを出力している。
を参照しながら説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
における映像信号処理装置のブロック図を示すものであ
る。図１において、１は輝度信号入力端子、２はクラン
プ回路、３はプリエンファシス回路、４はホワイトクリ
ップ／ダーククリップ回路、５はＦＭ変調器、６はＦＭ
輝度信号出力端子、７は同期分離回路、８はパルス発生
器、９はカウンタ、１０はパルス発生器、１１は基準周
波数発振器としてのＶＸＯ、１２はカウンタ、１３はデ
コーダ、１４は誤差信号発生器、１５は積分回路であ
る。この実施の形態では、ＶＸＯ１１は２×ｆSCの周波
数あるいは４×ｆSCの周波数のパルスを出力している。
【００２２】上記第１の実施の形態の映像信号処理装置
では、以下のような動作によって、ＦＭ変調器５のＦＭ
変調周波数調整の必要がないようにしている。すなわ
ち、この映像信号処理装置では、輝度信号入力端子１か
ら輝度信号が入力され、クランプ回路２により輝度信号
中のシンクチップ電圧がクランプされ、さらにプリエン
ファシス回路３、ホワイトクリップ／ダーククリップ回
路４で輝度信号が各々処理され、最後に輝度信号がＦＭ
変調器５でＦＭ変調されてＦＭ輝度信号出力端子６より
ＦＭ輝度信号が出力される。
では、以下のような動作によって、ＦＭ変調器５のＦＭ
変調周波数調整の必要がないようにしている。すなわ
ち、この映像信号処理装置では、輝度信号入力端子１か
ら輝度信号が入力され、クランプ回路２により輝度信号
中のシンクチップ電圧がクランプされ、さらにプリエン
ファシス回路３、ホワイトクリップ／ダーククリップ回
路４で輝度信号が各々処理され、最後に輝度信号がＦＭ
変調器５でＦＭ変調されてＦＭ輝度信号出力端子６より
ＦＭ輝度信号が出力される。
【００２３】一方、クランプ回路２によりシンクチップ
電圧がクランプされた後の輝度信号から同期分離回路７
において同期信号のみが分離される。ここで得られた同
期信号をパルス発生器８に入力することで、垂直ブラン
キング期間を除いて水平同期パルス毎に水平同期パルス
の前エッジから例えば５０μｓ幅のパルスがパルス発生
器８から発生する。
電圧がクランプされた後の輝度信号から同期分離回路７
において同期信号のみが分離される。ここで得られた同
期信号をパルス発生器８に入力することで、垂直ブラン
キング期間を除いて水平同期パルス毎に水平同期パルス
の前エッジから例えば５０μｓ幅のパルスがパルス発生
器８から発生する。
【００２４】そして、カウンタ９は、パルス発生器８の
出力パルスをリセット入力としＦＭ変調器５の出力信号
をクロック入力としてそのクロックパルスを水平同期パ
ルスの前エッジからカウントする。カウンタ９の出力を
入力とするパルス発生器９は、ＦＭ変調器５の出力パル
ス周期の９倍の時間幅のパルスを発生させることにな
る。
出力パルスをリセット入力としＦＭ変調器５の出力信号
をクロック入力としてそのクロックパルスを水平同期パ
ルスの前エッジからカウントする。カウンタ９の出力を
入力とするパルス発生器９は、ＦＭ変調器５の出力パル
ス周期の９倍の時間幅のパルスを発生させることにな
る。
【００２５】ＶＸＯ１１は副搬送波周波数ｆSCの２倍あ
るいは４倍の周波数（２×ｆSCあるいは４×ｆSC）で発
振している。カウンタ１２は、パルス発生器１０の出力
パルスをリセット入力とし、ＶＸＯ１１の出力パルスを
クロック入力としてそのクロックパルスを水平同期パル
スの前エッジからカウントし、デコーダ１３はカウンタ
１２の出力信号をデコード、つまりカウンタ１２の出力
信号からなるデコード値と規定値との大小関係に応じて
出力状態を異ならせる。
るいは４倍の周波数（２×ｆSCあるいは４×ｆSC）で発
振している。カウンタ１２は、パルス発生器１０の出力
パルスをリセット入力とし、ＶＸＯ１１の出力パルスを
クロック入力としてそのクロックパルスを水平同期パル
スの前エッジからカウントし、デコーダ１３はカウンタ
１２の出力信号をデコード、つまりカウンタ１２の出力
信号からなるデコード値と規定値との大小関係に応じて
出力状態を異ならせる。
【００２６】そして、誤差信号発生器１４は、デコーダ
１３の出力に基づき、デコーダ１３へ入力されるデコー
ド値が規定値より小さい時はＦＭ変調器５のＦＭ変調周
波数ｆO を下げる誤差信号を出力し、デコード値が規定
値より大きい時はＦＭ変調器５のＦＭ変調周波数ｆO を
上げる誤差信号を出力する。さらに、その誤差信号を積
分回路１５で積分することにより電圧に変換し、この積
分回路１５の出力電圧、つまり積分誤差信号によってＦ
Ｍ変調器５のＦＭ変調周波数ｆO を制御するようにして
いる。
１３の出力に基づき、デコーダ１３へ入力されるデコー
ド値が規定値より小さい時はＦＭ変調器５のＦＭ変調周
波数ｆO を下げる誤差信号を出力し、デコード値が規定
値より大きい時はＦＭ変調器５のＦＭ変調周波数ｆO を
上げる誤差信号を出力する。さらに、その誤差信号を積
分回路１５で積分することにより電圧に変換し、この積
分回路１５の出力電圧、つまり積分誤差信号によってＦ
Ｍ変調器５のＦＭ変調周波数ｆO を制御するようにして
いる。
【００２７】以上のように構成された第１の実施の形態
の映像信号処理装置について、その動作を図面を用いて
説明する。図２はｆSCのデューティが５０％の時の本発
明の第１の実施の形態の構成による動作説明図を示す。
本発明では、２×ｆSCパルスをクロック入力とするカウ
ンタ１２のリセット入力に、ＦＭ変調器５のＦＭ変調周
波数ｆO のパルスの周期の９倍の時間幅を有するパルス
を用いているため、図２に示すように２×ｆSCの立ち上
がり位相差に関係なくデコード値が等しくなる。
の映像信号処理装置について、その動作を図面を用いて
説明する。図２はｆSCのデューティが５０％の時の本発
明の第１の実施の形態の構成による動作説明図を示す。
本発明では、２×ｆSCパルスをクロック入力とするカウ
ンタ１２のリセット入力に、ＦＭ変調器５のＦＭ変調周
波数ｆO のパルスの周期の９倍の時間幅を有するパルス
を用いているため、図２に示すように２×ｆSCの立ち上
がり位相差に関係なくデコード値が等しくなる。
【００２８】つまり、図２において、ＦＭ変調周波数ｆ
O のパルスの周期の９倍の時間幅のパルス（ａ）に対し
て２×ｆSCパルスの位相差が０〜１／４ｆSC進んでいる
（ｂ）の時は、ｆO ／９期間に（ｂ）パルスの立ち上が
りをカウントするため、（ｃ）のようにデコード値は２
１になる。位相差が１／４ｆSC〜１／２ｆSC進んでいる
（ｄ）の時は、パルスの立ち上がりをカウントすると
（ｅ）となり、この時もデコード値は２１となる。
O のパルスの周期の９倍の時間幅のパルス（ａ）に対し
て２×ｆSCパルスの位相差が０〜１／４ｆSC進んでいる
（ｂ）の時は、ｆO ／９期間に（ｂ）パルスの立ち上が
りをカウントするため、（ｃ）のようにデコード値は２
１になる。位相差が１／４ｆSC〜１／２ｆSC進んでいる
（ｄ）の時は、パルスの立ち上がりをカウントすると
（ｅ）となり、この時もデコード値は２１となる。
【００２９】また、本発明の第１の実施の形態の構成で
は、２×ｆSCのデューティが変化してもデコード値２１
の発生確率は常に１００％となる。図３はｆSCのデュー
ティが２５％の時の本発明の第１の実施の形態の構成に
よる動作説明図を示す。つまり、図３において、ＦＭ変
調周波数ｆO のパルスの周期の９倍の時間幅のパルス
（ａ）に対して２×ｆSCの位相差が異なる（ｂ）あるい
は（ｄ）のどちらの場合も、ｆO のパルスの周期の９倍
の時間幅の間のパルスの立ち上がりをカウントすると
（ｃ）あるいは（ｄ）のように２１となり、つまりデコ
ード値が２１となる。
は、２×ｆSCのデューティが変化してもデコード値２１
の発生確率は常に１００％となる。図３はｆSCのデュー
ティが２５％の時の本発明の第１の実施の形態の構成に
よる動作説明図を示す。つまり、図３において、ＦＭ変
調周波数ｆO のパルスの周期の９倍の時間幅のパルス
（ａ）に対して２×ｆSCの位相差が異なる（ｂ）あるい
は（ｄ）のどちらの場合も、ｆO のパルスの周期の９倍
の時間幅の間のパルスの立ち上がりをカウントすると
（ｃ）あるいは（ｄ）のように２１となり、つまりデコ
ード値が２１となる。
【００３０】また、図４は本発明の第１の実施の形態に
おけるカウンタ９，パルス発生器１０，カウンタ１２，
デコーダ１３および誤差信号発生器１４の回路図を示
す。図４において、２７〜３１は入力端子、３２，３３
は出力端子である。Ｇ１〜Ｇ５はＤフリップフロップ、
Ｇ６，Ｇ７はインバータ、Ｇ８はＮＡＮＤ素子であり、
以上でカウンタ９が構成される。Ｇ９はＮＡＮＤ素子、
Ｇ１０はインバータ、Ｇ１１はＤフリップフロップで、
以上でパルス発生器１０が構成される。Ｇ１２はインバ
ータ、Ｇ１３〜Ｇ１７はＤフリップフロップで、以上で
カウンタ１２が構成される。Ｇ１８，Ｇ１９はＮＡＮＤ
素子で、以上でデコーダ１３が構成される。Ｇ２０はＡ
ＮＤ素子、Ｇ２１〜Ｇ２５はＮＡＮＤ素子、Ｇ２６はＡ
ＮＤ素子で、以上で誤差信号発生器１４が構成される。
おけるカウンタ９，パルス発生器１０，カウンタ１２，
デコーダ１３および誤差信号発生器１４の回路図を示
す。図４において、２７〜３１は入力端子、３２，３３
は出力端子である。Ｇ１〜Ｇ５はＤフリップフロップ、
Ｇ６，Ｇ７はインバータ、Ｇ８はＮＡＮＤ素子であり、
以上でカウンタ９が構成される。Ｇ９はＮＡＮＤ素子、
Ｇ１０はインバータ、Ｇ１１はＤフリップフロップで、
以上でパルス発生器１０が構成される。Ｇ１２はインバ
ータ、Ｇ１３〜Ｇ１７はＤフリップフロップで、以上で
カウンタ１２が構成される。Ｇ１８，Ｇ１９はＮＡＮＤ
素子で、以上でデコーダ１３が構成される。Ｇ２０はＡ
ＮＤ素子、Ｇ２１〜Ｇ２５はＮＡＮＤ素子、Ｇ２６はＡ
ＮＤ素子で、以上で誤差信号発生器１４が構成される。
【００３１】図５および図６は、図４の回路のタイミン
グチャートを示す。入力端子２７には、同期分離回路７
より得られた水平同期パルスの前エッジから数μｓ間、
例えば５μｓ間ローレベルとなる同期分離パルスが入力
される（図５（ａ）、図６（ａ））。入力端子２７がハ
イレベルの時は、ＤフリップフロップＧ１〜Ｇ５はリセ
ット状態となり、Ｑ出力はローレベルとなっている。入
力端子２７がローレベルの時は、ＤフリップフロップＧ
１〜Ｇ５はリセット状態が解除される。その時、入力端
子２８からＦＭ変調器５のＦＭ変調周波数ｆO のパルス
（図５（ｂ））が入力されると、ＤフリップフロップＧ
１のＤ入力がハイレベル固定であるので、インバータＧ
７の出力の最初の立ち上がりエッジでセットされ、Ｄフ
リップフロップＧ１のＱ出力はハイレベルとなり、ＮＡ
ＮＤ素子Ｇ９の出力はハイレベルとなっているので、Ｎ
ＡＮＤ素子Ｇ８の出力は入力端子２８と同じ波形が出力
される。
グチャートを示す。入力端子２７には、同期分離回路７
より得られた水平同期パルスの前エッジから数μｓ間、
例えば５μｓ間ローレベルとなる同期分離パルスが入力
される（図５（ａ）、図６（ａ））。入力端子２７がハ
イレベルの時は、ＤフリップフロップＧ１〜Ｇ５はリセ
ット状態となり、Ｑ出力はローレベルとなっている。入
力端子２７がローレベルの時は、ＤフリップフロップＧ
１〜Ｇ５はリセット状態が解除される。その時、入力端
子２８からＦＭ変調器５のＦＭ変調周波数ｆO のパルス
（図５（ｂ））が入力されると、ＤフリップフロップＧ
１のＤ入力がハイレベル固定であるので、インバータＧ
７の出力の最初の立ち上がりエッジでセットされ、Ｄフ
リップフロップＧ１のＱ出力はハイレベルとなり、ＮＡ
ＮＤ素子Ｇ９の出力はハイレベルとなっているので、Ｎ
ＡＮＤ素子Ｇ８の出力は入力端子２８と同じ波形が出力
される。
【００３２】ＤフリップフロップＧ２〜Ｇ５は、分周器
の動作をするので、ＤフリップフロップＧ３のＱ出力お
よびＤフリップフロップＧ５のＱ出力がともにハイレベ
ルに変化する時、つまり、ＦＭ変調器５のＦＭ変調周波
数ｆO のパルスの１０個目の立ち上がりをカウントした
時、ＮＡＮＤ素子Ｇ９の出力がローレベルに変化して
（図５（ｃ））、ＮＡＮＤ素子Ｇ８の出力もハイレベル
に変化する。したがって、ＤフリップフロップＧ１１の
Ｄ入力はハイレベルに固定されているので、Ｄフリップ
フロップＧ１１のＮＱ出力（Ｑバー出力のこと）には、
ＮＡＮＤ素子Ｇ８の出力の最初の立ち上がりエッジ、つ
まり、入力端子２７がローレベルになって入力端子２８
から入力されたＦＭ変調器５のＦＭ変調周波数ｆO のパ
ルスの最初の立ち上がりエッジから１０パルス目の立ち
上がりエッジまでの期間がローレベルとなるようなパル
ス（ｆO ／９パルスと言う）が出力される（図５
（ｄ））。このｆO ／９パルスがＤフリップフロップＧ
１３〜Ｇ１７のリセット端子に入力されているため、ｆ
O ／９パルスがローレベルの期間だけ、入力端子３１か
ら入力された２×ｆSCパルス（ＰＡＬの場合を説明する
ので、８．８６７ＭＨｚ）がＤフリップフロップＧ１３
〜Ｇ１７で分周される。ＮＡＮＤ素子Ｇ１８の出力は、
ＤフリップフロップＧ１３〜Ｇ１７がリセット状態の時
およびリセットが解除されてしばらくはハイレベルにな
っている。ｆO ／９パルスがローレベルの期間で、イン
バータＧ１２の出力の最初の立ち上がりエッジから２１
パルス目が入力された時、ＮＡＮＤ素子Ｇ１８の出力は
ローレベルに変化する。そして、ｆO ／９パルスがハイ
レベルになると、ＮＡＮＤ素子Ｇ１８の出力もハイレベ
ルに戻る。
の動作をするので、ＤフリップフロップＧ３のＱ出力お
よびＤフリップフロップＧ５のＱ出力がともにハイレベ
ルに変化する時、つまり、ＦＭ変調器５のＦＭ変調周波
数ｆO のパルスの１０個目の立ち上がりをカウントした
時、ＮＡＮＤ素子Ｇ９の出力がローレベルに変化して
（図５（ｃ））、ＮＡＮＤ素子Ｇ８の出力もハイレベル
に変化する。したがって、ＤフリップフロップＧ１１の
Ｄ入力はハイレベルに固定されているので、Ｄフリップ
フロップＧ１１のＮＱ出力（Ｑバー出力のこと）には、
ＮＡＮＤ素子Ｇ８の出力の最初の立ち上がりエッジ、つ
まり、入力端子２７がローレベルになって入力端子２８
から入力されたＦＭ変調器５のＦＭ変調周波数ｆO のパ
ルスの最初の立ち上がりエッジから１０パルス目の立ち
上がりエッジまでの期間がローレベルとなるようなパル
ス（ｆO ／９パルスと言う）が出力される（図５
（ｄ））。このｆO ／９パルスがＤフリップフロップＧ
１３〜Ｇ１７のリセット端子に入力されているため、ｆ
O ／９パルスがローレベルの期間だけ、入力端子３１か
ら入力された２×ｆSCパルス（ＰＡＬの場合を説明する
ので、８．８６７ＭＨｚ）がＤフリップフロップＧ１３
〜Ｇ１７で分周される。ＮＡＮＤ素子Ｇ１８の出力は、
ＤフリップフロップＧ１３〜Ｇ１７がリセット状態の時
およびリセットが解除されてしばらくはハイレベルにな
っている。ｆO ／９パルスがローレベルの期間で、イン
バータＧ１２の出力の最初の立ち上がりエッジから２１
パルス目が入力された時、ＮＡＮＤ素子Ｇ１８の出力は
ローレベルに変化する。そして、ｆO ／９パルスがハイ
レベルになると、ＮＡＮＤ素子Ｇ１８の出力もハイレベ
ルに戻る。
【００３３】入力端子２９からは、入力端子２７から入
力される同期分離パルスの前エッジから３３μｓまでの
期間ハイレベルになるようなパルス（図６（ｂ））が入
力され、入力端子３０からは、入力端子２７から入力さ
れる同期分離パルスの前エッジから５０μｓまでの期間
ハイレベルになるようなパルス（図６（ｃ））が入力さ
れているので、ＮＡＮＤ素子Ｇ２２の出力は、ＮＡＮＤ
素子Ｇ１８の出力がローレベルに変化した瞬間から５０
μｓまでの期間がローレベルになるようなパルスが出力
され、出力端子３２には常にハイレベル（図６（ｅ））
が出力されている。また、インバータＧ１２の出力の最
初の立ち上がりエッジから、ｆO ／９パルスがローレベ
ルの期間中に２１パルス目が入力されなかった時は、Ｎ
ＡＮＤ素子Ｇ１８の出力はハイレベルのままであり、Ｎ
ＡＮＤ素子Ｇ２２の出力もハイレベルのままとなる。そ
の時、出力端子３２には、入力端子２７から入力される
パルスの後エッジから３３μｓまでがローレベルとなる
ようなパルス（図６（ｄ））が出力される。この場合、
ＦＭ変調器５のＦＭ変調周波数ｆO の周波数が３．８Ｍ
Ｈｚより大きいということを意味しているので、図６
（ｄ）の誤差信号をＦＭ変調器５にフィードバックさせ
ることによりＦＭ変調器５のＦＭ変調周波数ｆ O を下げ
るように自動調整を行う。
力される同期分離パルスの前エッジから３３μｓまでの
期間ハイレベルになるようなパルス（図６（ｂ））が入
力され、入力端子３０からは、入力端子２７から入力さ
れる同期分離パルスの前エッジから５０μｓまでの期間
ハイレベルになるようなパルス（図６（ｃ））が入力さ
れているので、ＮＡＮＤ素子Ｇ２２の出力は、ＮＡＮＤ
素子Ｇ１８の出力がローレベルに変化した瞬間から５０
μｓまでの期間がローレベルになるようなパルスが出力
され、出力端子３２には常にハイレベル（図６（ｅ））
が出力されている。また、インバータＧ１２の出力の最
初の立ち上がりエッジから、ｆO ／９パルスがローレベ
ルの期間中に２１パルス目が入力されなかった時は、Ｎ
ＡＮＤ素子Ｇ１８の出力はハイレベルのままであり、Ｎ
ＡＮＤ素子Ｇ２２の出力もハイレベルのままとなる。そ
の時、出力端子３２には、入力端子２７から入力される
パルスの後エッジから３３μｓまでがローレベルとなる
ようなパルス（図６（ｄ））が出力される。この場合、
ＦＭ変調器５のＦＭ変調周波数ｆO の周波数が３．８Ｍ
Ｈｚより大きいということを意味しているので、図６
（ｄ）の誤差信号をＦＭ変調器５にフィードバックさせ
ることによりＦＭ変調器５のＦＭ変調周波数ｆ O を下げ
るように自動調整を行う。
【００３４】同じように、ｆO ／９パルスがローレベル
の期間で、インバータＧ１２の出力の最初の立ち上がり
エッジから２２パルス目以上が入力された時、出力端子
３３には、入力端子２７から入力される同期分離パルス
の後エッジから３３μｓまでがハイレベルとなるような
パルス（図６（ｆ））が出力される。この場合、ＦＭ変
調器５のＦＭ変調周波数ｆO の周波数が３．８ＭＨｚよ
り小さいということを意味しているので、図６（ｆ）の
誤差信号をＦＭ変調器５にフィードバックさせることに
よりＦＭ変調器５のＦＭ変調周波数ｆO を上げるように
自動調整を行う。また、インバータＧ１２の出力の最初
の立ち上がりエッジから、ｆO ／９パルスがローレベル
の期間中に２２パルス目が入力されなかった時は、出力
端子３３には常にローレベル（図６（ｇ））が出力され
る。
の期間で、インバータＧ１２の出力の最初の立ち上がり
エッジから２２パルス目以上が入力された時、出力端子
３３には、入力端子２７から入力される同期分離パルス
の後エッジから３３μｓまでがハイレベルとなるような
パルス（図６（ｆ））が出力される。この場合、ＦＭ変
調器５のＦＭ変調周波数ｆO の周波数が３．８ＭＨｚよ
り小さいということを意味しているので、図６（ｆ）の
誤差信号をＦＭ変調器５にフィードバックさせることに
よりＦＭ変調器５のＦＭ変調周波数ｆO を上げるように
自動調整を行う。また、インバータＧ１２の出力の最初
の立ち上がりエッジから、ｆO ／９パルスがローレベル
の期間中に２２パルス目が入力されなかった時は、出力
端子３３には常にローレベル（図６（ｇ））が出力され
る。
【００３５】以上のように、第１の実施の形態によれ
ば、ＦＭ変調器５のＦＭ変調周波数を一定期間カウント
してできたゲートパルス、つまりパルス発生器１０の出
力パルスをカウンタ１２のリセットパルスとして用いて
いるため、ＶＸＯ１１の出力パルス（２×ｆSCパルス）
の立ち上がり位相差やデューティの違いに全く依存する
ことなく、ＦＭ変調器５のＦＭ変調周波数ｆO を自動制
御することができる。
ば、ＦＭ変調器５のＦＭ変調周波数を一定期間カウント
してできたゲートパルス、つまりパルス発生器１０の出
力パルスをカウンタ１２のリセットパルスとして用いて
いるため、ＶＸＯ１１の出力パルス（２×ｆSCパルス）
の立ち上がり位相差やデューティの違いに全く依存する
ことなく、ＦＭ変調器５のＦＭ変調周波数ｆO を自動制
御することができる。
【００３６】なお、この第１の実施の形態では、ＶＸＯ
１６の出力周波数は２ｆSC（ＰＡＬの時は、８．８７Ｍ
Ｈｚ、ＮＴＳＣの時は、７．１６ＭＨｚ）としたが、４
ｆSC（ＰＡＬの時は、１７．７ＭＨｚ、ＮＴＳＣの時は
１４．３ＭＨｚ）でもよい。ＶＸＯ１６の出力周波数を
４ｆSCとすると、ＰＡＬのときは、 ｆO ＝４４３３６１８×４×９／４２＝３．８００ＭＨ
ｚ に自動調整され、ＮＴＳＣのときは、 ｆO ＝３５７９５４５×４×９／３８＝３．３９１ＭＨ
ｚ に自動調整される。つまり、デコーダ内の規定値がＰＡ
Ｌの場合には、４２，４３となり、ＮＴＳＣの場合には
３８，３９となる。この場合、周波数が２倍になるた
め、ＦＭ変調周波数ｆO の調整精度も２倍になる。
１６の出力周波数は２ｆSC（ＰＡＬの時は、８．８７Ｍ
Ｈｚ、ＮＴＳＣの時は、７．１６ＭＨｚ）としたが、４
ｆSC（ＰＡＬの時は、１７．７ＭＨｚ、ＮＴＳＣの時は
１４．３ＭＨｚ）でもよい。ＶＸＯ１６の出力周波数を
４ｆSCとすると、ＰＡＬのときは、 ｆO ＝４４３３６１８×４×９／４２＝３．８００ＭＨ
ｚ に自動調整され、ＮＴＳＣのときは、 ｆO ＝３５７９５４５×４×９／３８＝３．３９１ＭＨ
ｚ に自動調整される。つまり、デコーダ内の規定値がＰＡ
Ｌの場合には、４２，４３となり、ＮＴＳＣの場合には
３８，３９となる。この場合、周波数が２倍になるた
め、ＦＭ変調周波数ｆO の調整精度も２倍になる。
【００３７】〔第２の実施の形態〕図７は本発明の第２
の実施の形態における映像信号処理装置のブロック図を
示すものである。図７において、１６はＶＸＯ、１７は
カウンタ、１８はデコーダ、１９はインバータ、２０は
カウンタ、２１はデコーダ、２２は誤差信号発生器であ
る。符号１〜１０，１５を付した回路は図１と同じであ
る。この実施の形態では、ＶＸＯ１６は２×ｆSCの周波
数を出力している。
の実施の形態における映像信号処理装置のブロック図を
示すものである。図７において、１６はＶＸＯ、１７は
カウンタ、１８はデコーダ、１９はインバータ、２０は
カウンタ、２１はデコーダ、２２は誤差信号発生器であ
る。符号１〜１０，１５を付した回路は図１と同じであ
る。この実施の形態では、ＶＸＯ１６は２×ｆSCの周波
数を出力している。
【００３８】上記第１の実施の形態の映像信号処理装置
では、以下のような動作によって、ＦＭ変調器５のＦＭ
変調周波数調整の必要がないようにしている。すなわ
ち、この映像信号処理装置では、輝度信号入力端子１か
ら輝度信号が入力され、クランプ回路２により輝度信号
中のシンクチップ電圧がクランプされ、さらにプリエン
ファシス回路３、ホワイトクリップ／ダーククリップ回
路４で輝度信号が各々処理され、最後に輝度信号がＦＭ
変調器５でＦＭ変調されてＦＭ輝度信号出力端子６より
ＦＭ輝度信号が出力される。
では、以下のような動作によって、ＦＭ変調器５のＦＭ
変調周波数調整の必要がないようにしている。すなわ
ち、この映像信号処理装置では、輝度信号入力端子１か
ら輝度信号が入力され、クランプ回路２により輝度信号
中のシンクチップ電圧がクランプされ、さらにプリエン
ファシス回路３、ホワイトクリップ／ダーククリップ回
路４で輝度信号が各々処理され、最後に輝度信号がＦＭ
変調器５でＦＭ変調されてＦＭ輝度信号出力端子６より
ＦＭ輝度信号が出力される。
【００３９】一方、クランプ回路２によりシンクチップ
電圧がクランプされた後の輝度信号から同期分離回路７
において同期信号のみが分離される。ここで得られた同
期信号をパルス発生器８に入力することで、垂直ブラン
キング期間を除いて水平同期パルス毎に水平同期パルス
の前エッジから例えば５０μｓ幅のパルスがパルス発生
器８から発生する。
電圧がクランプされた後の輝度信号から同期分離回路７
において同期信号のみが分離される。ここで得られた同
期信号をパルス発生器８に入力することで、垂直ブラン
キング期間を除いて水平同期パルス毎に水平同期パルス
の前エッジから例えば５０μｓ幅のパルスがパルス発生
器８から発生する。
【００４０】そして、カウンタ９は、パルス発生器８の
出力パルスをリセット入力としＦＭ変調器５の出力信号
をクロック入力としてそのクロックパルスを水平同期パ
ルスの前エッジからカウントする。カウンタ９の出力を
入力とするパルス発生器９は、ＦＭ変調器５の出力パル
ス周期の９倍の時間幅のパルスを発生させることにな
る。
出力パルスをリセット入力としＦＭ変調器５の出力信号
をクロック入力としてそのクロックパルスを水平同期パ
ルスの前エッジからカウントする。カウンタ９の出力を
入力とするパルス発生器９は、ＦＭ変調器５の出力パル
ス周期の９倍の時間幅のパルスを発生させることにな
る。
【００４１】ＶＸＯ１６は副搬送波周波数ｆSCの２倍の
周波数（２×ｆSC）で発振している。カウンタ１７は、
パルス発生器１０の出力パルスをリセット入力とし、Ｖ
ＸＯ１６の出力パルスをクロック入力としてそのクロッ
クパルスを水平同期パルスの前エッジからカウントし、
デコーダ１８はカウンタ１７の出力信号をデコード、つ
まりカウンタ１７の出力信号からなるデコード値と規定
値との大小関係に応じて出力状態を異ならせる。
周波数（２×ｆSC）で発振している。カウンタ１７は、
パルス発生器１０の出力パルスをリセット入力とし、Ｖ
ＸＯ１６の出力パルスをクロック入力としてそのクロッ
クパルスを水平同期パルスの前エッジからカウントし、
デコーダ１８はカウンタ１７の出力信号をデコード、つ
まりカウンタ１７の出力信号からなるデコード値と規定
値との大小関係に応じて出力状態を異ならせる。
【００４２】インバータ１９はＶＸＯ１６の出力パルス
を反転させる。カウンタ２０は、パルス発生器１０の出
力パルスをリセット入力とし、ＶＸＯ１６の出力パルス
をインバータ１９で反転させたパルスをクロック入力と
してそのクロックパルスを水平同期パルスの前エッジか
らカウントし、デコーダ２１はカウンタ２０の出力信号
をデコード、つまりカウンタ２０の出力信号からなるデ
コード値と規定値との大小関係に応じて出力状態を異な
らせる。
を反転させる。カウンタ２０は、パルス発生器１０の出
力パルスをリセット入力とし、ＶＸＯ１６の出力パルス
をインバータ１９で反転させたパルスをクロック入力と
してそのクロックパルスを水平同期パルスの前エッジか
らカウントし、デコーダ２１はカウンタ２０の出力信号
をデコード、つまりカウンタ２０の出力信号からなるデ
コード値と規定値との大小関係に応じて出力状態を異な
らせる。
【００４３】そして、誤差信号発生器２２は、デコーダ
１８，デコーダ２１の出力に基づき、デコーダ１８，デ
コーダ２１へ入力されるデコード値が規定値より小さい
時はＦＭ変調器５のＦＭ変調周波数ｆO を下げる誤差信
号を出力し、デコード値が規定値より大きい時はＦＭ変
調器５のＦＭ変調周波数ｆO を上げる誤差信号を出力す
る。さらに、その誤差信号を積分回路１５で積分するこ
とにより電圧に変換し、この積分回路１５の出力電圧、
つまり誤差積分信号によってＦＭ変調器５のＦＭ変調周
波数ｆO を制御するようにしている。
１８，デコーダ２１の出力に基づき、デコーダ１８，デ
コーダ２１へ入力されるデコード値が規定値より小さい
時はＦＭ変調器５のＦＭ変調周波数ｆO を下げる誤差信
号を出力し、デコード値が規定値より大きい時はＦＭ変
調器５のＦＭ変調周波数ｆO を上げる誤差信号を出力す
る。さらに、その誤差信号を積分回路１５で積分するこ
とにより電圧に変換し、この積分回路１５の出力電圧、
つまり誤差積分信号によってＦＭ変調器５のＦＭ変調周
波数ｆO を制御するようにしている。
【００４４】なお、デコーダ１８，２１の出力信号が両
方とも誤差信号発生器２２に入力されているが、これら
の信号はデコーダ１８，２１の２つの信号は誤差信号発
生器２２の入力部における前処理として、ＯＲ回路で論
理和合成されることになる。具体的には、例えばデコー
ダ１８における「２０以下」を示す信号とデコーダ２１
における「２０以下」を示す信号とが一つのＯＲ回路で
論理和合成され、デコーダ１８における「２２以上」を
示す信号とデコーダ２１における「２２以上」を示す信
号とがもう一つのＯＲ回路で論理和合成されることにな
る。
方とも誤差信号発生器２２に入力されているが、これら
の信号はデコーダ１８，２１の２つの信号は誤差信号発
生器２２の入力部における前処理として、ＯＲ回路で論
理和合成されることになる。具体的には、例えばデコー
ダ１８における「２０以下」を示す信号とデコーダ２１
における「２０以下」を示す信号とが一つのＯＲ回路で
論理和合成され、デコーダ１８における「２２以上」を
示す信号とデコーダ２１における「２２以上」を示す信
号とがもう一つのＯＲ回路で論理和合成されることにな
る。
【００４５】以上のように構成された第２の実施の形態
の映像信号処理装置について、その動作を説明する。イ
ンバータ１９、カウンタ２０およびデコーダ２１が無い
場合の動作は第１の実施の形態と同じである。ただ、ｆ
O ／９パルスと２ｆSCパルスは非同期であるので、２ｆ
SCのカウント数が２１となって誤差信号発生器２２より
誤差信号が出なくなるｆO ／９パルス幅は、２ｆSCのカ
ウント数で言えば２０超から２２未満まで、つまり、±
１／２ｆSCの不感帯を持ってしまう。そこで、図７のよ
うにカウンタ１７と同じ動作をするカウンタ２０および
デコーダ１８と同じ動作をするデコーダ２１を設けるこ
とにより、カウンタ２０へのクロック入力をカウンタ１
７へのクロック入力より位相差を１８０度ずらしている
ために、片方のカウンタ１７または２０のカウント値が
２１でないときでも、もう片方のカウンタ２０または１
７のカウント値が２１となる場合、誤差信号発生器２２
より誤差信号を出力させるようにする。このようにすれ
ば±１／２ｆSCの不感帯幅は±１／４ｆSCになる。つま
り、自動調整されるＦＭ変調周波数ｆO の精度を第１の
実施の形態より２倍にできる。
の映像信号処理装置について、その動作を説明する。イ
ンバータ１９、カウンタ２０およびデコーダ２１が無い
場合の動作は第１の実施の形態と同じである。ただ、ｆ
O ／９パルスと２ｆSCパルスは非同期であるので、２ｆ
SCのカウント数が２１となって誤差信号発生器２２より
誤差信号が出なくなるｆO ／９パルス幅は、２ｆSCのカ
ウント数で言えば２０超から２２未満まで、つまり、±
１／２ｆSCの不感帯を持ってしまう。そこで、図７のよ
うにカウンタ１７と同じ動作をするカウンタ２０および
デコーダ１８と同じ動作をするデコーダ２１を設けるこ
とにより、カウンタ２０へのクロック入力をカウンタ１
７へのクロック入力より位相差を１８０度ずらしている
ために、片方のカウンタ１７または２０のカウント値が
２１でないときでも、もう片方のカウンタ２０または１
７のカウント値が２１となる場合、誤差信号発生器２２
より誤差信号を出力させるようにする。このようにすれ
ば±１／２ｆSCの不感帯幅は±１／４ｆSCになる。つま
り、自動調整されるＦＭ変調周波数ｆO の精度を第１の
実施の形態より２倍にできる。
【００４６】以上のように、第２の実施の形態によれ
ば、第１の実施の形態の効果に加えて、ＦＭ変調器５の
ＦＭ変調周波数ｆO を一定期間カウントしてできたゲー
トパルス、つまりパルス発生器１０の出力パルスのバラ
ツキに対しても、自動調整されるＦＭ変調器５のＦＭ変
調周波数ｆO の精度を２倍に向上させることができると
いう効果がある。
ば、第１の実施の形態の効果に加えて、ＦＭ変調器５の
ＦＭ変調周波数ｆO を一定期間カウントしてできたゲー
トパルス、つまりパルス発生器１０の出力パルスのバラ
ツキに対しても、自動調整されるＦＭ変調器５のＦＭ変
調周波数ｆO の精度を２倍に向上させることができると
いう効果がある。
【００４７】なお、この実施の形態では誤差信号発生器
２２および積分回路１５は１つだけであるが、過渡応答
性向上のために誤差信号発生器２２および積分回路１５
を２つにしてもよい。この場合、２つの積分回路の出力
信号は、後述の第３の実施の形態と同様にして合成され
て入力される。 〔第３の実施の形態〕図８は本発明の第３の実施の形態
における映像信号処理装置のブロック図を示すものであ
る。図８において、２３は誤差信号発生器、２４は積分
回路、２５は誤差信号発生器、２６は積分回路である。
符号１〜１３を付した回路は図１と同じである。この実
施の形態では、ＶＸＯ１１は４×ｆSCの周波数を出力し
ている。上記第３の実施の形態の映像信号処理装置で
は、以下のような動作によって、ＦＭ変調器５のＦＭ変
調周波数調整の必要がないようにしている。すなわち、
この映像信号処理装置では、輝度信号入力端子１から輝
度信号が入力され、クランプ回路２により輝度信号中の
シンクチップ電圧がクランプされ、さらにプリエンファ
シス回路３、ホワイトクリップ／ダーククリップ回路４
で輝度信号が各々処理され、最後に輝度信号がＦＭ変調
器５でＦＭ変調されてＦＭ輝度信号出力端子６よりＦＭ
輝度信号が出力される。
２２および積分回路１５は１つだけであるが、過渡応答
性向上のために誤差信号発生器２２および積分回路１５
を２つにしてもよい。この場合、２つの積分回路の出力
信号は、後述の第３の実施の形態と同様にして合成され
て入力される。 〔第３の実施の形態〕図８は本発明の第３の実施の形態
における映像信号処理装置のブロック図を示すものであ
る。図８において、２３は誤差信号発生器、２４は積分
回路、２５は誤差信号発生器、２６は積分回路である。
符号１〜１３を付した回路は図１と同じである。この実
施の形態では、ＶＸＯ１１は４×ｆSCの周波数を出力し
ている。上記第３の実施の形態の映像信号処理装置で
は、以下のような動作によって、ＦＭ変調器５のＦＭ変
調周波数調整の必要がないようにしている。すなわち、
この映像信号処理装置では、輝度信号入力端子１から輝
度信号が入力され、クランプ回路２により輝度信号中の
シンクチップ電圧がクランプされ、さらにプリエンファ
シス回路３、ホワイトクリップ／ダーククリップ回路４
で輝度信号が各々処理され、最後に輝度信号がＦＭ変調
器５でＦＭ変調されてＦＭ輝度信号出力端子６よりＦＭ
輝度信号が出力される。
【００４８】一方、クランプ回路２によりシンクチップ
電圧がクランプされた後の輝度信号から同期分離回路７
において同期信号のみが分離される。ここで得られた同
期信号をパルス発生器８に入力することで、垂直ブラン
キング期間を除いて水平同期パルス毎に水平同期パルス
の前エッジから例えば５０μｓ幅のパルスがパルス発生
器８から発生する。
電圧がクランプされた後の輝度信号から同期分離回路７
において同期信号のみが分離される。ここで得られた同
期信号をパルス発生器８に入力することで、垂直ブラン
キング期間を除いて水平同期パルス毎に水平同期パルス
の前エッジから例えば５０μｓ幅のパルスがパルス発生
器８から発生する。
【００４９】そして、カウンタ９は、パルス発生器８の
出力パルスをリセット入力としＦＭ変調器５の出力信号
をクロック入力としてそのクロックパルスを水平同期パ
ルスの前エッジからカウントする。カウンタ９の出力を
入力とするパルス発生器９は、ＦＭ変調器５の出力パル
ス周期の９倍の時間幅のパルスを発生させることにな
る。
出力パルスをリセット入力としＦＭ変調器５の出力信号
をクロック入力としてそのクロックパルスを水平同期パ
ルスの前エッジからカウントする。カウンタ９の出力を
入力とするパルス発生器９は、ＦＭ変調器５の出力パル
ス周期の９倍の時間幅のパルスを発生させることにな
る。
【００５０】ＶＸＯ１１は副搬送波周波数ｆSCの４倍の
周波数（４×ｆSC）で発振している。カウンタ１２は、
パルス発生器１０の出力パルスをリセット入力とし、Ｖ
ＸＯ１１の出力パルスをクロック入力としてそのクロッ
クパルスを水平同期パルスの前エッジからカウントし、
デコーダ１３はカウンタ１２の出力信号をデコード、つ
まりカウンタ１２の出力信号からなるデコード値と規定
値との大小関係に応じて出力状態を異ならせる。
周波数（４×ｆSC）で発振している。カウンタ１２は、
パルス発生器１０の出力パルスをリセット入力とし、Ｖ
ＸＯ１１の出力パルスをクロック入力としてそのクロッ
クパルスを水平同期パルスの前エッジからカウントし、
デコーダ１３はカウンタ１２の出力信号をデコード、つ
まりカウンタ１２の出力信号からなるデコード値と規定
値との大小関係に応じて出力状態を異ならせる。
【００５１】そして、誤差信号発生器２３は、デコーダ
１３の出力に基づき、デコーダ１３へ入力されるデコー
ド値が規定値より少し小さい（例えば１だけ小さい）時
はＦＭ変調器５のＦＭ変調周波数ｆO を下げる誤差信号
を出力し、デコード値が規定値より少し大きい（例えば
１だけ大きい）時はＦＭ変調器５のＦＭ変調周波数ｆ O
を上げる誤差信号を出力する。さらに、その誤差信号を
積分回路２４で積分することにより電圧に変換し、この
積分回路２４の出力電圧、つまり誤差積分信号によって
ＦＭ変調器５のＦＭ変調周波数ｆO を制御するようにし
ている。
１３の出力に基づき、デコーダ１３へ入力されるデコー
ド値が規定値より少し小さい（例えば１だけ小さい）時
はＦＭ変調器５のＦＭ変調周波数ｆO を下げる誤差信号
を出力し、デコード値が規定値より少し大きい（例えば
１だけ大きい）時はＦＭ変調器５のＦＭ変調周波数ｆ O
を上げる誤差信号を出力する。さらに、その誤差信号を
積分回路２４で積分することにより電圧に変換し、この
積分回路２４の出力電圧、つまり誤差積分信号によって
ＦＭ変調器５のＦＭ変調周波数ｆO を制御するようにし
ている。
【００５２】同様にして、誤差信号発生器２５は、デコ
ーダ１３の出力に基づき、デコーダ１３へ入力されるデ
コード値が規定値よりかなり小さい（例えば２以上小さ
い）時はＦＭ変調器５のＦＭ変調周波数ｆO を急速に下
げる誤差信号を出力し、デコード値が規定値よりかなり
大きい（例えば２以上大きい）時はＦＭ変調器５のＦＭ
変調周波数ｆO を急速に上げる誤差信号を出力する。さ
らに、その誤差信号を積分回路２６で積分することによ
り電圧に変換し、この積分回路２６の出力電圧によって
ＦＭ変調器５のＦＭ変調周波数ｆO を急速に制御するよ
うにしている。
ーダ１３の出力に基づき、デコーダ１３へ入力されるデ
コード値が規定値よりかなり小さい（例えば２以上小さ
い）時はＦＭ変調器５のＦＭ変調周波数ｆO を急速に下
げる誤差信号を出力し、デコード値が規定値よりかなり
大きい（例えば２以上大きい）時はＦＭ変調器５のＦＭ
変調周波数ｆO を急速に上げる誤差信号を出力する。さ
らに、その誤差信号を積分回路２６で積分することによ
り電圧に変換し、この積分回路２６の出力電圧によって
ＦＭ変調器５のＦＭ変調周波数ｆO を急速に制御するよ
うにしている。
【００５３】以上のような第３の実施の形態の映像信号
処理装置について、その構成および動作を図面を用いて
詳しく説明する。図９は本発明の第３の実施の形態にお
けるカウンタ９，パルス発生器１０，カウンタ１２，デ
コーダ１３および誤差信号発生器２３，２５の回路図を
示すものである。図９において、２７〜３０は入力端
子、３４は入力端子、３５〜３８は出力端子である。Ｇ
１〜Ｇ５はＤフリップフロップ、Ｇ６，Ｇ７はインバー
タ、Ｇ８はＮＡＮＤ素子であり、以上でカウンタ９が構
成される。Ｇ９はＮＡＮＤ素子、Ｇ１０はインバータ、
Ｇ１１はＤフリップフロップで、以上でパルス発生器１
０が構成される。Ｇ１２はインバータ、Ｇ１３〜Ｇ１
７，Ｇ２７はＤフリップフロップで、以上でカウンタ１
２が構成される。Ｇ２８〜Ｇ３１はＮＡＮＤ素子で、以
上でデコーダ１３が構成される。Ｇ２０はＡＮＤ素子、
Ｇ３２，Ｇ３３，Ｇ３８，Ｇ３９はＮＡＮＤ素子、Ｇ４
４はＮＡＮＤ素子、Ｇ４７はＡＮＤ素子で、以上で誤差
信号発生器２５が構成される。Ｇ３４〜Ｇ３７はＮＡＮ
Ｄ素子、Ｇ４０，Ｇ４１はインバータ、Ｇ４２，Ｇ４３
はＡＮＤ素子、Ｇ４５はＮＡＮＤ素子、Ｇ４６はＡＮＤ
素子で、以上で誤差信号発生器２３が構成される。
処理装置について、その構成および動作を図面を用いて
詳しく説明する。図９は本発明の第３の実施の形態にお
けるカウンタ９，パルス発生器１０，カウンタ１２，デ
コーダ１３および誤差信号発生器２３，２５の回路図を
示すものである。図９において、２７〜３０は入力端
子、３４は入力端子、３５〜３８は出力端子である。Ｇ
１〜Ｇ５はＤフリップフロップ、Ｇ６，Ｇ７はインバー
タ、Ｇ８はＮＡＮＤ素子であり、以上でカウンタ９が構
成される。Ｇ９はＮＡＮＤ素子、Ｇ１０はインバータ、
Ｇ１１はＤフリップフロップで、以上でパルス発生器１
０が構成される。Ｇ１２はインバータ、Ｇ１３〜Ｇ１
７，Ｇ２７はＤフリップフロップで、以上でカウンタ１
２が構成される。Ｇ２８〜Ｇ３１はＮＡＮＤ素子で、以
上でデコーダ１３が構成される。Ｇ２０はＡＮＤ素子、
Ｇ３２，Ｇ３３，Ｇ３８，Ｇ３９はＮＡＮＤ素子、Ｇ４
４はＮＡＮＤ素子、Ｇ４７はＡＮＤ素子で、以上で誤差
信号発生器２５が構成される。Ｇ３４〜Ｇ３７はＮＡＮ
Ｄ素子、Ｇ４０，Ｇ４１はインバータ、Ｇ４２，Ｇ４３
はＡＮＤ素子、Ｇ４５はＮＡＮＤ素子、Ｇ４６はＡＮＤ
素子で、以上で誤差信号発生器２３が構成される。
【００５４】以上のような構成において、Ｄフリップフ
ロップＧ１１のＮＱ出力にｆO ／９のパルスが得られる
までは、図４の第１の実施の形態と同じ動作である。入
力端子２７には同期分離回路７より得られた水平同期パ
ルスの前エッジから５μｓ間ローレベルとなる同期分離
パルスが入力される。入力端子２７がハイレベルの時
は、ＤフリップフロップＧ１〜Ｇ５はリセット状態とな
り、Ｑ出力はローレベルとなっている。入力端子２７が
ローレベルの時は、ＤフリップフロップＧ１〜Ｇ５はリ
セット状態が解除される。
ロップＧ１１のＮＱ出力にｆO ／９のパルスが得られる
までは、図４の第１の実施の形態と同じ動作である。入
力端子２７には同期分離回路７より得られた水平同期パ
ルスの前エッジから５μｓ間ローレベルとなる同期分離
パルスが入力される。入力端子２７がハイレベルの時
は、ＤフリップフロップＧ１〜Ｇ５はリセット状態とな
り、Ｑ出力はローレベルとなっている。入力端子２７が
ローレベルの時は、ＤフリップフロップＧ１〜Ｇ５はリ
セット状態が解除される。
【００５５】その時、入力端子２８からＦＭ変調器５の
ＦＭ変調周波数ｆO のパルスが入力されると、Ｄフリッ
プフロップＧ１のＤ入力がハイレベル固定であるので、
インバータＧ７の出力の最初の立ち上がりエッジでセッ
トされ、ＤフリップフロップＧ１のＱ出力はハイレベル
となり、ＮＡＮＤ素子Ｇ９の出力はハイレベルとなって
いるので、ＮＡＮＤ素子Ｇ８の出力は入力端子２８と同
じ波形が出力される。ＤフリップフロップＧ２〜Ｇ５は
分周器の動作をするので、ＤフリップフロップＧ３のＱ
出力およびＤフリップフロップＧ５のＱ出力がハイレベ
ルに変化する時、つまり、ＦＭ変調器５のＦＭ変調周波
数ｆO のパルスの１０個目の立ち上がりをカウントした
時、ＮＡＮＤ素子Ｇ９の出力がローレベルに変化して、
ＮＡＮＤ素子Ｇ８の出力もハイレベルに変化する。
ＦＭ変調周波数ｆO のパルスが入力されると、Ｄフリッ
プフロップＧ１のＤ入力がハイレベル固定であるので、
インバータＧ７の出力の最初の立ち上がりエッジでセッ
トされ、ＤフリップフロップＧ１のＱ出力はハイレベル
となり、ＮＡＮＤ素子Ｇ９の出力はハイレベルとなって
いるので、ＮＡＮＤ素子Ｇ８の出力は入力端子２８と同
じ波形が出力される。ＤフリップフロップＧ２〜Ｇ５は
分周器の動作をするので、ＤフリップフロップＧ３のＱ
出力およびＤフリップフロップＧ５のＱ出力がハイレベ
ルに変化する時、つまり、ＦＭ変調器５のＦＭ変調周波
数ｆO のパルスの１０個目の立ち上がりをカウントした
時、ＮＡＮＤ素子Ｇ９の出力がローレベルに変化して、
ＮＡＮＤ素子Ｇ８の出力もハイレベルに変化する。
【００５６】したがって、ＤフリップフロップＧ１１の
Ｄ入力はハイレベルに固定されているので、Ｄフリップ
フロップＧ１１のＮＱ出力には、ＮＡＮＤ素子Ｇ８の出
力の最初の立ち上がりエッジ、つまり、入力端子２７が
ローレベルになって入力端子２８から入力されたＦＭ変
調器５のＦＭ変調周波数ｆO のパルスの最初の立ち上が
りエッジから１０パルス目の立ち上がりエッジまでの期
間がローレベルとなるようなｆO ／９パルスが出力され
る。
Ｄ入力はハイレベルに固定されているので、Ｄフリップ
フロップＧ１１のＮＱ出力には、ＮＡＮＤ素子Ｇ８の出
力の最初の立ち上がりエッジ、つまり、入力端子２７が
ローレベルになって入力端子２８から入力されたＦＭ変
調器５のＦＭ変調周波数ｆO のパルスの最初の立ち上が
りエッジから１０パルス目の立ち上がりエッジまでの期
間がローレベルとなるようなｆO ／９パルスが出力され
る。
【００５７】このｆO ／９パルスがＤフリップフロップ
Ｇ１３〜Ｇ１７，Ｇ２７のリセットに入力されているた
め、ｆO ／９パルスがローレベルの期間だけ、入力端子
３４から入力された４×ｆSCパルス（ＰＡＬの場合を説
明するので、１７．７３ＭＨｚ）がＤフリップフロップ
Ｇ１３〜Ｇ１７，Ｇ２７で分周される。ＮＡＮＤ素子Ｇ
２８の出力は、ＤフリップフロップＧ１３〜Ｇ１７，Ｇ
２７がリセット状態の時およびリセットが解除されてし
ばらくはハイレベルになっている。ｆO ／９パルスがロ
ーレベルの期間で、インバータＧ１２の出力の最初の立
ち上がりエッジから３７パルス目が入力された時、ＮＡ
ＮＤ素子Ｇ２８の出力はローレベルに変化する。そし
て、ｆO ／９パルスがハイレベルになると、ＮＡＮＤ素
子Ｇ２８の出力もハイレベルに戻る。
Ｇ１３〜Ｇ１７，Ｇ２７のリセットに入力されているた
め、ｆO ／９パルスがローレベルの期間だけ、入力端子
３４から入力された４×ｆSCパルス（ＰＡＬの場合を説
明するので、１７．７３ＭＨｚ）がＤフリップフロップ
Ｇ１３〜Ｇ１７，Ｇ２７で分周される。ＮＡＮＤ素子Ｇ
２８の出力は、ＤフリップフロップＧ１３〜Ｇ１７，Ｇ
２７がリセット状態の時およびリセットが解除されてし
ばらくはハイレベルになっている。ｆO ／９パルスがロ
ーレベルの期間で、インバータＧ１２の出力の最初の立
ち上がりエッジから３７パルス目が入力された時、ＮＡ
ＮＤ素子Ｇ２８の出力はローレベルに変化する。そし
て、ｆO ／９パルスがハイレベルになると、ＮＡＮＤ素
子Ｇ２８の出力もハイレベルに戻る。
【００５８】入力端子２９からは、入力端子２７から入
力される同期分離パルスの前エッジから３３μｓまでの
期間ハイレベルになるようなパルスが入力され、入力端
子３０からは、入力端子２７から入力される同期分離パ
ルスの前エッジから５０μｓまでの期間ハイレベルにな
るようなパルスが入力されているので、ＮＡＮＤ素子Ｇ
３３の出力は、ＮＡＮＤ素子Ｇ２８の出力がローレベル
に変化した瞬間から５０μｓまでの期間がローレベルに
なるようなパルスが出力され、出力端子３５には常にハ
イレベルが出力されている。その時、インバータＧ１２
の出力の最初の立ち上がりエッジから３８パルス目が入
力されていない時、ＮＡＮＤ素子Ｇ２９の出力はハイレ
ベルのままであるので、ＮＡＮＤ素子Ｇ３５の出力もハ
イレベルのままである。したがって、ＡＮＤ素子Ｇ４２
の出力はインバータＧ４０の出力がそのまま出力される
ため、出力端子３６には、入力端子２７から入力される
同期分離パルスの後エッジから３３μｓまでがローレベ
ルとなるようなパルスが出力される。この場合、ＦＭ変
調器５のＦＭ変調周波数ｆO が３．８ＭＨｚよりわずか
に大きいということを意味しているので、誤差信号をＦ
Ｍ変調器５にフィードバックさせることによりＦＭ変調
器５のＦＭ変調周波数ｆO を下げるように自動調整を行
う。
力される同期分離パルスの前エッジから３３μｓまでの
期間ハイレベルになるようなパルスが入力され、入力端
子３０からは、入力端子２７から入力される同期分離パ
ルスの前エッジから５０μｓまでの期間ハイレベルにな
るようなパルスが入力されているので、ＮＡＮＤ素子Ｇ
３３の出力は、ＮＡＮＤ素子Ｇ２８の出力がローレベル
に変化した瞬間から５０μｓまでの期間がローレベルに
なるようなパルスが出力され、出力端子３５には常にハ
イレベルが出力されている。その時、インバータＧ１２
の出力の最初の立ち上がりエッジから３８パルス目が入
力されていない時、ＮＡＮＤ素子Ｇ２９の出力はハイレ
ベルのままであるので、ＮＡＮＤ素子Ｇ３５の出力もハ
イレベルのままである。したがって、ＡＮＤ素子Ｇ４２
の出力はインバータＧ４０の出力がそのまま出力される
ため、出力端子３６には、入力端子２７から入力される
同期分離パルスの後エッジから３３μｓまでがローレベ
ルとなるようなパルスが出力される。この場合、ＦＭ変
調器５のＦＭ変調周波数ｆO が３．８ＭＨｚよりわずか
に大きいということを意味しているので、誤差信号をＦ
Ｍ変調器５にフィードバックさせることによりＦＭ変調
器５のＦＭ変調周波数ｆO を下げるように自動調整を行
う。
【００５９】また、インバータＧ１２の出力の最初の立
ち上がりエッジから、ｆO ／９パルスがローレベルの期
間中に３７パルス目が入力されなかった時は、ＮＡＮＤ
素子Ｇ２８の出力はハイレベルのままであり、ＮＡＮＤ
素子Ｇ３３の出力もハイレベルのままとなる。その時、
出力端子３５には、入力端子２７から入力される同期分
離パルスの後エッジから３３μｓまでがローレベルとな
るようなパルスが出力される。この場合、ＦＭ変調器５
のＦＭ変調周波数ｆO が３．８ＭＨｚより充分大きいと
いうことを意味しているので、誤差信号をＦＭ変調器５
にフィードバックさせることによりＦＭ変調器５のＦＭ
変調周波数ｆO を下げるように自動調整を行う。
ち上がりエッジから、ｆO ／９パルスがローレベルの期
間中に３７パルス目が入力されなかった時は、ＮＡＮＤ
素子Ｇ２８の出力はハイレベルのままであり、ＮＡＮＤ
素子Ｇ３３の出力もハイレベルのままとなる。その時、
出力端子３５には、入力端子２７から入力される同期分
離パルスの後エッジから３３μｓまでがローレベルとな
るようなパルスが出力される。この場合、ＦＭ変調器５
のＦＭ変調周波数ｆO が３．８ＭＨｚより充分大きいと
いうことを意味しているので、誤差信号をＦＭ変調器５
にフィードバックさせることによりＦＭ変調器５のＦＭ
変調周波数ｆO を下げるように自動調整を行う。
【００６０】ｆO ／９パルスがローレベルの期間で、イ
ンバータＧ１２の出力の最初の立ち上がりエッジから３
８パルス目が入力された時、ＮＡＮＤ素子Ｇ２９の出力
はローレベルに変化する。そして、ｆO ／９パルスがハ
イレベルになると、ＮＡＮＤ素子Ｇ２９の出力もハイレ
ベルに戻る。ＮＡＮＤ素子Ｇ３５の出力は、ＮＡＮＤ素
子Ｇ２９の出力がローレベルに変化した瞬間から５０μ
ｓまでの期間がローレベルになるようなパルスが出力さ
れており、出力端子３６には常にハイレベルが出力され
ている。
ンバータＧ１２の出力の最初の立ち上がりエッジから３
８パルス目が入力された時、ＮＡＮＤ素子Ｇ２９の出力
はローレベルに変化する。そして、ｆO ／９パルスがハ
イレベルになると、ＮＡＮＤ素子Ｇ２９の出力もハイレ
ベルに戻る。ＮＡＮＤ素子Ｇ３５の出力は、ＮＡＮＤ素
子Ｇ２９の出力がローレベルに変化した瞬間から５０μ
ｓまでの期間がローレベルになるようなパルスが出力さ
れており、出力端子３６には常にハイレベルが出力され
ている。
【００６１】同じように、ｆO ／９パルスがローレベル
の期間で、インバータＧ１２の出力の最初の立ち上がり
エッジから４０パルス目以上が入力された時、出力端子
３８には、入力端子２７から入力される同期分離パルス
の後エッジから３３μｓまでがハイレベルとなるような
パルスが出力され、出力端子３７には常にローレベルが
出力される。この場合、ＦＭ変調器５のＦＭ変調周波数
ｆO が３．８ＭＨｚより充分小さいということを意味し
ているので、誤差信号をＦＭ変調器５にフィードバック
させることによりＦＭ変調器５のＦＭ変調周波数ｆO を
上げるように自動調整を行う。
の期間で、インバータＧ１２の出力の最初の立ち上がり
エッジから４０パルス目以上が入力された時、出力端子
３８には、入力端子２７から入力される同期分離パルス
の後エッジから３３μｓまでがハイレベルとなるような
パルスが出力され、出力端子３７には常にローレベルが
出力される。この場合、ＦＭ変調器５のＦＭ変調周波数
ｆO が３．８ＭＨｚより充分小さいということを意味し
ているので、誤差信号をＦＭ変調器５にフィードバック
させることによりＦＭ変調器５のＦＭ変調周波数ｆO を
上げるように自動調整を行う。
【００６２】また、インバータＧ１２の出力の最初の立
ち上がりエッジから、ｆO ／９パルスがローレベルの期
間中に４０パルス目が入力されなかった時で、３９パル
ス目が入力された時は、出力端子３８には常にローレベ
ルが出力されるが、出力端子３７には、入力端子２７か
ら入力される同期分離パルスの後エッジから３３μｓま
でがハイレベルとなるようなパルスが出力される。この
場合、ＦＭ変調器５のＦＭ変調周波数ｆO が３．８ＭＨ
ｚよりわずかに小さいということを意味しているので、
誤差信号をＦＭ変調器５にフィードバックさせることに
よりＦＭ変調器５のＦＭ変調周波数ｆO を上げるように
自動調整を行う。
ち上がりエッジから、ｆO ／９パルスがローレベルの期
間中に４０パルス目が入力されなかった時で、３９パル
ス目が入力された時は、出力端子３８には常にローレベ
ルが出力されるが、出力端子３７には、入力端子２７か
ら入力される同期分離パルスの後エッジから３３μｓま
でがハイレベルとなるようなパルスが出力される。この
場合、ＦＭ変調器５のＦＭ変調周波数ｆO が３．８ＭＨ
ｚよりわずかに小さいということを意味しているので、
誤差信号をＦＭ変調器５にフィードバックさせることに
よりＦＭ変調器５のＦＭ変調周波数ｆO を上げるように
自動調整を行う。
【００６３】また、インバータＧ１２の出力の最初の立
ち上がりエッジから、ｆO ／９パルスがローレベルの期
間中に３９パルス目が入力されなかった時は、出力端子
３８および出力端子３７は常にローレベルである。図１
０は本発明の第３の実施の形態における積分回路２４，
２６の回路図を示すものである。図１０において、３９
は電源（Ｖｃｃ）、４０は出力端子、４１〜４４は入力
端子、Ｃ１はコンデンサ、Ｒ１〜Ｒ２２は抵抗、Ｑ１〜
Ｑ２０はトランジスタ、Ｉ１は抵抗Ｒ１０に流れる電
流、Ｉ２は抵抗Ｒ９に流れる電流、Ｉ３は抵抗Ｒ１２に
流れる電流、Ｉ４は抵抗Ｒ１１に流れる電流である。
ち上がりエッジから、ｆO ／９パルスがローレベルの期
間中に３９パルス目が入力されなかった時は、出力端子
３８および出力端子３７は常にローレベルである。図１
０は本発明の第３の実施の形態における積分回路２４，
２６の回路図を示すものである。図１０において、３９
は電源（Ｖｃｃ）、４０は出力端子、４１〜４４は入力
端子、Ｃ１はコンデンサ、Ｒ１〜Ｒ２２は抵抗、Ｑ１〜
Ｑ２０はトランジスタ、Ｉ１は抵抗Ｒ１０に流れる電
流、Ｉ２は抵抗Ｒ９に流れる電流、Ｉ３は抵抗Ｒ１２に
流れる電流、Ｉ４は抵抗Ｒ１１に流れる電流である。
【００６４】入力端子４１に図９の出力端子３６を、入
力端子４２に図９の出力端子３７を、入力端子４３に図
９の出力端子３５を、入力端子４４に図９の出力端子３
８を接続し、例えば、Ｉ１＝Ｉ２＝９０μＡ、Ｉ３＝Ｉ
４＝９００μＡ、Ｃ１＝４７μＦに設定しておく。ＦＭ
変調器５のＦＭ変調周波数ｆO が３．８ＭＨｚより充分
小さい時は電流Ｉ４でコンデンサＣ１が充電され、ＦＭ
変調器５のＦＭ変調周波数ｆO がわずかに小さい時は電
流Ｉ２でコンデンサＣ１が充電される。したがって、電
流Ｉ４の方が電流Ｉ２より１０倍大きいため、出力端子
４０の単位電圧当たりの応答時間は、電流Ｉ４でコンデ
ンサＣ１が充電される時の方が電流Ｉ２でコンデンサＣ
１が充電される時よりも１０倍早い。
力端子４２に図９の出力端子３７を、入力端子４３に図
９の出力端子３５を、入力端子４４に図９の出力端子３
８を接続し、例えば、Ｉ１＝Ｉ２＝９０μＡ、Ｉ３＝Ｉ
４＝９００μＡ、Ｃ１＝４７μＦに設定しておく。ＦＭ
変調器５のＦＭ変調周波数ｆO が３．８ＭＨｚより充分
小さい時は電流Ｉ４でコンデンサＣ１が充電され、ＦＭ
変調器５のＦＭ変調周波数ｆO がわずかに小さい時は電
流Ｉ２でコンデンサＣ１が充電される。したがって、電
流Ｉ４の方が電流Ｉ２より１０倍大きいため、出力端子
４０の単位電圧当たりの応答時間は、電流Ｉ４でコンデ
ンサＣ１が充電される時の方が電流Ｉ２でコンデンサＣ
１が充電される時よりも１０倍早い。
【００６５】また、ＦＭ変調器５のＦＭ変調周波数ｆO
が３．８ＭＨｚより充分大きい時は電流Ｉ３でコンデン
サＣ１が放電され、ＦＭ変調器５のＦＭ変調周波数ｆO
がわずかに大きい時は電流Ｉ１でコンデンサＣ１が放電
される。したがって、電流Ｉ３の方が電流Ｉ１より１０
倍大きいため、出力端子４０の単位電圧当たりの応答時
間は、電流Ｉ３でコンデンサＣ１が放電される時の方が
電流Ｉ１でコンデンサＣ１が放電される時よりも１０倍
早い。
が３．８ＭＨｚより充分大きい時は電流Ｉ３でコンデン
サＣ１が放電され、ＦＭ変調器５のＦＭ変調周波数ｆO
がわずかに大きい時は電流Ｉ１でコンデンサＣ１が放電
される。したがって、電流Ｉ３の方が電流Ｉ１より１０
倍大きいため、出力端子４０の単位電圧当たりの応答時
間は、電流Ｉ３でコンデンサＣ１が放電される時の方が
電流Ｉ１でコンデンサＣ１が放電される時よりも１０倍
早い。
【００６６】以上のように、第３の実施の形態によれ
ば、第１の実施の形態の効果に加え、電源投入時やモー
ド切り換え時といった過渡応答時と、ＦＭ変調器５のＦ
Ｍ変調周波数ｆO が自動調整されている定常応答時とで
積分定数を別々に設定しているため、定常応答時定数を
最適化させたまま過渡応答を十分に早くすることができ
るという効果がある。
ば、第１の実施の形態の効果に加え、電源投入時やモー
ド切り換え時といった過渡応答時と、ＦＭ変調器５のＦ
Ｍ変調周波数ｆO が自動調整されている定常応答時とで
積分定数を別々に設定しているため、定常応答時定数を
最適化させたまま過渡応答を十分に早くすることができ
るという効果がある。
【００６７】
【発明の効果】本発明の請求項１記載の映像信号処理装
置によれば、ＦＭ変調器のＦＭ変調周波数を一定期間カ
ウントしてできたゲートパルス、つまり第２のパルス発
生器の出力パルスを第２のカウンタのリセットパルスと
して用いているため、ＶＸＯの出力パルス（２×ｆSCパ
ルス）の立ち上がり位相差やデューティの違いに全く依
存することなく、ＦＭ変調器のＦＭ変調周波数を自動制
御することができる。
置によれば、ＦＭ変調器のＦＭ変調周波数を一定期間カ
ウントしてできたゲートパルス、つまり第２のパルス発
生器の出力パルスを第２のカウンタのリセットパルスと
して用いているため、ＶＸＯの出力パルス（２×ｆSCパ
ルス）の立ち上がり位相差やデューティの違いに全く依
存することなく、ＦＭ変調器のＦＭ変調周波数を自動制
御することができる。
【００６８】本発明の請求項２記載の映像信号処理装置
によれば、請求項１記載の映像信号処理装置の効果に加
えて、ＦＭ変調器のＦＭ変調周波数を一定期間カウント
してできたゲートパルス、つまり第２のパルス発生器の
出力パルスのバラツキに対しても、自動調整されるＦＭ
変調器のＦＭ変調周波数の精度を２倍に向上させること
ができるという効果がある。
によれば、請求項１記載の映像信号処理装置の効果に加
えて、ＦＭ変調器のＦＭ変調周波数を一定期間カウント
してできたゲートパルス、つまり第２のパルス発生器の
出力パルスのバラツキに対しても、自動調整されるＦＭ
変調器のＦＭ変調周波数の精度を２倍に向上させること
ができるという効果がある。
【００６９】本発明の請求項３記載の映像信号処理装置
によれば、請求項１記載の映像信号処理装置の効果に加
えて、電源投入時やモード切り換え時といった過渡応答
時と、ＦＭ変調器のＦＭ変調周波数が自動調整されてい
る定常応答時とで積分定数を別々に設定しているため、
定常応答時定数を最適化させたまま過渡応答を十分に早
くすることができるという効果がある。
によれば、請求項１記載の映像信号処理装置の効果に加
えて、電源投入時やモード切り換え時といった過渡応答
時と、ＦＭ変調器のＦＭ変調周波数が自動調整されてい
る定常応答時とで積分定数を別々に設定しているため、
定常応答時定数を最適化させたまま過渡応答を十分に早
くすることができるという効果がある。
【図１】本発明の第１の実施の形態における映像信号処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態の構成による動作説
明（ｆSCのデューティが５０％の時）のためのタイムチ
ャートである。
明（ｆSCのデューティが５０％の時）のためのタイムチ
ャートである。
【図３】本発明の第１の実施の形態の構成による動作説
明（ｆSCのデューティが２５％の時）のためのタイムチ
ャートである。
明（ｆSCのデューティが２５％の時）のためのタイムチ
ャートである。
【図４】本発明の第１の実施の形態におけるカウンタ・
パルス発生器・デコーダ・誤差信号発生器の具体構成例
を示す回路図である。
パルス発生器・デコーダ・誤差信号発生器の具体構成例
を示す回路図である。
【図５】図４の回路の動作を示す第１のタイムチャート
である。
である。
【図６】図４の回路の動作を示す第２のタイムチャート
である。
である。
【図７】本発明の第２の実施の形態における映像信号処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
【図８】本発明の第３の実施の形態における映像信号処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
【図９】本発明の第３の実施の形態におけるカウンタ・
パルス発生器・デコーダ・誤差信号発生器の具体構成例
を示す回路図である。
パルス発生器・デコーダ・誤差信号発生器の具体構成例
を示す回路図である。
【図１０】本発明の第３の実施の形態における積分回路
の具体構成例を示す回路図である。
の具体構成例を示す回路図である。
【図１１】従来の映像信号処理装置の構成を示すブロッ
ク図である。
ク図である。
【図１２】従来の構成による動作説明（ｆSCのデューテ
ィが５０％の時）のためのタイムチャートである。
ィが５０％の時）のためのタイムチャートである。
【図１３】従来の構成による動作説明（ｆSCのデューテ
ィが２５％の時）のタイムチャートである。
ィが２５％の時）のタイムチャートである。
１ 輝度信号入力端子 ２ クランプ回路 ３ プリエンファシス回路 ４ ホワイトクリップ／ダーククリップ回路 ５ 周波数変調器 ６ ＦＭ輝度信号出力端子 ７ 同期分離回路 ８ パルス発生器 ９ カウンタ １０ パルス発生器 １１ 水晶発振器（ＶＸＯ） １２ カウンタ １３ デコーダ １４ 誤差信号発生器 １５ 積分回路 １６ 水晶発振器（ＶＸＯ） １７ カウンタ １８ デコーダ １９ インバータ素子 ２０ カウンタ ２１ デコーダ ２２ 誤差信号発生器 ２３ 誤差信号発生器 ２４ 積分回路 ２５ 誤差信号発生器 ２６ 積分器 ２７〜３１ 入力端子 ３２〜３３ 出力端子 ３４ 入力端子 ３５〜３８ 出力端子 ３９ 電源（Ｖｃｃ） ４０ 出力端子 ４１〜４４ 入力端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−308661（ＪＰ，Ａ) 特開 平２−146151（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/91 - 5/956 H04N 9/79 - 9/898
Claims (3)
- 【請求項１】 輝度信号を周波数変調する周波数変調器
と、 前記輝度信号から同期信号分離を行う同期分離回路と、 前記同期分離回路より得られた水平同期パルスの前エッ
ジから所定時間幅のパルスを発生する第１のパルス発生
器と、 前記第１のパルス発生器より発生したパルスをリセット
入力とし、前記周波数変調器の出力信号をクロック入力
としてそのクロックパルスを水平同期パルスの前エッジ
からカウントする第１のカウンタと、 前記第１のカウンタのカウント値が１から所定値までの
期間パルスを出力する第２のパルス発生器と、 所定の周波数で発振する基準周波数発振器と、 前記第２のパルス発生器より発生したパルスをリセット
入力とし、前記基準周波数発振器の出力信号をクロック
入力としてそのクロックパルスを水平同期パルスの前エ
ッジからカウントする第２のカウンタと、 前記第２のカウンタの出力信号からなるデコード値と規
定値との大小関係に応じて出力状態を異ならせるデコー
ダと、 前記デコーダの出力に基づき前記デコーダに入力される
デコード値と規定値との間の大小関係に応じて誤差信号
を発生する誤差信号発生器と、 前記誤差信号発生器から出力される誤差信号を積分し誤
差積分信号を前記周波数変調器に対して周波数変調周波
数を一定に制御するための制御信号として供給する積分
回路とを備えた映像信号処理装置。 - 【請求項２】 輝度信号を周波数変調する周波数変調器
と、 前記輝度信号から同期信号分離を行う同期分離回路と、 前記同期分離回路より得られた水平同期パルスの前エッ
ジから所定時間幅のパルスを発生する第１のパルス発生
器と、 前記第１のパルス発生器より発生したパルスをリセット
入力とし、前記周波数変調器の出力信号をクロック入力
としてそのクロックパルスを水平同期パルスの前エッジ
からカウントする第１のカウンタと、 前記第１のカウンタのカウント値が１から所定値までの
期間パルスを出力する第２のパルス発生器と、 所定の周波数で発振する基準周波数発振器と、 前記第２のパルス発生器より発生したパルスをリセット
入力とし、前記基準周波数発振器の出力信号をクロック
入力としてそのクロックパルスを水平同期パルスの前エ
ッジからカウントする第２のカウンタと、 前記第２のカウンタの出力信号からなるデコード値と規
定値との大小関係に応じて出力状態を異ならせる第１の
デコーダと、 前記基準周波数発振器の出力信号を反転させるインバー
タと、 前記第２のパルス発生器より発生したパルスをリセット
入力とし、前記インバータの出力信号をクロック入力と
してそのクロックパルスを水平同期パルスの前エッジか
らカウントする第３のカウンタと、 前記第３のカウンタの出力信号からなるデコード値と規
定値との大小関係に応じて出力状態を異ならせる第２の
デコーダと、 前記第１および第２のデコーダの出力に基づき前記第１
および第２のデコーダにそれぞれ入力されるデコード値
と規定値との間の大小関係に応じて誤差信号を発生する
誤差信号発生器と、 前記誤差信号発生器から出力される誤差信号を積分し誤
差積分信号を前記周波数変調器に対して周波数変調周波
数を一定に制御するための制御信号として供給する積分
回路とを備えた映像信号処理装置。 - 【請求項３】 輝度信号を周波数変調する周波数変調器
と、 前記輝度信号から同期信号分離を行う同期分離回路と、 前記同期分離回路より得られた水平同期パルスの前エッ
ジから所定時間幅のパルスを発生する第１のパルス発生
器と、 前記第１のパルス発生器より発生したパルスをリセット
入力とし、前記周波数変調器の出力信号をクロック入力
としてそのクロックパルスを水平同期パルスの前エッジ
からカウントする第１のカウンタと、 前記第１のカウンタのカウント値が１から所定値までの
期間パルスを出力する第２のパルス発生器と、 所定の周波数で発振する基準周波数発振器と、 前記第２のパルス発生器より発生したパルスをリセット
入力とし、前記基準周波数発振器の出力信号をクロック
入力としてそのクロックパルスを水平同期パルスの前エ
ッジからカウントする第２のカウンタと、 前記第２のカウンタの出力信号からなるデコード値と規
定値との大小関係に応じて出力状態を異ならせるデコー
ダと、 前記デコーダの出力に基づき前記デコーダに入力される
デコード値と規定値との間の差の小さい大小関係に応じ
て誤差信号を発生する第１の誤差信号発生器と、 前記第１の誤差信号発生器より発生した誤差信号を積分
し誤差積分信号を前記周波数変調器に対して周波数変調
周波数を一定に制御するための制御信号として供給する
時定数の小さい第１の積分回路と、 前記デコーダの出力に基づき前記デコーダに入力される
デコード値と規定値との間の差の大きい大小関係に応じ
て誤差信号を発生する第２の誤差信号発生器と、 前記第２の誤差信号発生器より発生した誤差信号を積分
し誤差積分信号を前記周波数変調器に対して前記周波数
変調周波数を一定に制御するための制御信号として供給
する時定数の大きい第２の積分回路とを備えた映像信号
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25596896A JP3145316B2 (ja) | 1996-09-27 | 1996-09-27 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25596896A JP3145316B2 (ja) | 1996-09-27 | 1996-09-27 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10108137A JPH10108137A (ja) | 1998-04-24 |
| JP3145316B2 true JP3145316B2 (ja) | 2001-03-12 |
Family
ID=17286083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Families Citing this family (1)
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-
1996
- 1996-09-27 JP JP25596896A patent/JP3145316B2/ja not_active Expired - Fee Related
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