JP3145016B2 - セレクタ回路及びセレクタ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば、可変遅
延方式のビット位相同期回路で使用される多段構 成のセ
レクタ回路に関する。また、この発明は、このセレクタ
回路と、その制御回路とを備えたセレクタ装置に関す
る。

【０００２】

【従来の技術】一般に、通信装置には、伝送路とのイン
タフェースをとる信号インタフェース部が設けられてい
る。この信号インタフェース部には、受信信号と基準信
号とのビット位相同期を確立するためのビット位相同期
回路が設けられている。

【０００３】このビット位相同期回路としては、可変遅
延方式のビット位相同期回路が知られている。この可変
遅延方式のビット位相同期回路は、受信信号を遅延して
位相の異なるＬ（Ｌは２以上の自然数）個の信号を生成
し、このＬ個の信号を位相の遅れる方向あるいは進む方
向に順次１つずつ選択し、この被選択信号と基準信号と
の位相を比較することにより、ビット位相同期を確立す
るものである。

【０００４】このビット位相同期回路を構成するために
は、Ｌ個の信号から１つの信号を選択するためのＬ：１
セレクタ回路が必要になる。このＬ：１セレクタ回路
は、Ｌ個の信号が入力されるＬ個の入力端子を有し、こ
のＬ個の入力端子に付与されたＬ個のアドレスの１つが
指定されると、このアドレスが付与された入力端子に入
力される信号を出力するようになっている。

【０００５】ビット位相同期回路の場合、Ｌ：１セレク
タ回路の入力端子に付与されたアドレスを指定するため
の選択信号は、通常、アップダウンカウンタで生成され
る。これは、ビット位相同期回路の場合、上記のごと
く、Ｌ個の信号を位相が遅れる方向あるいは進む方向に
順次１つずつ選択する必要があるからである。

【０００６】ところで、Ｌ：１セレクタ回路は、入力信
号の数Ｌが少ない場合は、１つのセレクタ素子で構成す
ることができる。しかし、入力信号の数Ｌが多い場合、
例えば、信号の数Ｌが１００もある場合は、１つのセレ
クタ素子で構成することは困難となる。したがって、こ
の場合は、多段構成のＬ：１セレクタ回路を用いる必要
がある。

【０００７】この多段構成のＬ：１セレクタ回路は、入
力信号の数ＬがＭ×Ｎ（Ｍ，Ｎは共に２以上の自然数）
で表される場合は、例えば、Ｎ個のＭ：１セレクタと、
その後段に設けられた１個のＮ：１セレクタにより構成
することができる。

【０００８】このような構成の場合、選択信号生成用の
アップダウンカウンタは、Ｍ：１セレクタとＮ：１セレ
クタで別々に設けられる。

【０００９】また、Ｍ：１セレクタ側では、通常、１つ
のアップダウンカウンタがすべてのＭ：１セレクタで共
用される。これは、Ｎ個のＭ：１セレクタに選択信号を
供給するための信号線の数を少なくするためと、このア
ップダウンカウンタの回路規模を小さくするためであ
る。

【００１０】１つのアップダウンカウンタをすべての
Ｍ：１セレクタで共用する構成の場合、すべてのＭ：１
セレクタで、同じアドレスが使用される。この場合、従
来は、Ｌ個の入力信号の並びに対し、Ｍ個のアドレスを
すべてのＭ：１セレクタで同じ方向に並べるようになっ
ていた。

【００１１】

【発明が解決しようとする課題】しかしながら、Ｌ個の
入力信号の並びに対し、Ｍ個のアドレスをすべてのＭ：
１セレクタで同じ方向に並べる構成では、その後段の
Ｎ：１セレクタにおいて、被選択信号を切り替える際
に、一時的に切替え先の信号以外の信号が出力される場
合があるという問題があった。

【００１２】すなわち、上記構成においては、Ｎ：１セ
レクタにおいて、被選択信号を切り替えるとき、Ｍ：１
セレクタにおいても、被選択信号を切り替える必要があ
る場合がある。これは、すべてのＭ：１セレクタで１つ
のアップダウンカウンタを共用しているため、Ｎ：１セ
レクタで被選択信号を切り替えるとき、切替え先のＭ：
１セレクタでは、切替え先の信号とは対極にある信号が
選択されているからである。

【００１３】このとき、Ｍ：１セレクタの切り替えタイ
ミングがＮ：１セレクタの切り替えタイミングより遅れ
ると、Ｎ：１セレクタで被選択信号の切替えが行われた
とき、切替え先のＭ：１セレクタでは、未だ、切替え先
の信号と対極に位置する信号が選択されている。

【００１４】これにより、この場合は、Ｎ：１セレクタ
で、一時的に、切替え先の信号と対極に位置する信号が
選択されてしまう。その結果、Ｎ：１セレクタの選択出
力に、いわゆるひげが発生してしまう。

【００１５】この問題は、Ｍ：１セレクタの切替えタイ
ミングをＮ：１セレクタの切替えタイミングと同じにす
れば解決することができる。しかし、独立した２つのカ
ウンタを正確に同期させることは非常に困難である。し
たがって、従来とは異なる構成で、この問題を解決する
ことができる技術が望まれる。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、（ａ）位相、振幅、情報内容などの
信号特徴が異なるＬ（＝Ｍ×Ｎ、但し、Ｍ，Ｎは２以上
の自然数）個の信号の中から１個の信号を選択するセレ
クタ回路において、（ｂ）前記Ｌ個の信号を、位相、振
幅、情報内容などの信号特徴面からの順序に従ってＭ個
ずつに分けることにより得られるＮ個の信号ブロックの
それぞれに設けられ、それぞれ対応する信号ブロックに
属するＭ個の信号が入力されるＭ個の入力端子を有し、
このＭ個の入力端子のそれぞれに付与されたＭ個のアド
レスの１つが指定されると、この指定アドレスに対応す
る入力信号を出力するＮ個の第１のセレクタと、（ｃ）
このＮ個の第１のセレクタから出力されるＮ個の信号が
入力されるＮ個の入力端子を有し、このＮ個の入力端子
のそれぞれに付与されたＮ個のアドレスの１つが指定さ
れると、このアドレスに対応する信号を出力する第２の
セレクタと、（ｄ） 前記Ｎ個の第１のセレクタに共通に
設けられ、前記各第１のセレクタに対し、同一の入力端
子アドレスを指定する選択信号を生成するアップダウン
カウンタとを備え、（ｅ）１番目の前記第１のセレクタ
の１番目の入力端子から、Ｎ番目の前記第１のセレクタ
のＭ番目の入力端子までの全Ｌ個の入力端子には、位
相、振幅、情報内容などの信号特徴面からの順序を保っ
て異なる入力信号を入力させると共に、前記各第１のセ
レクタのＭ個の入力端子に付与されたアドレスの並び
は、隣り合う前記第１のセレクタ間で逆向きに設定され
ていることを特徴とする。 また、第２の発明は、（ａ）
位相、振幅、情報内容などの信号特徴が異なるＬ（＝Ｍ
×Ｎ、但し、Ｍ，Ｎは２以上の自然数）個の信号の中か
ら１個の信号を選択するセレクタ装置において、（ｂ）
前記Ｌ個の信号を、位相、振幅、情報内容などの信号特
徴面からの順序に従ってＭ個ずつに分けることにより得
られるＮ個の信号ブロックのそれぞれに設けられ、対応
する信号ブロックに属するＭ個の信号が入力されるＭ個
の入力端子を有し、このＭ個の入力端子に付与されたＭ
個のアドレスの１つが指定されると、この指定アドレス
に対応する入力信号を出力するＮ個の第１のセレクタ
と、（ｃ）このＮ個の第１のセレクタから出力されるＮ
個の信号が入力されるＮ個の入力端子を有し、このＮ個
の入力端子のそれぞれに付与されたＮ個のアドレスの１
つが指定されると、このアドレスに対応する信号を出力
する第２のセレクタと、（ｄ）前記Ｎ個の第１のセレク
タに共通に設けられ、前記各第１のセレクタに対し、同
一の入力端子アドレスを指定する第１の選択信号を生成
するアップダウンカウンタを用いた第１の選択信号生成
手段と、（ｅ）前記第２のセレクタの入力端子アドレス
を指定する第２の選択信号を生成する第２の選択信号生
成手段と、（ｆ）外部からの出力信号順序変更要求に応
じ、前記第１及び第２の選択信号生成手段からの前記第
１及び第２の選択信号に係る入力端子アドレスの変更起
動及び変更方向を制御する制御手段とを備え、（ｇ）１
番目の前記第１のセレクタの１番目の入力端子から、Ｎ
番目の前記第１のセレクタのＭ番目の入力端子までの全
Ｌ個の入力端子には、位相、振幅、情報内容などの信号
特徴面からの順序を保って異なる入力信号を入力させる
と共に、前記各第１のセレクタのＭ個の入力端子に付与
されたアドレスの並びは、隣り合う前記第１のセレクタ
間で逆向きに設定され、（ｈ）前記制御手段は、外部か
らの出力 信号順序変更要求に応じ、前記第２のセレクタ
で選択される信号を、隣り合う前記第１のセレクタの出
力信号間で切り替える際には、外部からの出力信号順序
変更要求の変更方向が同じであっても、前記第１の選択
信号生成手段からの前記第１の選択信号に係る入力端子
アドレスの変更方向をも切り替えることを特徴とする。

【００１７】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態を詳細に説明する。なお、以下の説明
は、この発明を可変遅延方式のビット位相同期回路に設
けられるＬ：１セレクタ回路とＬ：１セレクタ装置に適
用する場合を代表として説明する。したがって、まず、
この発明の実施の形態を説明する前に、可変遅延方式の
ビット位相同期回路について説明する。

【００１８】［可変遅延方式のビット位相同期回路］ ［構成］ 図２は、可変遅延方式のビット位相同期回路の構成の一
例を示すブロック図である。

【００１９】図示のビット位相同期回路は、可変遅延回
路１０と、同期検出回路２０を有する。

【００２０】ここで、可変遅延回路１０は、入力信号ａ
を異なる遅延量で遅延することにより、位相の異なるＬ
個の信号ｂ（１）〜ｂ（Ｌ）を生成し、これらＬ個の信
号ｂ（１）〜ｂ（Ｌ）を、ビット位相同期が確立するま
で、位相の進む方向あるいは遅れる方向に、順次１つず
つを選択する機能を有する。

【００２１】同期検出回路２０は、可変遅延回路１０の
被選択信号ｃのビット位相が、基準信号のビット位相に
対して、進んでいるか、遅れているか、同期しているか
を判定する機能を有する。

【００２２】可変遅延回路１０は、遅延回路１１と、
Ｌ：１セレクタ回路１２と、制御回路１３を有する。

【００２３】ここで、遅延回路１１は、入力信号ａを異
なる複数の遅延量で遅延することにより、位相の異なる
Ｌ個の信号ｂ（１）〜ｂ（Ｌ）を生成する機能を有す
る。これらＬ個の信号ｂ（１）〜ｂ（Ｌ）の位相は、例
えば、ｂ（１）→ｂ（２）→…→ｂ（Ｌ）の順に一定量
ずつ遅れている。

【００２４】Ｌ：１セレクタ回路１２は、これらＬ個の
信号ｂ（１）〜ｂ（Ｌ）を１つずつ選択する機能を有す
る。

【００２５】制御回路１３は、同期検出回路２０の判定
結果に基づいて、Ｌ個の信号ｂ（１）〜ｂ（Ｌ）が、位
相の進む方向あるいは遅れる方向に、順次１つずつ選択
されるように、Ｌ：１セレクタ回路１２の選択動作を制
御する機能を有する。

【００２６】［動作］ 上記構成を有するビット位相同期回路の動作を説明す
る。

【００２７】入力信号ａは、遅延回路１１に供給され、
異なる複数の遅延量で遅延される。これにより、位相の
異なるＬ個の信号ｂ（１）〜ｂ（Ｌ）が得られる。この
Ｌ個の信号ｂ（１）〜ｂ（Ｌ）は、Ｌ：１セレクタ１２
に供給され、いずれか１つが選択される。

【００２８】この被選択信号ｃは、同期検出回路２０に
供給され、基準信号と位相比較される。これにより、被
選択信号ｃのビット位相が基準信号のビット位相に対し
て、進んでいるか、遅れているか、同期しているかが判
定される。

【００２９】この判定結果は、制御回路１３に供給され
る。制御回路１３は、位相が進んでいるとの判定結果が
得られると、現在選択中の信号より１単位分位相が遅れ
た信号が選択されるように、Ｌ：１セレクタ回路１２の
選択動作を制御する。この制御は、ビット位相が同期し
ているという判定結果が得られるまで続けられる。

【００３０】これに対し、位相が遅れているとの判定結
果が得られると、現在選択中の信号より１単位分位相が
進んだ信号が選択されるように、Ｌ：１セレクタ回路１
２の選択動作を制御する。この制御は、ビット位相が同
期しているという判定結果が得られるまで続けられる。

【００３１】ビット位相が同期しているとの判定結果が
得られると、制御回路１３は、現在選択中の信号がその
まま選択されるように、Ｌ：１セレクタ回路１２の選択
動作を制御する。

【００３２】この状態で、再び、位相が進んでいるとい
う判定結果や遅れているという判定結果が得られると、
制御回路１３は、再び、上述したような制御を実行す
る。これにより、被選択信号ｃと基準信号とのビット位
相同期状態が保持される。 ［一実施の形態］ 次に、この発明の一実施の形態について説明する。

【００３３】 ［構成］ 図１は、この発明の一実施の形態の構成を示すブロック
図である。

【００３４】まず、Ｌ：１セレクタ回路１２の構成を説
明する。

【００３５】図示のＬ：１セレクタ回路１２は、Ｎ個の
Ｍ：１セレクタ３１（１）〜３１（Ｎ）と１個のＮ：１
セレクタ３２を有する。

【００３６】図２の遅延回路１１から出力されるＬ個の
信号ｂ（１）〜ｂ（Ｌ）（ｂ（Ｌ）はｂ（ＮＭ）と表す
こともできる）は、その並びに従って、Ｍ個ずつＮ個の
信号ブロックＸ（１）〜Ｘ（Ｎ）に分けられている。図
１は、位相の遅れる方向（ｂ（１）→ｂ（２）→…→ｂ
（Ｌ））に従って分ける場合を示している。

【００３７】Ｎ個のＭ：１セレクタ３１（１）〜３１
（Ｎ）はそれぞれ、Ｎ個の信号ブロックＸ（１）〜Ｘ
（Ｎ）のそれぞれに１つずつ割り当てられている。各
Ｍ：１セレクタ３１（ｎ）（ｎ＝１〜Ｎ）は、対応する
信号ブロックＸ（ｎ）に含まれるＭ個の信号ｂ（（ｎ−
１）Ｍ＋１）〜ｂ（ｎＭ）の中から１つの信号ｂ（（ｎ
−１）Ｍ＋ｍ）（ｍ＝１〜Ｍ）を選択する機能を有す
る。

【００３８】すなわち、各Ｍ：１セレクタ３１（ｎ）
は、対応する信号ブロックＸ（ｎ）に含まれるＭ個の信
号ｂ（（ｎ−１）Ｍ＋１）〜ｂ（ｎＭ）が供給されるＭ
個の入力端子を有する。このＭ個の入力端子には、それ
ぞれＭ個のアドレスＡ１〜ＡＭが１つずつ付与されてい
る。各Ｍ：１セレクタ３１（ｎ）は、このＭ個のアドレ
スＡ１〜ＡＭの１つのアドレスＡｍが指定されると、こ
のアドレスＡｍが付与された入力端子に入力される信号
ｂ（（ｎ−１）Ｍ＋ｍ）を出力する。

【００３９】Ｍ個のアドレスＡ１〜ＡＭは、すべての
Ｍ：１セレクタ３１（１）〜３１（Ｎ）で、同じ値のも
のが使用されている。これは、後述するように、すべて
のＭ：１セレクタ３１（１）〜３１（Ｎ）で、選択信号
生成用のアップダウンカウンタが兼用されるからであ
る。

【００４０】また、Ｍ個のアドレスＡ１〜ＡＭは、Ｌ個
の信号ｂ（１）〜ｂ（Ｌ）の並びに対し、隣接するＭ：
１セレクタ間で互いに逆向きになるように設定されてい
る。例えば、先頭のＭ：１セレクタ３１（１）において
は、Ｍ個のアドレスＡ１〜ＡＭは、Ｌ個の信号ｂ（１）
〜ｂ（Ｌ）の並びに対し、Ａ１→Ａ２→…→ＡＭの並び
で設定されている。これに対し、２番目のＭ：１セレク
タ３１（２）においては、ＡＭ→Ａ（Ｍ−１）→…→Ａ
１の並びで設定されている。

【００４１】Ｎ：１セレクタ３２は、Ｎ個のＭ：１セレ
クタ３１（１）〜３１（Ｎ）から出力される被選択信号
ｄ（１）〜ｄ（Ｎ）の中からいずれか１つの信号ｄ
（ｎ）を選択する機能を有する。

【００４２】すなわち、Ｎ：１セレクタ３２は、被選択
信号ｄ（１）〜ｄ（Ｎ）が供給されるＮ個の入力端子を
有する。これらＮ個の入力端子には、それぞれＮ個のア
ドレスＡ１〜ＡＮが１つずつ付与されている。Ｎ：１セ
レクタ３２は、これらＮ個のアドレスＡ１〜ＡＮの中の
いずれか１つのアドレスＡｎが指定されると、このアド
レスＡｎが付与された入力端子に入力された信号を選択
出力する。次に、制御回路１３の構成を説明する。

【００４３】図示の制御回路１３は、第１のアップダウ
ンカウンタ４１と、第２のアップダウンカウンタ４２
と、制御部４３とを有する。

【００４４】第１のアップダウンカウンタ４１は、Ｍ：
１セレクタ３１（１）〜３１（Ｎ）のアドレスＡ１〜Ａ
Ｍを指定するための第１の選択信号ｅを生成する機能を
有する。このカウンタ４１は、すべてのＭ：１セレクタ
３１（１）〜３１（Ｎ）で共用されている。

【００４５】第２のアップダウンカウンタ４２は、Ｎ：
１セレクタ３２のアドレスＡ１〜ＡＮを指定するための
第２の選択信号ｆを生成する機能を有する。

【００４６】制御部４３は、同期検出回路２０の判定結
果と、カウンタ４１、４２のカウント値（選択信号ｅ、
ｆの値）に基づいて、カウンタ４１、４２のカウント動
作を制御する機能を有する。

【００４７】図３は、制御部４３による第１のアップダ
ウンカウンタ４１の制御内容を示す説明図である。

【００４８】カウンタ４１に対する制御（第１の制御）
は、Ａ１＜ｅ＜ＡＭの場合の制御と、ｅ＝Ａ１の場合の
制御と、ｅ＝ＡＭの場合の制御に分けられる。

【００４９】また、カウンタ４１に対する制御（第２の
制御）は、Ｎ：１セレクタ３２で選択されているＭ：１
セレクタ（ｎ）のｎが奇数の場合の制御と、偶数の場合
の制御に分けられる。すなわち、第１のアップダウンカ
ウンタ４１は、ｎが奇数の場合と偶数の場合で、同期検
出回路２０の判定結果が同じであっても、カウント方向
を逆向きに設定される。

【００５０】第１の制御の場合分けは、第１のアップダ
ウンカウンタ４１のカウント値（第１の選択信号ｅの
値）に基づいて行われる。第２の制御の場合分けは、第
２のアップダウンカウンタ４２のカウント値（第２の選
択信号ｆの値）に基づいて行われる。

【００５１】図３（ａ）は、Ａ１＜ｅ＜ＡＭの場合の制
御を示す。この場合、制御部４３は、ｎが奇数であれ
ば、同期検出回路２０から被選択信号ｃのビット位相が
進んでいるとの判定結果が得られると、カウンタ４１に
アップ動作を行わせ、遅れているとの判定結果が得られ
ると、ダウン動作を行わせる。

【００５２】これに対し、ｎが偶数であれば、ビット位
相が進んでいるとの判定結果が得られると、ダウン動作
を行わせ、遅れているとの判定結果が得られると、アッ
プ動作を行わせる。

【００５３】図３（ｂ）は、ｅ＝Ａ１の場合の制御を示
す。この場合、ｎが奇数であれば、ビット位相が進んで
いるとの判定結果が得られると、アップ動作を行わせ、
遅れているとの判定結果が得られると、現在の状態を保
持させる。

【００５４】これに対し、ｎが偶数であれば、ビット位
相が進んでいるとの判定結果が得られると、現在の状態
を保持させ、遅れているとの判定結果が得られると、ア
ップ動作を行わせる。

【００５５】図３（ｃ）は、ｅ＝ＡＭの場合の制御を示
す。この場合、ｎが奇数であれば、ビット位相が進んで
いるとの判定結果が得られると、現在の状態を保持さ
せ、遅れているとの判定結果が得られると、ダウン動作
を行わせる。

【００５６】これに対し、ｎが偶数の場合は、ビット位
相が進んでいるとの判定結果が得られると、ダウン動作
を行わせ、遅れているとの判定結果が得られると、現在
の状態を保持させる。図４は、制御部４３による第２の
アップダウンカウンタ４２の制御内容を示す説明図であ
る。

【００５７】カウンタ４２に対する制御も、Ａ１＜ｅ＜
ＡＭの場合の制御と、ｅ＝Ａ１の場合の制御と、ｅ＝Ａ
Ｍの場合の制御に分けられるとともに、ｎが奇数の場合
の制御と、偶数の場合の制御に分けられる。

【００５８】図４（ａ）は、Ａ１＜ｅ＜ＡＭの場合の制
御を示す。この場合は、制御部４３は、ｎが奇数か偶数
かに関係なく、また、同期検出回路２０の判定結果に関
係なく、常に、カウンタ４２に現在の状態を保持させ
る。

【００５９】図４（ｂ）は、ｅ＝Ａ１の場合の制御を示
す。この場合、制御部４３は、ｎが奇数であれば、ビッ
ト位相が進んでいるとの判定結果が得られると、カウン
タ４２に現在の状態を保持させ、遅れているとの判定結
果が得られると、ダウン動作を行わせる。但し、遅れて
いるとの判定結果が得られた場合において、ｆがＡ１の
場合は、ｆをＡＮに切り替える。

【００６０】これに対し、ｎが偶数の場合は、ビット位
相が進んでいるとの判定結果が得られると、アップ動作
を行わせ、遅れているとの判定結果が得られると、現在
の状態を保持させる。但し、進んでいるとの判定結果が
得られた場合において、ｆがＡＮの場合は、ｆをＡ１に
切り替える。

【００６１】図４（ｃ）は、ｅ＝ＡＭの場合の制御を示
す。この場合、制御部４３は、ｎが奇数であれば、ビッ
ト位相が進んでいるとの判定結果が得られると、アップ
動作を行わせ、遅れているとの判定結果が得られると、
現在の状態を保持させる。但し、進んでいるとの判定結
果が得られた場合において、ｆがＡＮの場合は、ｆをＡ
１に切り替える。

【００６２】これに対し、ｎが偶数の場合は、ビット位
相が進んでいるとの判定結果が得られると、現在の状態
を保持させ、遅れているとの判定結果が得られると、ダ
ウン動作を行わせる。但し、遅れているとの判定結果が
得られた場合において、ｆがＡ１の場合は、ｆをＡＮに
切り替える。図５は、Ｍ：１セレクタ３１（ｎ）の具体
的構成の一例を示す回路図である。

【００６３】図示のＭ：１セレクタ３１（ｎ）は、Ｍ個
の２入力アンド回路３１１（１）〜３１１（Ｍ）と、そ
の後段に設けられた１個のＭ入力オア回路３１２を有す
る。

【００６４】Ｍ個の２入力アンド回路３１１（１）〜３
１１（Ｍ）は、それぞれアドレスＡ１〜ＡＭに対応す
る。すなわち、各２入力アンド回路３１１（ｍ）の一方
の入力端子には、信号ｂ（（ｎ−１）Ｍ＋ｍ）が供給さ
れる。また、他方の入力端子には、アドレスＡｍを指定
する選択信号ｅが供給される。

【００６５】２入力アンド回路３１１（１）〜３１１
（Ｍ）の出力信号は、Ｍ入力オア回路３１２に供給され
る。このオア回路３１２の出力は、被選択信号ｄ（ｎ）
として、Ｎ：１セレクタ３２に供給される。

【００６６】なお、詳細な説明は省略するが、Ｎ：１セ
レクタ３２も、２入力アンド回路がＮ個設けられる点
と、オア回路として、Ｎ入力オア回路が設けられる点を
除けば、Ｍ：１セレクタ３１（ｎ）と同じように構成さ
れている。

【００６７】［動作］ま ず、図１に示すセレクタ装置の動作を説明する。

【００６８】各信号ブロックＸ（ｎ）に含まれるＭ個の
信号ｂ（（ｎ−１）Ｍ＋１）〜ｂ（ｎＭ）は、対応する
Ｍ：１セレクタ３１（ｎ）に供給される。各Ｍ：１セレ
クタ３１（ｎ）に供給されたＭ個の信号ｂ（（ｎ−１）
Ｍ＋１）〜ｂ（ｎＭ）は、第１のアップダウンカウンタ
４１から出力された第１の選択信号ｅに従って、いずれ
か１つが選択される。

【００６９】この選択により得られたＮ個の被選択信号
ｄ（１）〜ｄ（Ｎ）は、セレクタ３２に供給され、第２
のアップダウンカウンタ３４から出力された第２の選択
信号ｆに従って、いずれか１つが選択される。

【００７０】この選択により得られた被選択信号ｃは、
同期検出回路２０に供給され、基準信号と位相比較され
る。これにより、被選択信号ｃのビット位相が基準信号
のビット位相より進んでいるか、遅れているか、基準信
号のビット位相と同期状態にあるかが判定される。

【００７１】進んでいるとの判定結果が得られると、被
選択信号ｃが１単位分位相の遅れた信号に切り替えられ
る。これに対し、遅れているとの判定結果が得られる
と、被選択信号ｃが１単位分位相の進んだ信号に切り替
えられる。また、同期状態にあるとの判定結果が得られ
ると、被選択信号ｃは、現在の信号に保持される。

【００７２】以下、この切替え動作を具体例を使って説
明する。

【００７３】いま、第１のアップダウンカウンタ４１か
ら出力される第１の選択信号ｅの値がＡ（Ｍ−１）に設
定され、第２のアップダウンカウンタ４２から出力され
る第２の選択信号ｆの値がＡ１に設定されているものと
する。

【００７４】この場合、Ｎ個のＭ：１セレクタ３１
（１）〜３１（Ｎ）においては、アドレスＡ（Ｍ−１）
が指定される。その結果、各Ｍ：１セレクタ３１（ｎ）
においては、指定アドレスＡ（Ｍ−１）に対応する信号
が選択される。

【００７５】各Ｍ：１セレクタ３１（ｎ）からの出力信
号は、Ｍ：１セレクタ３１（ｎ）のｎが奇数であれば、
ｂ（ｎＭ−１）で表され、偶数であれば、ｂ（（ｎ−
１）Ｍ＋２）で表される。その結果、例えば、Ｍ：１セ
レクタ３１（１）においては、信号ｂ（Ｍ−１）が選択
される。また、Ｍ：１セレクタ３１（２）では、信号ｂ
（Ｍ＋２）が選択される。

【００７６】また、Ｎ：１セレクタ３２においては、ア
ドレスＡ１が指定されている。これにより、このＮ：１
セレクタ３２においては、Ｍ：１セレクタ３１（１）か
ら出力される被選択信号ｄ（１）（＝ｂ（Ｍ−１））が
選択される。その結果、このＮ：１セレクタ３２から
は、信号ｂ（Ｍ−１）が出力される。

【００７７】この信号ｂ（Ｍ−１）は、同期検出回路２
０に供給され、基準信号と位相比較される。この比較の
結果、信号ｂ（Ｍ−１）のビット位相が基準信号のビッ
ト位相より進んでいるとの判定結果が得られると、制御
部４３は、第１のアップダウンカウンタ４１に対して
は、アップ動作を行わせる（図３（ａ）のｎ＝奇数、位
相＝進み参照）。また、第２のアップダウンカウンタ４
２に対しては、現在の状態をそのまま保持させる（図４
（ａ）のｎ＝奇数、位相＝進み参照）。

【００７８】これにより、第１の選択信号ｅの値は、Ａ
（Ｍ−１）からＡＭに切り替えられる。その結果、各
Ｍ：１セレクタ３１（ｎ）の指定アドレスは、Ａ（Ｍ−
１）からＡＭに切り替えられる。これにより、例えば、
Ｍ：１セレクタ３１（１）においては、被選択信号ｄ
（１）が信号ｂ（Ｍ−１）から信号ｂ（Ｍ）に切り替え
られる。また、Ｍ：１セレクタ３１（２）においては、
被選択信号ｄ（２）が信号ｂ（Ｍ＋２）から信号ｂ（Ｍ
＋１）に切り替えられる。

【００７９】これに対し、第２の選択信号ｆの値はＡ１
に保持される。これにより、Ｎ：１セレクタ３２の指定
アドレスは、Ａ１に保持される。その結果、このＮ：１
セレクタ３２の被選択信号ｃは、Ｍ：１セレクタ３１
（１）の被選択信号ｄ（１）に保持される。これによ
り、このＮ：１セレクタ３２からは、今度は、信号ｂ
（Ｍ）が出力される。

【００８０】この信号ｂ（Ｍ）は、同期検出回路２０に
供給され、基準信号と位相比較される。この比較の結
果、信号ｂ（Ｍ）のビット位相が基準信号のビット位相
より進んでいるとの判定結果が得られると、制御部４３
は、第１のアップダウンカウンタ４１に対しては、現在
の状態をそのまま保持させる（図３（ｃ）のｎ＝奇数、
位相＝進み参照）。第２のアップダウンカウンタ４２に
対しては、アップ動作を行わせる（図４（ｃ）のｎ＝奇
数、位相＝進み参照）。

【００８１】これにより、第１の選択信号ｅの値は、Ａ
Ｍに保持される。その結果、Ｍ：１セレクタ３１
（１）、３１（２）の被選択信号ｄ（１）、ｄ（２）
は、それぞれ信号ｂ（Ｍ）、ｂ（Ｍ＋１）に保持され
る。

【００８２】これに対し、第２の選択信号ｆの値は、Ａ
１からＡ２に切り替えられる。これにより、Ｎ：１セレ
クタ３２の被選択信号ｃは、Ｍ：１セレクタ３１（１）
の被選択信号ｄ（１）からＭ：１セレクタ３１（２）の
被選択信号ｄ（２）に切り替えられる。その結果、Ｎ：
１セレクタ３２の被選択信号ｃは、信号ｂ（Ｍ）から信
号ｂ（Ｍ＋１）に切り替えられる。

【００８３】この信号ｂ（Ｍ＋１）は、同期検出回路２
０に供給され、基準信号と位相比較される。この比較の
結果、信号ｂ（Ｍ＋１）のビット位相が基準信号のビッ
ト位相より進んでいるとの判定結果が得られると、制御
部４３は、第１のアップダウンカウンタ４１に対して
は、ダウン動作を行わせる（図３（ｃ）のｎ＝偶数、位
相＝進み参照）。第２のアップダウンカウンタ４２に対
しては、現在の状態をそのまま保持させる（図４（ｃ）
のｎ＝偶数、位相＝進み参照）。

【００８４】これにより、第１の選択信号ｅの値は、Ａ
（Ｍ）からＡ（Ｍ−１）に切り替えられる。その結果、
Ｍ：１セレクタ（１）においては、被選択信号ｄ（１）
が信号ｂ（Ｍ）から信号ｂ（Ｍ−１）に切り替えられ、
Ｍ：１セレクタ３１（２）においては、被選択信号ｄ
（２）が信号ｂ（Ｍ＋１）から信号ｂ（Ｍ＋２）に切り
替えられる。

【００８５】これに対し、第２の選択信号ｆの値はＡ２
に保持される。これにより、Ｎ：１セレクタ３２の被選
択信号ｃは、被選択信号ｄ（２）に保持される。これに
より、このＮ：１セレクタ３２からは、今度は、信号ｂ
（Ｍ＋２）が出力される。

【００８６】以下、同様に、同期検出回路２０からビッ
ト位相が同期しているとの判定結果が得られるまで、上
述した動作が実行される。そして、ビット位相が同期し
ているとの判定結果が得られると、カウンタ４１、４２
の状態が現在の状態に保持される。

【００８７】なお、詳細な説明は省略するが、ビット位
相が遅れているという判定結果が得られた場合も、同じ
ような動作がなされる。

【００８８】以上の説明から明らかように、この実施の
形態では、Ｎ：１セレクタ３２の被選択信号ｃを切り替
える際、Ｍ：１セレクタ３１（ｎ）においては被選択信
号ｄ（ｎ）を切り替える必要がない。これにより、この
実施の形態では、Ｎ：１セレクタ３２の被選択信号ｃを
切り替えるときに、一時的に切替え先の信号以外の信号
が選択されるのを防止することができる。すなわち、被
選択信号ｃにひげが発生するのを防止することができ
る。

【００８９】以下、このことを図面を参照しながら説明
する。

【００９０】図６は、Ｎ：１セレクタ３２の被選択信号
ｃを、Ｍ：１セレクタ３１（１）の被選択信号ｄ（１）
からＭ：１セレクタ３１（２）の被選択信号ｄ（２）に
切り替える場合の動作を示すタイミングチャートであ
る。すなわち、被選択信号ｃを信号ｂ（Ｍ）から信号ｂ
（Ｍ＋１）に切り替える場合の動作を示すタイミングチ
ャートである。

【００９１】図６おいて、（ａ）は、Ｍ：１セレクタ３
１（１）に入力されるＭ個の信号ｂ（１）〜ｂ（２）を
示し、（ｂ）は、Ｍ：１セレクタ３１（１）の被選択信
号ｄ（１）を示す。（ｃ）は、Ｍ：１セレクタ３１
（２）に入力されるＭ個の信号ｂ（Ｍ＋１）〜ｂ（２
Ｍ）を示し、（ｄ）は、Ｍ：１セレクタ３１（２）の被
選択信号ｄ（２）を示す。（ｅ）、（ｆ）は、それぞれ
選択信号ｅ、ｆを示し、（ｇ）は、Ｎ：１セレクタ３２
の被選択信号ｃを示す。

【００９２】また、ｔ１〜ｔ７は、被選択信号ｃの切替
えタイミングとその前後のタイミングを示す。ここで、
ｔ４は、被選択信号ｃの切り替えタイミングを示す。

【００９３】図６（ｅ）に示すごとく、被選択信号ｃの
切替え前は、第１の選択信号ｅの値がＡＭに設定されて
いる。これにより、Ｍ：１セレクタ３１（１）では、信
号ｂ（Ｍ）が選択され、Ｍ：１セレクタ３１（２）で
は、信号ｂ（Ｍ＋１）が選択されている。

【００９４】これは、切替え先のＭ：１セレクタ３１
（２）では、切替えを行う前に、すでに、切替え先の信
号ｂ（Ｍ＋１）が選択されていることを意味する。これ
により、この実施の形態では、図６（ｄ）、（ｅ）に示
すように、Ｍ：１セレクタ３１（２）の被選択信号ｄ
（２）を切り替えることなく、図６（ｆ）、（ｇ）に示
すように、Ｎ：１セレクタ３２の被選択信号ｃを切り替
えるだけで、被選択信号ｃを信号ｂ（Ｍ）から信号ｂ
（Ｍ＋１）に切り替えることができる。

【００９５】図７は、各タイミングｔ１〜ｔ７における
信号ｅ、ｄ（１）、ｄ（２）、ｆ、ｃの変化の様子を表
にしたものである。

【００９６】これに対し、従来は、図８に示すように、
すべてのＭ：１セレクタ３１（１）Ｑ〜３１（Ｎ）Ｑの
アドレスＡ１〜ＡＭを、信号ｂ（１）〜ｂ（Ｌ）の並び
に対し、同じ向きに設定しているため、制御部４３Ｑ
は、Ｎ：１セレクタ３２Ｑの被選択信号ｃを切り替える
際に、Ｍ：１セレクタ３１（ｎ）の被選択信号ｄ（ｎ）
を切り替える必要があった。

【００９７】なお、図８においては、図１との重複説明
を避けるために、図１と同じような機能を果たす部分に
は、図１の符号にアルファベットＱを付して、詳細な説
明を省略する。

【００９８】

【０１０８】図９は、従来の構成において、被選択信号
ｃを切り替える場合の動作を示すタイミングチャートで
ある。なお、図８には、図５と同様に、被選択信号ｃを
被選択信号ｄ（１）からｄ（２）に切り替える場合の動
作を示す。

【００９９】図９（ｅ）に示すごとく、被選択信号ｃの
切替え前は、第１の選択信号ｅの値はＡＭに設定されて
いる。これにより、Ｍ：１セレクタ３１（１）Ｑでは、
この実施の形態と同様に、信号ｂ（Ｍ）が選択されてい
る。

【０１００】これに対し、Ｍ：１セレクタ３１（２）Ｑ
では、切替え先の信号ｂ（Ｍ＋１）ではなく、これとは
対極にある信号ｂ（２Ｍ）が選択されている。したがっ
て、従来の構成においては、被選択信号ｃを切り替える
場合は、被選択信号ｄ（２）も切り替える必要がある。

【０１０１】しかし、被選択信号ｄ（２）の切替えタイ
ミングｔ５が、図９（ｅ）、（ｆ）に示すように、被選
択信号ｃの切替えタイミングｔ４より遅れると、図９
（ｇ）に示すように、ｔ４からｔ５までの間、被選択信
号ｃに被選択信号ｂ（２Ｍ）が現れる。これにより、被
選択信号ｃの品質が低下する。

【０１０２】図１０は、図７と同様に、図９中の各タイ
ミングｔ１〜ｔ６における信号ｅ、ｄ（１）、ｄ
（２）、ｆ、ｃの変化の様子を表にしたものである。次
に、図５に示すＭ：１セレクタ３１（ｎ）の具体的構成
の動作を説明する。

【０１０３】第１の選択信号ｅの値がＡｍに設定される
と、アドレスＡｍに対応するアンド回路３１１（ｍ）の
みがアクティブ状態に設定される。これにより、Ｍ個の
信号ｂ（（ｎ−１）Ｍ＋１）〜ｂ（ｎＭ）のうち、信号
ｂ（（ｎ−１）Ｍ＋ｍ）のみがアンド回路３１１（ｍ）
を介してオア回路３１２に供給される。その結果、信号
ｂ（（ｎ−１）Ｍ＋ｍ）が被選択信号ｄ（ｎ）として出
力される。 ［効果］ 以上詳述したこの実施の形態によれば、次のような効果
が得られる。

【０１０４】（１）この実施の形態のＬ：１セレクタ回
路によれば、Ｍ：１セレクタ３１（ｎ）のアドレスＡ１
〜ＡＭを、信号ｂ（１）〜ｂ（Ｌ）の並びに対し、隣接
するＭ：１セレクタ間で逆向きに並ぶように設定したの
で、Ｎ：１セレクタ３２の被選択信号ｃを切り替えると
き、Ｍ：１セレクタ３１（ｎ）の被選択信号ｄ（ｎ）を
切り替える必要がない。これにより、被選択信号ｃを切
り替えるとき、この被選択信号ｃに一時的に切替え先の
信号以外の現れるのを防止することができる。

【０１０５】（２）また、この実施の形態のＬ：１セレ
クタ装置によれば、Ｎ：１セレクタ３２の被選択信号ｃ
を切り替えるたびに、Ｍ：１セレクタ３１（ｎ）の被選
択信号ｄ（ｎ）の切替え要求（ビット位相が進んでいる
という判定結果や遅れているという判定結果）に対する
アップダウンカウンタ４１のカウント方向を切り替える
ようにしたので、Ｍ：１セレクタ３１（ｎ）のアドレス
Ａ１〜ＡＭを隣接するセレクタ間で、互いに逆向きとな
るように設定したにもかかわらず、信号ｂ（１）〜ｂ
（Ｌ）をその順番に従って順次１つずつ選択することが
できる。

【０１０６】すなわち、図１の例では、Ｎ：１セレクタ
３２によりｎが奇数のＭ：１セレクタ回路３１（ｎ）が
選択された場合は、ビット位相が進んでいるとの判定結
果が得られると、アップダウンカウンタ４１にアップ動
作を行わせ、遅れているとの判定結果が得られると、ダ
ウン動作を行わせ、ｎが偶数のＭ：１セレクタ回路３１
（ｎ）が選択された場合は、ビット位相が進んでいると
の判定結果が得られると、ダウン動作を行わせ、遅れて
いるとの判定結果が得られると、アップ動作を行わせる
ようにしたので、ｎが奇数のＭ：１セレクタ３１（ｎ）
とｎが偶数のＭ：１セレクタ３１（ｎ）との間で、アド
レスＡ１〜ＡＭを逆向きに設定しているにもかかわら
ず、信号ｂ（１）〜ｂ（Ｌ）をその順序に従って順次１
つずつ選択することができる。

【０１０７】［そのほかの実施の形態］ （１）先の実施の形態では、この発明のセレクタ回路
を、ビット位相同期回路のセレクタ回路に適用する場合
を説明した。しかし、この発明のセレクタ回路は、ビッ
ト位相同期回路以外の回路のセレクタ回路にも適用する
ことができる。これは、この発明のセレクタ装置でも同
様である。

【０１０８】（２）また、先の実施の形態では、この発
明のセレクタ回路を、ディジタル信号を選択するセレク
タ回路に適用する場合を説明した。しかし、この発明
は、アナログ信号を選択するセレクタ回路にも適用する
ことができる。

【０１０９】図１１は、この場合のＭ：１セレクタ３１
（ｎ）の具体的構成の一例を示す回路図である。

【０１１０】図示のＭ：１セレクタ３１（ｎ）は、Ｍ個
のアナログスイッチ３１３（１）〜３１３（Ｍ）を有す
る。アナログスイッチ３１３（１）〜３１３（Ｍ）は、
それぞれアドレスＡ１〜ＡＭに対応する。すなわち、各
アナログスイッチ３１３（ｍ）の入力端子には、信号ｂ
（（ｎ−１）Ｍ＋ｍ）が供給される。また、制御端子に
は、アドレスＡｍを指定する選択信号ｅが供給される。

【０１１１】アナログスイッチ３１３（１）〜３１３
（Ｍ）の出力端子は、ワイヤードオアで接続されてい
る。この接続点は、Ｎ：１セレクタ３２において、アド
レスＡｎが付与された入力端子に接続されている。

【０１１２】各アナログスイッチ３１３（ｍ）は、例え
ば、ＣＭＯＳ（相補形ＭＯＳ）スイッチにより構成され
ている。このＣＭＯＳスイッチとしては、例えば、図１
２に示すようなスイッチや図１３に示すようなスイッチ
を用いることができる。

【０１１３】図１２に示すＣＭＯＳスイッチは、Ｎチャ
ネルのＭＯＳＦＥＴ（絶縁ゲート形電解効果トランジス
タ）１ａと、ＰチャネルのＭＯＳＦＥＴ２ａと、インバ
ータ３ａを有する。

【０１１４】ＭＯＳＦＥＴ１ａ、２ａは並列接続され、
ソースの共通接続点には、入力端子が設定され、ソース
の共通接続点には、出力端子が設定されている。Ｎチャ
ネルＭＯＳＦＥＴ１ａのゲートには、アドレスＡｍを指
定するための選択信号ｅが供給される。ＰチャネルＭＯ
ＳＦＥＴ２ａのゲートには、アドレスＡｍを指定するた
めの選択信号ｅがインバータ３ａを介して供給される。

【０１１５】図１３に示すＣＭＯＳスイッチは、Ｐチャ
ネルＭＯＳＦＥＴ１ｂ、２ｂと、ＮチャネルＭＯＳＦＥ
Ｔ３ｂ、４ｂと、インバータ５ｂを有する。

【０１１６】ＭＯＳＦＥＴ１ｂ、２ｂ、３ｂ、４ｂは直
列接続されている。ＭＯＳＦＥＴ１ｂ、４ｂのゲート
は、共通接続され、この接続点には、入力端子が設定さ
れている。ＭＯＳＦＥＴ２ｂ、３ｂのドレインは、共通
接続され、この接続点には、出力端子が設定されてい
る。

【０１１７】ＮチャネルＭＯＳＦＥＴ３ｂのゲートに
は、アドレスＡｍを指定するための選択信号ｅが供給さ
れる。ＰチャネルＭＯＳＦＥＴ２ｂのゲートには、アド
レスＡｍを指定するための選択信号ｅがインバータ５ｂ
を介して供給される。

【０１１８】上記構成においては、アドレスＡｍを指定
する選択信号ｅがアクティブ状態になると、アナログス
イッチ３１３（ｍ）がオープン状態（アクティブ状態）
になる。これにより、信号ｂ（（ｎ−１）Ｍ＋ｍ）がこ
のアナログスイッチ３１３（ｍ）を介してＮ：１セレク
タ３２に供給される。

【０１１９】なお、詳細な説明は省略するが、Ｎ：１セ
レクタ３２においても、アナログスイッチがＮ個設けら
れる点を除けば、Ｍ：１セレクタ３１（ｎ）と同じよう
に構成される。

【０１２０】（３）また、先の実施の形態では、この発
明のセレクタ回路を、位相が連続的に変化するＬ個の信
号をその変化方向（位相が進む方向あるいは遅れる方
向）に従って、順次１つずつ選択するのに使用されるセ
レクタ回路に適用する場合を説明した。

【０１２１】しかし、この発明は、信号に含まれる情報
であって、位相以外の情報、例えば、振幅が連続的に変
化するＬ個の信号をその変化方向（振幅が増大する方向
あるいは振幅が減少する方向）に従って、順次１つずつ
選択するのに使用されるセレクタ回路にも適用すること
ができる。これは、この発明のセレクタ装置でも同様で
ある。

【０１２２】（４）また、先の実施の形態では、この発
明のセレクタ回路を、Ｌ個の信号をその情報が変化する
２つの方向（情報が位相である場合は、進む方向と遅れ
る方向、振幅である場合は、増大する方向と減少する方
向）に従って、順次１つずつ選択するのに使用されるセ
レクタ回路に適用する場合を説明した。

【０１２３】しかし、この発明は、情報が変化する２つ
の方向のうち、予め定めた１つの方向にのみ従って、Ｌ
個の信号を順次１つずつ選択するのに使用されるセレク
タ回路にも適用することができる。

【０１２４】これは、この発明のセレクタ装置でも同様
である。この場合、Ｍ：１セレクタのアドレス指定用の
カウンタはアップダウンカウンタである必要がある。し
かし、Ｎ：１セレクタのアドレス指定用のカウンタは、
アップカウンタあるいはダウンカウンタであればよい。

【０１２５】（５）また、先の実施の形態では、この発
明のセレクタ回路を、位相等の所定の情報が連続的に変
化するＬ個の信号を１つずつ選択するのに使用されるセ
レクタ回路に適用する場合を説明した。

【０１２６】しかし、この発明は、情報が連続的に変化
するか否かに関係なく、Ｌ個の信号を予め定めた順序で
１つずつ選択するのに使用されるセレクタ回路にも適用
することができる。これは、この発明のセレクタ装置で
も同様である。

【０１２７】（６）また、先の実施の形態では、この発
明のセレクタ回路を、Ｌ個の信号を予め定めた順序に従
って順次１つずつ選択するのに使用されるセレクタ回路
に適用する場合を説明した。

【０１２８】しかし、この発明は、Ｌ個の信号をランダ
ムに１つずつ選択するのに使用されるセレクタ回路にも
適用することができる。

【０１２９】（７）また、先の実施の形態では、この発
明のセレクタ回路を単独で用いる場合を説明した。しか
し、この発明のセレクタ回路は、図１４に示すように、
複数組み合わせて用いるようにしてもよい。図１４の例
では、Ｐ１、Ｐ２、Ｐ３の部分にこの発明を適用するこ
とができる。（８）このほかにも、この発明は、その要
旨を逸脱しない範囲で、種々様々変形実施可能なことは
勿論である。

【０１３０】

【発明の効果】以上詳述したように第１の発明のセレク
タ回路によれば、第１のセレクタのアドレスを、Ｌ個の
信号の並びに対し、隣接する第１のセレクタ間で逆向き
となるように設定したので、第２のセレクタの被選択信
号を切り替えるとき、第１のセレクタの被選択信号を切
り替える必要をなくすことができる。これにより、第２
のセレクタの被選択信号を切り替えるとき、この被選択
信号に一時的に切替え先の信号以外の信号が現れるのを
防止することができる。

【０１３１】また、第２のセレクタ装置によれば、第２
のセレクタの被選択信号を切り替えるたびに、第１のセ
レクタの被選択信号の切替え要求に対する第１のセレク
タのアドレス指定方向を切り替えるようにしたので、第
１のセレクタのアドレスを隣接するセレクタ間で、互い
に逆向きとなるように設定したにもかかわらず、Ｌ個の
信号をその順序に従って順次１つずつ選択するようなこ
ともできる。

【図面の簡単な説明】

【図１】この発明の一実施の形態の構成を示すブロック
図である。

【図２】可変遅延方式のビット位相同期回路の構成を示
すブロック図である。

【図３】第１のアップダウンカウンタの制御内容を示す
図である。

【図４】第２のアップダウンカウンタの制御内容を示す
図である。

【図５】Ｍ：１セレクタの具体的構成の一例を示す回路
図である。

【図６】一実施の形態の被選択信号の切替え動作を示す
タイミングチャートである。

【図７】一実施の形態の被選択信号の切替え動作を示す
表図である。

【図８】従来の構成を示すブロック図である。

【図９】従来の被選択信号の切替え動作を示すタイミン
グチャートである。

【図１０】従来の被選択信号の切替え動作を示す表図で
ある。

【図１１】Ｍ：１セレクタの具体的構成の他の例を示す
回路図である。

【図１２】図１１に示すアナログスイッチの具体的構成
の一例を示す回路図である。

【図１３】図１１に示すアナログスイッチの具体的構成
の他の例を示す回路図である。

【図１４】この発明のセレクタ回路を複数の組み合わせ
る場合の構成の一例を示す回路図である。

【符号の説明】

１２…セレクタ回路 １３…制御回路 ３１（１）〜３１（Ｎ）…Ｍ：１セレクタ ３２…Ｎ：１セレクタ ４１…第１のアップダウンカウンタ ４２…第２のアップダウンカウンタ ４３…制御部 ３１１（１）〜３１１（Ｍ）…２入力アンド回路 ３１２…Ｍ入力オア回路 ３１３（１）〜３１３（Ｍ）…アナログスイッチ １ａ，３ｂ，４ｂ…ＮチャネルＭＯＳＦＥＴ ２ａ，１ｂ，２ｂ…ＰチャネルＭＯＳＦＥＴ ３ａ，５ｂ…インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 太矢 隆士 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平５−268197（ＪＰ，Ａ) 特開 昭63−105512（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H03K 5/00 H03K 17/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 位相、振幅、情報内容などの信号特徴が
   異なるＬ（＝Ｍ×Ｎ、但し、Ｍ，Ｎは２以上の自然数）
   個の信号の中から１個の信号を選択するセレクタ回路に
   おいて、 前記Ｌ個の信号を、位相、振幅、情報内容などの信号特
   徴面からの順序に従ってＭ個ずつに分けることにより得
   られるＮ個の信号ブロックのそれぞれに設けられ、それ
   ぞれ対応する信号ブロックに属するＭ個の信号が入力さ
   れるＭ個の入力端子を有し、このＭ個の入力端子のそれ
   ぞれに付与されたＭ個のアドレスの１つが指定される
   と、この指定アドレスに対応する入力信号を出力するＮ
   個の第１のセレクタと、 このＮ個の第１のセレクタから出力されるＮ個の信号が
   入力されるＮ個の入力端子を有し、このＮ個の入力端子
   のそれぞれに付与されたＮ個のアドレスの１つが指定さ
   れると、このアドレスに対応する信号を出力する第２の
   セレクタと、 前記Ｎ個の第１のセレクタに共通に設けられ、前記各第
   １のセレクタに対し、同一の入力端子アドレスを指定す
   る選択信号を生成するアップダウンカウンタとを備え、 １番目の前記第１のセレクタの１番目の入力端子から、
   Ｎ番目の前記第１のセレクタのＭ番目の入力端子までの
   全Ｌ個の入力端子には、位相、振幅、情報内容などの信
   号特徴面からの順序を保って異なる入力信号を入力させ
   ると共に、 前記各第１のセレクタのＭ個の入力端子に付与されたア
   ドレスの並びは、隣り合う前記第１のセレクタ間で逆向
   きに設定されている ことを特徴とするセレクタ回路。
2. 【請求項２】 位相、振幅、情報内容などの信号特徴が
   異なるＬ（＝Ｍ×Ｎ、但し、Ｍ，Ｎは２以上の自然数）
   個の信号の中から１個の信号を選択するセレクタ装置に
   おいて、 前記Ｌ個の信号を、位相、振幅、情報内容などの信号特
   徴面からの順序に従ってＭ個ずつに分けることにより得
   られるＮ個の信号ブロックのそれぞれに設けられ、対応
   する信号ブロックに属するＭ個の信号が入力されるＭ個
   の入力端子を有し、このＭ個の入力端子に付与されたＭ
   個のアドレスの１つが指定されると、この指定アドレス
   に対応する入力信号を出力するＮ個の第１のセレクタ
   と、 このＮ個の第１のセレクタから出力されるＮ個の信号が
   入力されるＮ個の入力端子を有し、このＮ個の入力端子
   のそれぞれに付与されたＮ個のアドレスの１つが指定さ
   れると、このアドレスに対応する信号を出力する第２の
   セレクタと、前記Ｎ個の第１のセレクタに共通に設けられ、前記各第
   １のセレクタに対し、同一の入力端子アドレスを指定す
   る第１の選択信号を生成するアップダウンカウンタを用
   いた 第１の選択信号生成手段と、 前記第２のセレクタの入力端子アドレスを指定する第２
   の選択信号を生成する第２の選択信号生成手段と、外部からの出力信号順序変更要求に応じ、前記第１及び
   第２の選択信号生成手段からの前記第１及び第２の選択
   信号に係る入力端子アドレスの変更起動及び変更方向を
   制御する 制御手段とを備え、１番目の前記第１のセレクタの１番目の入力端子から、
   Ｎ番目の前記第１のセレクタのＭ番目の入力端子までの
   全Ｌ個の入力端子には、位相、振幅、情報内容などの信
   号特徴面からの順序を保って異なる入力信号を入力させ
   ると共に、前記各第１のセレクタのＭ個の入力端子に付
   与されたアドレスの並びは、隣り合う前記第１のセレク
   タ間で逆向きに設定され、 前記制御手段は、外部からの出力信号順序変更要求に応
   じ、前記第２のセレクタで選択される信号を、隣り合う
   前記第１のセレクタの出力信号間で切り替える際には、
   外部からの出力信号順序変更要求の変更方向が同じであ
   っても、前記第１の選択信号生成手段からの前記第１の
   選択信号に係る入力端子アドレスの変更方向をも切り替
   える ことを特徴とするセレクタ装置。