JP3142310B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP3142310B2 JP3142310B2 JP03165555A JP16555591A JP3142310B2 JP 3142310 B2 JP3142310 B2 JP 3142310B2 JP 03165555 A JP03165555 A JP 03165555A JP 16555591 A JP16555591 A JP 16555591A JP 3142310 B2 JP3142310 B2 JP 3142310B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子における配
線部の形成方法に関するものである。
線部の形成方法に関するものである。
【０００２】
【従来の技術】従来、半導体素子における配線構造は図
２に示すように形成されている。ＩＣ基板１上に絶縁膜
２（例えばＢＰＳＧ）をＣＶＤ法にて形成する。その後
配線となるＡｌ−Ｓｉ系合金膜３をスパッタ法で形成し
配線パターンをホトリソグラフィ（以下ホトリソと省
略）、エッチングで得る。これによって半導体素子が完
成する。しかしながら、集積度が高くなるにつれてＡｌ
−Ｓｉ合金膜３の高反射率によりホトリソ特性が劣化し
てくる。また、後工程の熱処理によるヒロックの発生が
多層配線形成時に層間ショートという問題になってく
る。またＡｌ配線自身の強度も配線幅が細くなるにつれ
て弱くなると考えられる。そのためＡｌ−Ｓｉ合金膜の
上に高融点金属膜をのせて反射防止膜と配線強化をかね
る技術が開発されている。その例を図３に示す。
２に示すように形成されている。ＩＣ基板１上に絶縁膜
２（例えばＢＰＳＧ）をＣＶＤ法にて形成する。その後
配線となるＡｌ−Ｓｉ系合金膜３をスパッタ法で形成し
配線パターンをホトリソグラフィ（以下ホトリソと省
略）、エッチングで得る。これによって半導体素子が完
成する。しかしながら、集積度が高くなるにつれてＡｌ
−Ｓｉ合金膜３の高反射率によりホトリソ特性が劣化し
てくる。また、後工程の熱処理によるヒロックの発生が
多層配線形成時に層間ショートという問題になってく
る。またＡｌ配線自身の強度も配線幅が細くなるにつれ
て弱くなると考えられる。そのためＡｌ−Ｓｉ合金膜の
上に高融点金属膜をのせて反射防止膜と配線強化をかね
る技術が開発されている。その例を図３に示す。
【０００３】ＩＣ基板１１上に先程と同様に絶縁膜１
２、Ａｌ−Ｓｉ系合金膜１３を形成した後スパッタ法に
よってＷ膜１４を形成する。その後、ホトリソ、エッチ
ングによってパターニングする。
２、Ａｌ−Ｓｉ系合金膜１３を形成した後スパッタ法に
よってＷ膜１４を形成する。その後、ホトリソ、エッチ
ングによってパターニングする。
【０００４】この方法を用いることにより、Ｗ膜がＡｌ
−Ｓｉ系合金膜の反射防止膜となって反射率を下げホト
リソ特性を向上させる。そしてその後の熱処理を行って
も層間ショートをひきおこすヒロックの発生をも抑制
し、強い配線を持つ半導体素子が得られるものである。
−Ｓｉ系合金膜の反射防止膜となって反射率を下げホト
リソ特性を向上させる。そしてその後の熱処理を行って
も層間ショートをひきおこすヒロックの発生をも抑制
し、強い配線を持つ半導体素子が得られるものである。
【０００５】
【発明が解決しようとする課題】しかしながら以上述べ
た方法を用いるとＷ／Ａｌ−Ｓｉ／Ｓｉ構造であるコン
タクト孔底部において熱処理後、Ｓｉが浸食されて接合
が劣化しリーク電流が増大する問題がある。原因として
は熱処理によってＷ膜がＡｌ−Ｓｉ系合金膜中に含まれ
ているＳｉと反応しＷＳｉx となりＡｌ−Ｓｉ系合金が
下地Ｓｉを吸い上げるためである。（参考文献：昭和６
０年春季第３２回応用物理学会予稿集（昭６０−３）２
９ｐ−Ｄ−５、ｐ．５０１）
た方法を用いるとＷ／Ａｌ−Ｓｉ／Ｓｉ構造であるコン
タクト孔底部において熱処理後、Ｓｉが浸食されて接合
が劣化しリーク電流が増大する問題がある。原因として
は熱処理によってＷ膜がＡｌ−Ｓｉ系合金膜中に含まれ
ているＳｉと反応しＷＳｉx となりＡｌ−Ｓｉ系合金が
下地Ｓｉを吸い上げるためである。（参考文献：昭和６
０年春季第３２回応用物理学会予稿集（昭６０−３）２
９ｐ−Ｄ−５、ｐ．５０１）
【０００６】この発明は以上述べたＷ／Ａｌ−Ｓｉ系合
金膜／Ｓｉ構造において、後行程での熱処理を行った
際、ＷＳｉx が形成されＡｌ−Ｓｉ系合金膜を通して下
地Ｓｉが浸食されリーク電流が増大するという問題点を
除去するため、Ｓｉと反応しにくいＷ膜を形成しリーク
電流増大を抑えるようにしたものである。
金膜／Ｓｉ構造において、後行程での熱処理を行った
際、ＷＳｉx が形成されＡｌ−Ｓｉ系合金膜を通して下
地Ｓｉが浸食されリーク電流が増大するという問題点を
除去するため、Ｓｉと反応しにくいＷ膜を形成しリーク
電流増大を抑えるようにしたものである。
【０００７】
【課題を解決するための手段】この発明は前述の目的達
成のため、半導体素子の製造方法において、Ａｌ−Ｓｉ
系合金膜を形成した後反射防止膜として引張応力を持つ
Ｓｉと反応しにくいＷ膜を形成するようにしたものであ
る。
成のため、半導体素子の製造方法において、Ａｌ−Ｓｉ
系合金膜を形成した後反射防止膜として引張応力を持つ
Ｓｉと反応しにくいＷ膜を形成するようにしたものであ
る。
【０００８】
【作用】前述のように本発明では、Ａｌ−Ｓｉ系合金膜
の上に引張応力をもつＷ膜を形成したので、ホトリソ時
における高反射率によるホトリソ特性劣化抑制、Ａｌの
ヒロック発生の抑制はもちろんのこと、後工程での熱処
理を行ってもＷとＳｉの反応がおきにくく、Ａｌ−Ｓｉ
系合金を通しての下地Ｓｉの浸食を抑えることができ
る。
の上に引張応力をもつＷ膜を形成したので、ホトリソ時
における高反射率によるホトリソ特性劣化抑制、Ａｌの
ヒロック発生の抑制はもちろんのこと、後工程での熱処
理を行ってもＷとＳｉの反応がおきにくく、Ａｌ−Ｓｉ
系合金を通しての下地Ｓｉの浸食を抑えることができ
る。
【０００９】
【実施例】図１に本発明の実施例の工程断面図を示す。
ＩＣ基板２１に素子分離のための絶縁膜２２（例えばＳ
ｉＯ2 ）を形成し、拡散層２３を形成した後、層間絶縁
膜２４（例えばＢＰＳＧ）をＣＶＤ法にて５０００Å形
成する。その後Ｎ2 雰囲気で９００℃２０分の平坦化フ
ロー熱処理を行い、その後ホトリソ、エッチングにより
拡散層２３上にコンタクト孔２５を形成する。（図１
（ａ））コンタクト孔２５のエッチングはＲＩＥを用
い、ＲＩＥはＣ2 Ｆ6 １５ｓｃｃｍ，ＣＨＦ3 ２０ｓｃ
ｃｍ、圧力８０ＰａＲＦパワー４００Ｗで行う。コンタ
クト孔２５開孔後Ｎ2 雰囲気で８５０℃、２０分のフロ
ーのための熱処理を行う。その後Ａｌ−Ｓｉ系合金膜２
６をスパッタ法により６０００Å形成する。その後スパ
ッタ法により前記Ａｌ−Ｓｉ系合金膜２６上にＷ膜２７
を１０００Å形成する。形成条件としてはＡｒガス圧力
１５〜１７ｍｔｏｗ、パワー１ｋｗで形成する。Ａｒガ
スを高く、スパッタパワーを低くすることにより形成さ
れるＷ膜２７は、Ａｒガスによるピーニング効果（Ｐｅ
ｅｎｉｎｇ：高エネルギーのＡｒなどの原子がアルミニ
ウムなどの金属配線に突き刺さった結果、アルミニウム
などの膜が圧縮応力を持つようになる現象）が少ないた
めに引張応力を持っている。
ＩＣ基板２１に素子分離のための絶縁膜２２（例えばＳ
ｉＯ2 ）を形成し、拡散層２３を形成した後、層間絶縁
膜２４（例えばＢＰＳＧ）をＣＶＤ法にて５０００Å形
成する。その後Ｎ2 雰囲気で９００℃２０分の平坦化フ
ロー熱処理を行い、その後ホトリソ、エッチングにより
拡散層２３上にコンタクト孔２５を形成する。（図１
（ａ））コンタクト孔２５のエッチングはＲＩＥを用
い、ＲＩＥはＣ2 Ｆ6 １５ｓｃｃｍ，ＣＨＦ3 ２０ｓｃ
ｃｍ、圧力８０ＰａＲＦパワー４００Ｗで行う。コンタ
クト孔２５開孔後Ｎ2 雰囲気で８５０℃、２０分のフロ
ーのための熱処理を行う。その後Ａｌ−Ｓｉ系合金膜２
６をスパッタ法により６０００Å形成する。その後スパ
ッタ法により前記Ａｌ−Ｓｉ系合金膜２６上にＷ膜２７
を１０００Å形成する。形成条件としてはＡｒガス圧力
１５〜１７ｍｔｏｗ、パワー１ｋｗで形成する。Ａｒガ
スを高く、スパッタパワーを低くすることにより形成さ
れるＷ膜２７は、Ａｒガスによるピーニング効果（Ｐｅ
ｅｎｉｎｇ：高エネルギーのＡｒなどの原子がアルミニ
ウムなどの金属配線に突き刺さった結果、アルミニウム
などの膜が圧縮応力を持つようになる現象）が少ないた
めに引張応力を持っている。
【００１０】図４にＷ／Ｓｉ構造（Ｓｉ膜の上にＷ膜を
積層した構造）を８００℃、３０秒アニールしたときの
応力の方向の違いによるラザフォード・バック・スキャ
ッタ（ＲＢＳ）法での測定結果を示す。同図に示してあ
るプロットは、前記Ｗ／Ｓｉ構造をアニールしたときの
圧縮応力（ｃｏｍｐ）、中間応力（ｎｅｕｔ）、引張応
力（ｔｅｎｓ）とアニールしないとき（ａｓｄｅｐｏｓ
ｉｔｉｏｎ）の応力（ａｓ）の４つの状態を表わしてい
る。
積層した構造）を８００℃、３０秒アニールしたときの
応力の方向の違いによるラザフォード・バック・スキャ
ッタ（ＲＢＳ）法での測定結果を示す。同図に示してあ
るプロットは、前記Ｗ／Ｓｉ構造をアニールしたときの
圧縮応力（ｃｏｍｐ）、中間応力（ｎｅｕｔ）、引張応
力（ｔｅｎｓ）とアニールしないとき（ａｓｄｅｐｏｓ
ｉｔｉｏｎ）の応力（ａｓ）の４つの状態を表わしてい
る。
【００１１】周知のように、このＲＢＳ測定法は試料に
Ｈｅを照射してその反射されるエネルギーを測定するも
のであり、そのエネルギーを同図では横軸にチャネル数
で表わしてある。縦軸は応力強度である。Ｗ／Ｓｉ構造
の場合、最初（チャネル数の少ない部分、図４ではチャ
ネル数３００付近以下の部分）Ｓｉ部分表面の応力が表
われ、その後Ｗ部分が表われることは知られていること
である。従って、同図でのチャネル数４００〜５００辺
り、即ちＷ膜の強度が表われている部分から解るよう
に、圧縮応力のＷ膜はＳｉ膜と反応しているのに対し、
引張応力のものは殆ど反応していない。つまり、アニー
ルした圧縮応力（ｃｏｍｐ）に比較して、アニールした
引張応力（ｔｅｎｓ）はアニールしていない応力（ａ
ｓ）と殆ど変わらない。即ち、引張応力を持つＷ膜はＳ
ｉと反応しにくい性質であることが解る。
Ｈｅを照射してその反射されるエネルギーを測定するも
のであり、そのエネルギーを同図では横軸にチャネル数
で表わしてある。縦軸は応力強度である。Ｗ／Ｓｉ構造
の場合、最初（チャネル数の少ない部分、図４ではチャ
ネル数３００付近以下の部分）Ｓｉ部分表面の応力が表
われ、その後Ｗ部分が表われることは知られていること
である。従って、同図でのチャネル数４００〜５００辺
り、即ちＷ膜の強度が表われている部分から解るよう
に、圧縮応力のＷ膜はＳｉ膜と反応しているのに対し、
引張応力のものは殆ど反応していない。つまり、アニー
ルした圧縮応力（ｃｏｍｐ）に比較して、アニールした
引張応力（ｔｅｎｓ）はアニールしていない応力（ａ
ｓ）と殆ど変わらない。即ち、引張応力を持つＷ膜はＳ
ｉと反応しにくい性質であることが解る。
【００１２】前述のようにしてＷ膜２７形成後、ホトリ
ソ、エッチングを行ない配線パターンを得るのである
（図１（ｂ））。
ソ、エッチングを行ない配線パターンを得るのである
（図１（ｂ））。
【００１３】
【発明の効果】以上詳細に説明したように、この発明に
よればＡｌ−Ｓｉ系合金膜の上に引張応力をもつＷ膜を
形成したので、ホトリソ時における高反射率によるホト
リソ特性劣化抑制、Ａｌのヒロック発生の抑制はもちろ
んのこと、後工程での熱処理を行ってもＷとＳｉの反応
がおきにくく、Ａｌ−Ｓｉ系合金を通しての下地Ｓｉの
浸食を抑えることができ、リーク電流の少ない良好な半
導体素子の実現が可能となる。
よればＡｌ−Ｓｉ系合金膜の上に引張応力をもつＷ膜を
形成したので、ホトリソ時における高反射率によるホト
リソ特性劣化抑制、Ａｌのヒロック発生の抑制はもちろ
んのこと、後工程での熱処理を行ってもＷとＳｉの反応
がおきにくく、Ａｌ−Ｓｉ系合金を通しての下地Ｓｉの
浸食を抑えることができ、リーク電流の少ない良好な半
導体素子の実現が可能となる。
【図１】本発明の実施例の工程断面図
【図２】従来例（その１）
【図３】従来例（その２）
【図４】Ｗ／Ｓｉ構造のＲＢＳスペクトル
２１ ＩＣ基板 ２２ 絶縁膜 ２３ 拡散層 ２４ 層間絶縁膜 ２５ コンタクト孔 ２６ Ａｌ−Ｓｉ系合金膜 ２７ Ｗ膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51
Claims (2)
- 【請求項１】 （ａ）基板上にＡｌ−Ｓｉ系合金膜を形
成する工程と、 （ｂ）前記Ａｌ−Ｓｉ系合金膜上に引張応力を持つＷ膜
を形成する工程を有することを特徴とする半導体素子の
製造方法。 - 【請求項２】 請求項１記載の半導体素子の製造方法に
おいて、前記引張応力を持つＷ膜形成条件として、Ａｒ
ガス圧力１５ｍｔｏｒｒ以上、パワー１ｋｗ程度とする
ことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03165555A JP3142310B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03165555A JP3142310B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513414A JPH0513414A (ja) | 1993-01-22 |
| JP3142310B2 true JP3142310B2 (ja) | 2001-03-07 |
Family
ID=15814592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03165555A Expired - Fee Related JP3142310B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142310B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926736A (en) * | 1996-10-30 | 1999-07-20 | Stmicroelectronics, Inc. | Low temperature aluminum reflow for multilevel metallization |
| JP2002151438A (ja) * | 2000-09-04 | 2002-05-24 | Nippon Soken Inc | 半導体装置の製造方法 |
| JP3900000B2 (ja) | 2002-05-07 | 2007-03-28 | ソニー株式会社 | 符号化方法及び装置、復号方法及び装置、並びにプログラム |
-
1991
- 1991-07-05 JP JP03165555A patent/JP3142310B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513414A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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