JP3135973B2 - モータ駆動回路 - Google Patents
モータ駆動回路Info
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- JP3135973B2 JP3135973B2 JP04058119A JP5811992A JP3135973B2 JP 3135973 B2 JP3135973 B2 JP 3135973B2 JP 04058119 A JP04058119 A JP 04058119A JP 5811992 A JP5811992 A JP 5811992A JP 3135973 B2 JP3135973 B2 JP 3135973B2
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Description
【０００１】
【産業上の利用分野】この発明は、自動車電装用小型モ
ータの起動または停止を制御するのに利用されるモータ
駆動回路に関し、特にパーキングブレーキ解除用アクチ
ュエータのモータを制御するモータ駆動回路に関する。
ータの起動または停止を制御するのに利用されるモータ
駆動回路に関し、特にパーキングブレーキ解除用アクチ
ュエータのモータを制御するモータ駆動回路に関する。
【０００２】
【従来の技術】自動車電装用小型モータの起動または停
止を制御するモータ駆動回路としては、例えば特開平２
−２０２３９４号公報に記載されたものが知られてい
る。上記の公報に記載されたモータ駆動回路は一方の上
流側ＦＥＴのソースと他方の上流側ＦＥＴのソースに車
両のバッテリーである電源が接続され、一方の下流側Ｆ
ＥＴのソースと他方の下流側ＦＥＴのソースが接地され
ている。そして、マイクロコンピュータからの信号によ
り一方の上流側ＦＥＴと他方の下流側ＦＥＴまたは一方
の下流側ＦＥＴと他方の上流側ＦＥＴがオン作動するこ
とによりモータに通電経路を形成してモータを駆動させ
ていた。
止を制御するモータ駆動回路としては、例えば特開平２
−２０２３９４号公報に記載されたものが知られてい
る。上記の公報に記載されたモータ駆動回路は一方の上
流側ＦＥＴのソースと他方の上流側ＦＥＴのソースに車
両のバッテリーである電源が接続され、一方の下流側Ｆ
ＥＴのソースと他方の下流側ＦＥＴのソースが接地され
ている。そして、マイクロコンピュータからの信号によ
り一方の上流側ＦＥＴと他方の下流側ＦＥＴまたは一方
の下流側ＦＥＴと他方の上流側ＦＥＴがオン作動するこ
とによりモータに通電経路を形成してモータを駆動させ
ていた。
【０００３】
【従来の欠点】ところが、上記したモータ駆動回路にお
いて、バッテリーを車体に取付ける際に、電源と接地と
の接続を誤まって行なうと、各ＦＥＴやマイクロコンピ
ュータが破壊されることがありうるという欠点があっ
た。そのため、ＦＥＴと電源のあいだにダイオードを接
続することにより電源と接地とが逆に接続された場合
に、ＦＥＴやマイクロコンピュータに電流を流さないよ
うにすることが考えられたが、通常も、接続されたダイ
オードを介して電源をモータに通電することになるの
で、電圧降下が著しく、安定したモータ駆動電圧を得ら
れないという欠点があった。
いて、バッテリーを車体に取付ける際に、電源と接地と
の接続を誤まって行なうと、各ＦＥＴやマイクロコンピ
ュータが破壊されることがありうるという欠点があっ
た。そのため、ＦＥＴと電源のあいだにダイオードを接
続することにより電源と接地とが逆に接続された場合
に、ＦＥＴやマイクロコンピュータに電流を流さないよ
うにすることが考えられたが、通常も、接続されたダイ
オードを介して電源をモータに通電することになるの
で、電圧降下が著しく、安定したモータ駆動電圧を得ら
れないという欠点があった。
【０００４】
【発明が解決しようとする課題】発明が解決しようとす
る課題は、電源をＦＥＴに直接接続して回路を構成する
と、電源を誤まって接続した際に、素子が破壊される可
能性を有する点である。
る課題は、電源をＦＥＴに直接接続して回路を構成する
と、電源を誤まって接続した際に、素子が破壊される可
能性を有する点である。
【０００５】
【発明の目的】この発明は、電源の接続を誤ったとして
も素子を破壊しないようにすることで、信頼性の高いも
のとするモータ駆動回路を提供することを目的としてい
る。
も素子を破壊しないようにすることで、信頼性の高いも
のとするモータ駆動回路を提供することを目的としてい
る。
【０００６】
【０００７】
【課題を解決するための手段】この発明の請求項１に係
るモータ駆動回路では、第１の端子と、第２の端子とを
有するモータを制御するモータ駆動回路であって、エミ
ッタが電源に接続された第１のトランジスタと、ゲート
が第１のトランジスタのコレクタに接続され、ソースが
電源に接続された第１のＦＥＴと、ドレインがモータの
第１の端子と、第１のＦＥＴのドレインとに接続され、
ソースが接地された第２のＦＥＴと、一方が第１のトラ
ンジスタのコレクタと、第１のＦＥＴのゲートとに接続
され、他方が第２のＦＥＴのゲートに接続された第１の
抵抗と、コレクタが第１の抵抗の他方と第２のＦＥＴの
ゲートに接続され、エミッタが接地され、ベースが第１
のバイアス抵抗を介して電源に接続された第２のトラン
ジスタと、ベースが第１の駆動信号入力端子に接続さ
れ、コレクタが第１のトランジスタのベースに接続され
るとともに第２のトランジスタのベースに接続され、エ
ミッタが接地された第３のトランジスタと、エミッタが
電源に接続された第４のトランジスタと、ゲートが第４
のトランジスタのコレクタに接続され、ソースが電源に
接続され、ドレインがモータの第２の端子に接続された
第３のＦＥＴと、ドレインがモータの第２の端子と、第
３のＦＥＴのドレインとに接続され、ソースが接地され
た第４のＦＥＴと、一方が第４のトランジスタのコレク
タと、第３のＦＥＴのゲートとに接続され、他方が第４
のＦＥＴのゲートに接続された第２の抵抗と、コレクタ
が第２の抵抗の他方と第４のＦＥＴのゲートに接続さ
れ、エミッタが接地され、ベースが第２のバイアス抵抗
を介して電源に接続された第５のトランジスタと、ベー
スが第２の駆動信号入力端子に接続され、コレクタが第
４のトランジスタのベースに接続されるとともに第５の
トランジスタのベースに接続され、エミッタが接地され
た第６のトランジスタとを備えた構成としたことを特徴
としている。
るモータ駆動回路では、第１の端子と、第２の端子とを
有するモータを制御するモータ駆動回路であって、エミ
ッタが電源に接続された第１のトランジスタと、ゲート
が第１のトランジスタのコレクタに接続され、ソースが
電源に接続された第１のＦＥＴと、ドレインがモータの
第１の端子と、第１のＦＥＴのドレインとに接続され、
ソースが接地された第２のＦＥＴと、一方が第１のトラ
ンジスタのコレクタと、第１のＦＥＴのゲートとに接続
され、他方が第２のＦＥＴのゲートに接続された第１の
抵抗と、コレクタが第１の抵抗の他方と第２のＦＥＴの
ゲートに接続され、エミッタが接地され、ベースが第１
のバイアス抵抗を介して電源に接続された第２のトラン
ジスタと、ベースが第１の駆動信号入力端子に接続さ
れ、コレクタが第１のトランジスタのベースに接続され
るとともに第２のトランジスタのベースに接続され、エ
ミッタが接地された第３のトランジスタと、エミッタが
電源に接続された第４のトランジスタと、ゲートが第４
のトランジスタのコレクタに接続され、ソースが電源に
接続され、ドレインがモータの第２の端子に接続された
第３のＦＥＴと、ドレインがモータの第２の端子と、第
３のＦＥＴのドレインとに接続され、ソースが接地され
た第４のＦＥＴと、一方が第４のトランジスタのコレク
タと、第３のＦＥＴのゲートとに接続され、他方が第４
のＦＥＴのゲートに接続された第２の抵抗と、コレクタ
が第２の抵抗の他方と第４のＦＥＴのゲートに接続さ
れ、エミッタが接地され、ベースが第２のバイアス抵抗
を介して電源に接続された第５のトランジスタと、ベー
スが第２の駆動信号入力端子に接続され、コレクタが第
４のトランジスタのベースに接続されるとともに第５の
トランジスタのベースに接続され、エミッタが接地され
た第６のトランジスタとを備えた構成としたことを特徴
としている。
【０００８】この発明の請求項２に係るモータ駆動回路
では、コレクタが第１の信号入力端子に接続され、接地
されたツェナーダイオードにベースが接続された定電圧
トランジスタと、ベースが定電圧トランジスタのエミッ
タに接続され、エミッタがエミッタ抵抗を介して接地さ
れた定電流トランジスタとを有する定電流回路と、定電
流回路の定電流トランジスタのコレクタと電源とに接続
されたリレーコイルを有し、リレーコイルに電流が通電
されることによりオン作動される電源接続用リレーと、
エミッタが電源接続用リレーに接続された第１のトラン
ジスタと、ゲートが第１のトランジスタのコレクタに接
続され、ソースが電源接続用リレーに接続された第１の
ＦＥＴと、ドレインがモータの第１の端子と、第１のＦ
ＥＴのドレインとに接続され、ソースが接地された第２
のＦＥＴと、一方が第１のトランジスタのコレクタと、
第１のＦＥＴのゲートとに接続され、他方が第２のＦＥ
Ｔのゲートに接続された第１の抵抗と、コレクタが第１
の抵抗の他方と第２のＦＥＴのゲートに接続され、エミ
ッタが接地され、ベースが第１のバイアス抵抗を介して
電源接続用リレーに接続された第２のトランジスタと、
ベースが第１の駆動信号入力端子に接続され、コレクタ
が第１のトランジスタのベースに接続されるとともに第
２のトランジスタのベースに接続され、エミッタが接地
された第３のトランジスタと、エミッタが電源接続用リ
レーに接続された第４のトランジスタと、ゲートが第４
のトランジスタのコレクタに接続され、ソースが電源接
続用リレーに接続され、ドレインがモータの第２の端子
に接続された第３のＦＥＴと、ドレインがモータの第２
の端子と、第３のＦＥＴのドレインとに接続され、ソー
スが接地された第４のＦＥＴと、一方が第４のトランジ
スタのコレクタと、第３のＦＥＴのゲートとに接続さ
れ、他方が第４のＦＥＴのゲートに接続された第２の抵
抗と、コレクタが第２の抵抗の他方と第４のＦＥＴのゲ
ートに接続され、エミッタが接地され、ベースが第２の
バイアス抵抗を介して電源接続用リレーに接続された第
５のトランジスタと、ベースが第２の駆動信号入力端子
に接続され、コレクタが第４のトランジスタのベースに
接続されるとともに第５のトランジスタのベースに接続
され、エミッタが接地された第６のトランジスタとを備
えた構成としたことを特徴としている。
では、コレクタが第１の信号入力端子に接続され、接地
されたツェナーダイオードにベースが接続された定電圧
トランジスタと、ベースが定電圧トランジスタのエミッ
タに接続され、エミッタがエミッタ抵抗を介して接地さ
れた定電流トランジスタとを有する定電流回路と、定電
流回路の定電流トランジスタのコレクタと電源とに接続
されたリレーコイルを有し、リレーコイルに電流が通電
されることによりオン作動される電源接続用リレーと、
エミッタが電源接続用リレーに接続された第１のトラン
ジスタと、ゲートが第１のトランジスタのコレクタに接
続され、ソースが電源接続用リレーに接続された第１の
ＦＥＴと、ドレインがモータの第１の端子と、第１のＦ
ＥＴのドレインとに接続され、ソースが接地された第２
のＦＥＴと、一方が第１のトランジスタのコレクタと、
第１のＦＥＴのゲートとに接続され、他方が第２のＦＥ
Ｔのゲートに接続された第１の抵抗と、コレクタが第１
の抵抗の他方と第２のＦＥＴのゲートに接続され、エミ
ッタが接地され、ベースが第１のバイアス抵抗を介して
電源接続用リレーに接続された第２のトランジスタと、
ベースが第１の駆動信号入力端子に接続され、コレクタ
が第１のトランジスタのベースに接続されるとともに第
２のトランジスタのベースに接続され、エミッタが接地
された第３のトランジスタと、エミッタが電源接続用リ
レーに接続された第４のトランジスタと、ゲートが第４
のトランジスタのコレクタに接続され、ソースが電源接
続用リレーに接続され、ドレインがモータの第２の端子
に接続された第３のＦＥＴと、ドレインがモータの第２
の端子と、第３のＦＥＴのドレインとに接続され、ソー
スが接地された第４のＦＥＴと、一方が第４のトランジ
スタのコレクタと、第３のＦＥＴのゲートとに接続さ
れ、他方が第４のＦＥＴのゲートに接続された第２の抵
抗と、コレクタが第２の抵抗の他方と第４のＦＥＴのゲ
ートに接続され、エミッタが接地され、ベースが第２の
バイアス抵抗を介して電源接続用リレーに接続された第
５のトランジスタと、ベースが第２の駆動信号入力端子
に接続され、コレクタが第４のトランジスタのベースに
接続されるとともに第５のトランジスタのベースに接続
され、エミッタが接地された第６のトランジスタとを備
えた構成としたことを特徴としている。
【０００９】
【発明の作用】この発明に係るモータ駆動回路におい
て、第１のＦＥＴまたは第２のＦＥＴのそれぞれは、第
１の抵抗により設定される遅延時間の後に別々にオン作
動され、第３のＦＥＴ、第４のＦＥＴのそれぞれは、第
２の抵抗により設定される遅延時間の後に別々にオン作
動される。そして、定電流回路により電源接続用リレー
のリレーコイルが定電流で励磁され、リレーコイルが定
電流で励磁して可動接点が常開固定接点に切換え作動さ
れないかぎり、モータへの通電経路は形成されない。そ
れ故、電源を誤って接続されたとしても、モータに対し
ての通電経路が形成されない。
て、第１のＦＥＴまたは第２のＦＥＴのそれぞれは、第
１の抵抗により設定される遅延時間の後に別々にオン作
動され、第３のＦＥＴ、第４のＦＥＴのそれぞれは、第
２の抵抗により設定される遅延時間の後に別々にオン作
動される。そして、定電流回路により電源接続用リレー
のリレーコイルが定電流で励磁され、リレーコイルが定
電流で励磁して可動接点が常開固定接点に切換え作動さ
れないかぎり、モータへの通電経路は形成されない。そ
れ故、電源を誤って接続されたとしても、モータに対し
ての通電経路が形成されない。
【００１０】
【実施例】図１および図２はこの発明に係わるモータ駆
動回路の一実施例を示すものであり、フルブリッジのモ
ータ駆動回路を示している。
動回路の一実施例を示すものであり、フルブリッジのモ
ータ駆動回路を示している。
【００１１】図示するモータ駆動回路１は、主として第
１のＦＥＴＱ１、第２のＦＥＴＱ２、第１のトランジス
タＴｒ１、第２のトランジスタＴｒ２、第３のトランジ
スタＴｒ３、抵抗ｒ１、第１のダイオードＤ１、第２の
ダイオードＤ２から第１出力段１１が構成されている。
また、第３のＦＥＴＱ３、第４のＦＥＴＱ４、第４のト
ランジスタＴｒ４、第５のトランジスタＴｒ５、第６の
トランジスタＴｒ６、抵抗ｒ２、第３のダイオードＤ
３、第４のダイオードＤ４から前記第１出力段１１に対
して一対となる第２出力段１２が構成されている。
１のＦＥＴＱ１、第２のＦＥＴＱ２、第１のトランジス
タＴｒ１、第２のトランジスタＴｒ２、第３のトランジ
スタＴｒ３、抵抗ｒ１、第１のダイオードＤ１、第２の
ダイオードＤ２から第１出力段１１が構成されている。
また、第３のＦＥＴＱ３、第４のＦＥＴＱ４、第４のト
ランジスタＴｒ４、第５のトランジスタＴｒ５、第６の
トランジスタＴｒ６、抵抗ｒ２、第３のダイオードＤ
３、第４のダイオードＤ４から前記第１出力段１１に対
して一対となる第２出力段１２が構成されている。
【００１２】そして、主として第７のトランジスタＴｒ
７、第８のトランジスタＴｒ８からなる定電流回路１３
が備えられているとともに、可動接点ＲＬ１−１、常開
固定接点ＲＬ１−２、リレーコイルＲＬ１−３からなる
電源接続用リレーＲＬ１が備えられている。第１，第３
のＦＥＴＱ１，Ｑ３はＰチャンネル型であり、第２，第
４のＦＥＴＱ２，Ｑ４はＮチャンネル型であり、第１，
第４のトランジスタＴｒ１，Ｔｒ４はＰＮＰ型であり、
第２，第３，第５，第６，第７，第８のトランジスタＴ
ｒ２，Ｔｒ３，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８はＮＰ
Ｎ型である。
７、第８のトランジスタＴｒ８からなる定電流回路１３
が備えられているとともに、可動接点ＲＬ１−１、常開
固定接点ＲＬ１−２、リレーコイルＲＬ１−３からなる
電源接続用リレーＲＬ１が備えられている。第１，第３
のＦＥＴＱ１，Ｑ３はＰチャンネル型であり、第２，第
４のＦＥＴＱ２，Ｑ４はＮチャンネル型であり、第１，
第４のトランジスタＴｒ１，Ｔｒ４はＰＮＰ型であり、
第２，第３，第５，第６，第７，第８のトランジスタＴ
ｒ２，Ｔｒ３，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８はＮＰ
Ｎ型である。
【００１３】第１出力段１１の第１のＦＥＴＱ１のソー
スはＶ点を介して電源接続用リレーＲＬ１の常開固定接
点ＲＬ１−２に接続されているとともに第１のトランジ
スタＴｒ１のエミッタに接続されており、第１のＦＥＴ
Ｑ１のドレインはモータ１０に備えた一方のブラシ端子
１０ａに接続されている。第１のＦＥＴＱ１のゲートは
第１のトランジスタＴｒ１のコレクタに接続されている
とともに抵抗ｒ１の一端に接続されている。また、第１
のＦＥＴＱ１のソースとドレインとの間に、ドレインか
らソースに向けて順方向に第１のダイオードＤ１が接続
されており、第１のＦＥＴＱ１のソースとゲートとの間
にＦＥＴ保護用の双方向ツェナーダイオードＺＤ１が接
続されている。
スはＶ点を介して電源接続用リレーＲＬ１の常開固定接
点ＲＬ１−２に接続されているとともに第１のトランジ
スタＴｒ１のエミッタに接続されており、第１のＦＥＴ
Ｑ１のドレインはモータ１０に備えた一方のブラシ端子
１０ａに接続されている。第１のＦＥＴＱ１のゲートは
第１のトランジスタＴｒ１のコレクタに接続されている
とともに抵抗ｒ１の一端に接続されている。また、第１
のＦＥＴＱ１のソースとドレインとの間に、ドレインか
らソースに向けて順方向に第１のダイオードＤ１が接続
されており、第１のＦＥＴＱ１のソースとゲートとの間
にＦＥＴ保護用の双方向ツェナーダイオードＺＤ１が接
続されている。
【００１４】第１のトランジスタＴｒ１のベースは抵抗
ｒ３を介して第３のトランジスタＴｒ３のコレクタが接
続されており、第１のトランジスタＴｒ１のエミッタと
ベースとの間に抵抗ｒ４が接続されており、抵抗ｒ４の
第１のトランジスタＴｒ１のエミッタとの接続点は抵抗
ｒ５，ｒ６，ｒ７を介して接地されている。また、前記
抵抗ｒ３，第３のトランジスタＴｒ３のコレクタの接続
点と抵抗ｒ５，抵抗ｒ６の接続点に抵抗ｒ５から第３の
トランジスタＴｒ３のコレクタに向けて順方向に第５の
ダイオードＤ５が接続されている。第３のトランジスタ
Ｔｒ３のエミッタは接地されており、第３のトランジス
タＴｒ３のベースは抵抗ｒ８を介して接地されていると
ともに抵抗ｒ９を介して正方向側信号入力端子（駆動信
号入力端子）２に接続されている。
ｒ３を介して第３のトランジスタＴｒ３のコレクタが接
続されており、第１のトランジスタＴｒ１のエミッタと
ベースとの間に抵抗ｒ４が接続されており、抵抗ｒ４の
第１のトランジスタＴｒ１のエミッタとの接続点は抵抗
ｒ５，ｒ６，ｒ７を介して接地されている。また、前記
抵抗ｒ３，第３のトランジスタＴｒ３のコレクタの接続
点と抵抗ｒ５，抵抗ｒ６の接続点に抵抗ｒ５から第３の
トランジスタＴｒ３のコレクタに向けて順方向に第５の
ダイオードＤ５が接続されている。第３のトランジスタ
Ｔｒ３のエミッタは接地されており、第３のトランジス
タＴｒ３のベースは抵抗ｒ８を介して接地されていると
ともに抵抗ｒ９を介して正方向側信号入力端子（駆動信
号入力端子）２に接続されている。
【００１５】第１出力段１１の第２のＦＥＴＱ２のソー
スは接地されており、第２のＦＥＴＱ２のドレインはモ
ータ１０の前記一方のブラシ端子１０ａに接続されてい
る。また、第２のＦＥＴＱ２のゲートは前記抵抗ｒ１の
他端に接続されているとともに第２のトランジスタＴｒ
２のコレクタに接続されている。そして、第２のＦＥＴ
Ｑ２のソースとドレインとの間に、ソースからドレイン
に向けて順方向に第２のダイオードＤ２が接続されてお
り、第２のＦＥＴＱ２のソースとゲートとの間にＦＥＴ
保護用の双方向ツェナーダイオードＺＤ２が接続されて
いる。第２のトランジスタＴｒ２のベースは前記抵抗ｒ
６と抵抗ｒ７の接続点に接続されている。
スは接地されており、第２のＦＥＴＱ２のドレインはモ
ータ１０の前記一方のブラシ端子１０ａに接続されてい
る。また、第２のＦＥＴＱ２のゲートは前記抵抗ｒ１の
他端に接続されているとともに第２のトランジスタＴｒ
２のコレクタに接続されている。そして、第２のＦＥＴ
Ｑ２のソースとドレインとの間に、ソースからドレイン
に向けて順方向に第２のダイオードＤ２が接続されてお
り、第２のＦＥＴＱ２のソースとゲートとの間にＦＥＴ
保護用の双方向ツェナーダイオードＺＤ２が接続されて
いる。第２のトランジスタＴｒ２のベースは前記抵抗ｒ
６と抵抗ｒ７の接続点に接続されている。
【００１６】第２出力段１２は第１出力段１１と対称に
構成されており、第２出力段１２の第３のＦＥＴＱ３の
ソースはＶ点を介して電源接続用リレーＲＬ１の常開固
定接点ＲＬ１−２に接続されているとともに第４のトラ
ンジスタＴｒ４のエミッタに接続され、第３のＦＥＴＱ
３のドレインはモータ１０に備えた他方のブラシ端子１
０ｂに接続されている。第３のＦＥＴＱ３のゲートは第
４のトランジスタＴｒ４のコレクタに接続されていると
ともに抵抗ｒ２の一端に接続されている。また、第３の
ＦＥＴＱ３のソースとドレインとの間に、ドレインから
ソースに向けて順方向に第３のダイオードＤ３が接続さ
れており、第３のＦＥＴＱ３のソースとゲートとの間に
ＦＥＴ保護用の双方向ツェナーダイオードＺＤ３が接続
されている。
構成されており、第２出力段１２の第３のＦＥＴＱ３の
ソースはＶ点を介して電源接続用リレーＲＬ１の常開固
定接点ＲＬ１−２に接続されているとともに第４のトラ
ンジスタＴｒ４のエミッタに接続され、第３のＦＥＴＱ
３のドレインはモータ１０に備えた他方のブラシ端子１
０ｂに接続されている。第３のＦＥＴＱ３のゲートは第
４のトランジスタＴｒ４のコレクタに接続されていると
ともに抵抗ｒ２の一端に接続されている。また、第３の
ＦＥＴＱ３のソースとドレインとの間に、ドレインから
ソースに向けて順方向に第３のダイオードＤ３が接続さ
れており、第３のＦＥＴＱ３のソースとゲートとの間に
ＦＥＴ保護用の双方向ツェナーダイオードＺＤ３が接続
されている。
【００１７】第４のトランジスタＴｒ４のベースは抵抗
ｒ１０を介して第６のトランジスタＴｒ６のコレクタに
接続されており、第４のトランジスタＴｒ４のエミッタ
とベースとの間に抵抗ｒ１１が接続されており、抵抗ｒ
１１と第４のトランジスタＴｒ４のエミッタとの接続点
は抵抗ｒ１２，ｒ１３，ｒ１４を介して接地されてい
る。また、前記抵抗ｒ１０，第６のトランジスタＴｒ６
のコレクタの接続点と抵抗器ｒ１２，抵抗ｒ１３の接続
点に抵抗ｒ１２から第６のトランジスタＴｒ６のコレク
タに向けて順方向に第６のダイオードＤ６が接続されて
いる。第６のトランジスタＴｒ６のエミッタは接地され
ており、第６のトランジスタＴｒ６のベースは抵抗ｒ１
５を介して接地されているとともに抵抗ｒ１６を介して
逆方向側信号入力端子（駆動信号入力端子）３に接続さ
れている。
ｒ１０を介して第６のトランジスタＴｒ６のコレクタに
接続されており、第４のトランジスタＴｒ４のエミッタ
とベースとの間に抵抗ｒ１１が接続されており、抵抗ｒ
１１と第４のトランジスタＴｒ４のエミッタとの接続点
は抵抗ｒ１２，ｒ１３，ｒ１４を介して接地されてい
る。また、前記抵抗ｒ１０，第６のトランジスタＴｒ６
のコレクタの接続点と抵抗器ｒ１２，抵抗ｒ１３の接続
点に抵抗ｒ１２から第６のトランジスタＴｒ６のコレク
タに向けて順方向に第６のダイオードＤ６が接続されて
いる。第６のトランジスタＴｒ６のエミッタは接地され
ており、第６のトランジスタＴｒ６のベースは抵抗ｒ１
５を介して接地されているとともに抵抗ｒ１６を介して
逆方向側信号入力端子（駆動信号入力端子）３に接続さ
れている。
【００１８】第２出力段１２の第４のＦＥＴＱ４のソー
スは接地されており、第４のＦＥＴＱ４のドレインはモ
ータ１０の前記他方のブラシ端子１０ｂに接続されてい
る。また、第４のＦＥＴＱ４のゲートは前記抵抗ｒ２の
他端に接続されているとともに第５のトランジスタＴｒ
５のコレクタに接続されている。そして、第４のＦＥＴ
Ｑ４のソースとドレインとの間に、ソースからドレイン
に向けて順方向に第４のダイオードＤ４が接続されてお
り、第４のＦＥＴＱ４のソースとゲートとの間にＦＥＴ
保護用の双方向ツェナーダイオードＺＤ４が接続されて
いる。第５のトランジスタＴｒ５のベースは前記抵抗ｒ
１３と抵抗ｒ１４の接続点に接続されている。
スは接地されており、第４のＦＥＴＱ４のドレインはモ
ータ１０の前記他方のブラシ端子１０ｂに接続されてい
る。また、第４のＦＥＴＱ４のゲートは前記抵抗ｒ２の
他端に接続されているとともに第５のトランジスタＴｒ
５のコレクタに接続されている。そして、第４のＦＥＴ
Ｑ４のソースとドレインとの間に、ソースからドレイン
に向けて順方向に第４のダイオードＤ４が接続されてお
り、第４のＦＥＴＱ４のソースとゲートとの間にＦＥＴ
保護用の双方向ツェナーダイオードＺＤ４が接続されて
いる。第５のトランジスタＴｒ５のベースは前記抵抗ｒ
１３と抵抗ｒ１４の接続点に接続されている。
【００１９】正方向側信号入力端子２，逆方向側信号入
力端子３は図示しないスイッチに接続されており、この
スイッチを一方側に切換えると、正方向側信号入力端子
２がハイレベル（１）になり且つ逆方向側信号入力端子
３がローレベル（０）になり、スイッチを他方側に切換
えると、逆方向側信号入力端子３がハイレベル（１）に
なり且つ正方向側信号入力端子２がローレベル（０）に
なる。また、スイッチの切換えを行なわないと、入力端
子２，３はいずれもローレベル（０）になる。
力端子３は図示しないスイッチに接続されており、この
スイッチを一方側に切換えると、正方向側信号入力端子
２がハイレベル（１）になり且つ逆方向側信号入力端子
３がローレベル（０）になり、スイッチを他方側に切換
えると、逆方向側信号入力端子３がハイレベル（１）に
なり且つ正方向側信号入力端子２がローレベル（０）に
なる。また、スイッチの切換えを行なわないと、入力端
子２，３はいずれもローレベル（０）になる。
【００２０】第１のＦＥＴＱ１のゲート入力はゲート寄
生容量と抵抗Ｒ１との積により設定される時定数によっ
てオフ状態から序々にオン作動の電位に到達するため、
第１のＦＥＴＱ１は図２に示すように、オフから遅延時
間Ｔ１の後にオンする。また、第２のＦＥＴＱ２も抵抗
ｒ１と、第３，第４のＦＥＴＱ３，Ｑ４も抵抗ｒ２とに
より第１のＦＥＴＱ１と同様にしてオフから遅延時間Ｔ
２，Ｔ３，Ｔ４の後にオンする。
生容量と抵抗Ｒ１との積により設定される時定数によっ
てオフ状態から序々にオン作動の電位に到達するため、
第１のＦＥＴＱ１は図２に示すように、オフから遅延時
間Ｔ１の後にオンする。また、第２のＦＥＴＱ２も抵抗
ｒ１と、第３，第４のＦＥＴＱ３，Ｑ４も抵抗ｒ２とに
より第１のＦＥＴＱ１と同様にしてオフから遅延時間Ｔ
２，Ｔ３，Ｔ４の後にオンする。
【００２１】正方向側信号入力端子２、逆方向側信号入
力端子３と電源５０と第１出力段１１の第１のＦＥＴＱ
１のソース、第２出力段１２の第３のＦＥＴＱ３のソー
スとの間に定電流回路１３、電源接続用リレーＲＬ１が
配設されている。電源接続用リレーＲＬ１の可動接点Ｒ
Ｌ１−１は電源５０に接続されているとともに第７のダ
イオードＤ７を介して電源接続用リレーＲＬ１のリレー
コイルＲＬ１−３の一端に接続されており、この第７の
ダイオードＤ７は電源５０からリレーコイルＲＬ１−３
に向けて順方向に接続されている。電源接続用リレーＲ
Ｌ１のリレーコイルＲＬ１−３の他端は定電流回路１３
の第７のトランジスタＴｒ７のコレクタに接続されてお
り、第７のトランジスタＴｒ７のエミッタは電流帰還用
抵抗ｒ１７を介して接地されており、第７のトランジス
タＴｒ７のベースは第８のトランジスタＴｒ８のエミッ
タに接続されている。第８のトランジスタＴｒ８のエミ
ッタと第７のトランジスタＴｒ７のベースとの間には他
端を接地したコンデンサＣ１の一端が接続されており、
第８のトランジスタＴｒ８のコレクタは負荷抵抗ｒ１８
を介し且つ並列に接続されたダイオードＤ８，Ｄ９を介
して正方向側，逆方向側信号入力端子２，３に接続され
ている。ダイオードＤ８，Ｄ９は正方向側，逆方向側信
号入力端子２，３から抵抗ｒ１８に向けて順方向に接続
されている。第８のトランジスタＴｒ８のベースはツェ
ナーダイオードＺＤ５を介して接地されているとととも
に、第８のトランジスタＴｒ８のベースとコレクタとの
間にバイアス抵抗ｒ１９が接続されている。
力端子３と電源５０と第１出力段１１の第１のＦＥＴＱ
１のソース、第２出力段１２の第３のＦＥＴＱ３のソー
スとの間に定電流回路１３、電源接続用リレーＲＬ１が
配設されている。電源接続用リレーＲＬ１の可動接点Ｒ
Ｌ１−１は電源５０に接続されているとともに第７のダ
イオードＤ７を介して電源接続用リレーＲＬ１のリレー
コイルＲＬ１−３の一端に接続されており、この第７の
ダイオードＤ７は電源５０からリレーコイルＲＬ１−３
に向けて順方向に接続されている。電源接続用リレーＲ
Ｌ１のリレーコイルＲＬ１−３の他端は定電流回路１３
の第７のトランジスタＴｒ７のコレクタに接続されてお
り、第７のトランジスタＴｒ７のエミッタは電流帰還用
抵抗ｒ１７を介して接地されており、第７のトランジス
タＴｒ７のベースは第８のトランジスタＴｒ８のエミッ
タに接続されている。第８のトランジスタＴｒ８のエミ
ッタと第７のトランジスタＴｒ７のベースとの間には他
端を接地したコンデンサＣ１の一端が接続されており、
第８のトランジスタＴｒ８のコレクタは負荷抵抗ｒ１８
を介し且つ並列に接続されたダイオードＤ８，Ｄ９を介
して正方向側，逆方向側信号入力端子２，３に接続され
ている。ダイオードＤ８，Ｄ９は正方向側，逆方向側信
号入力端子２，３から抵抗ｒ１８に向けて順方向に接続
されている。第８のトランジスタＴｒ８のベースはツェ
ナーダイオードＺＤ５を介して接地されているとととも
に、第８のトランジスタＴｒ８のベースとコレクタとの
間にバイアス抵抗ｒ１９が接続されている。
【００２２】定電流回路１３の第８のトランジスタＴｒ
８はツェナーダイオードＺＤ５により正方向側信号入力
端子２または逆方向側信号入力端子３からの電圧レベル
にばらつきがあったとしても、エミッタの電位はほぼ一
定となる。また、定電流回路１３の第７のトランジスタ
Ｔｒ７は第８のトランジスタＴｒ８のエミッタの定電位
によりオン作動して電源接続用リレーＲＬ１のリレーコ
イルＲＬ１−３を定電流により励磁させる。そして、コ
ンデンサＣ１は第８のトランジスタＴｒ８がオンすると
ともに第７のトランジスタＴｒ７がオンした際に充電さ
れ、第８のトランジスタＴｒ８がオフした後に放電を開
始して第７のトランジスタＴｒ７を所定時間だけオンし
続け、その後にオフする。電源５０が万が一誤って接続
され、定電流回路１３のツェナーダイオードＺＤ５，コ
ンデンサＣ１，抵抗ｒ１７に電源５０の電圧が印加され
たとしても、コンデンサＣ１によっても，抵抗ｒ１７に
よっても、ダイオードＤ７，ダイオードＤ８，ダイオー
ドＤ９によっても、アース回路は形成されず、それによ
って、リレーコイルＲＬ１−３は励磁せずに可動接点Ｒ
Ｌ１−１を復帰させた状態に保持するため、各素子に対
して誤った極性の電圧を印加することはない。
８はツェナーダイオードＺＤ５により正方向側信号入力
端子２または逆方向側信号入力端子３からの電圧レベル
にばらつきがあったとしても、エミッタの電位はほぼ一
定となる。また、定電流回路１３の第７のトランジスタ
Ｔｒ７は第８のトランジスタＴｒ８のエミッタの定電位
によりオン作動して電源接続用リレーＲＬ１のリレーコ
イルＲＬ１−３を定電流により励磁させる。そして、コ
ンデンサＣ１は第８のトランジスタＴｒ８がオンすると
ともに第７のトランジスタＴｒ７がオンした際に充電さ
れ、第８のトランジスタＴｒ８がオフした後に放電を開
始して第７のトランジスタＴｒ７を所定時間だけオンし
続け、その後にオフする。電源５０が万が一誤って接続
され、定電流回路１３のツェナーダイオードＺＤ５，コ
ンデンサＣ１，抵抗ｒ１７に電源５０の電圧が印加され
たとしても、コンデンサＣ１によっても，抵抗ｒ１７に
よっても、ダイオードＤ７，ダイオードＤ８，ダイオー
ドＤ９によっても、アース回路は形成されず、それによ
って、リレーコイルＲＬ１−３は励磁せずに可動接点Ｒ
Ｌ１−１を復帰させた状態に保持するため、各素子に対
して誤った極性の電圧を印加することはない。
【００２３】このような構造をなすモータ駆動回路１
は、電源５０を電源接続用リレーＲＬ１の可動接点ＲＬ
１−１に接続した図１に示す状態で、スイッチの切換え
を行なっていない時刻Ａでは、正方向側信号入力端子
２，正方向側信号入力端子３はいずれもローレベル
（０）であるため、第２，第５，第１，第４，第３，第
６のトランジスタＴｒ２，Ｔｒ５，Ｔｒ１，Ｔｒ４，Ｔ
ｒ３，Ｔｒ６はオフしており、第１のＦＥＴＱ１，第３
のＦＥＴＱ３，第２のＦＥＴＱ２，第４のＦＥＴＱ４は
オフしている。
は、電源５０を電源接続用リレーＲＬ１の可動接点ＲＬ
１−１に接続した図１に示す状態で、スイッチの切換え
を行なっていない時刻Ａでは、正方向側信号入力端子
２，正方向側信号入力端子３はいずれもローレベル
（０）であるため、第２，第５，第１，第４，第３，第
６のトランジスタＴｒ２，Ｔｒ５，Ｔｒ１，Ｔｒ４，Ｔ
ｒ３，Ｔｒ６はオフしており、第１のＦＥＴＱ１，第３
のＦＥＴＱ３，第２のＦＥＴＱ２，第４のＦＥＴＱ４は
オフしている。
【００２４】スイッチが時刻Ｂにおいて一方側に切換え
られると、逆方向側信号入力端子３はローレベル（０）
のままで、正方向側信号入力端子２がハイレベル（１）
になるので、第３のトランジスタＴｒ３がオンするとと
もに、ダイオードＤ８、抵抗ｒ１８、抵抗１９、ツェナ
ーダイオードＺＤ５への通電により定電流回路１３の第
８のトランジスタＴｒ８をオンし、コンデンサＣ１は充
電され、第７のトランジスタＴｒ７をオンして電源接続
用リレーＲＬ１のリレーコイルＲＬ１−３を定電流によ
り励磁させる。
られると、逆方向側信号入力端子３はローレベル（０）
のままで、正方向側信号入力端子２がハイレベル（１）
になるので、第３のトランジスタＴｒ３がオンするとと
もに、ダイオードＤ８、抵抗ｒ１８、抵抗１９、ツェナ
ーダイオードＺＤ５への通電により定電流回路１３の第
８のトランジスタＴｒ８をオンし、コンデンサＣ１は充
電され、第７のトランジスタＴｒ７をオンして電源接続
用リレーＲＬ１のリレーコイルＲＬ１−３を定電流によ
り励磁させる。
【００２５】リレーコイルＲＬ１−３が励磁することに
より、可動接点ＲＬ１−１を常開固定接点ＲＬ１−２に
切換えるため、Ｖ点に電源５０が印加される。第３のト
ランジスタＴｒ３がオンすることにより、第１のトラン
ジスタＴｒ１は時刻Ｃにおいてオンし、第１のトランジ
スタＴｒ１がオンすることで、第１出力段１１の第２の
ＦＥＴＱ２は抵抗ｒ１とから設定される遅延時間Ｔ２の
後に時刻Ｄにおいてオン作動する。Ｖ点に電源５０が印
加されることにより、第５のトランジスタＴｒ５はオン
し、第５のトランジスタＴｒ５がオンすることで、第２
出力段１２の第３のＦＥＴＱ３は抵抗ｒ２とから設定さ
れる遅延時間Ｔ２の後に時刻Ｄにおいてオン作動する。
より、可動接点ＲＬ１−１を常開固定接点ＲＬ１−２に
切換えるため、Ｖ点に電源５０が印加される。第３のト
ランジスタＴｒ３がオンすることにより、第１のトラン
ジスタＴｒ１は時刻Ｃにおいてオンし、第１のトランジ
スタＴｒ１がオンすることで、第１出力段１１の第２の
ＦＥＴＱ２は抵抗ｒ１とから設定される遅延時間Ｔ２の
後に時刻Ｄにおいてオン作動する。Ｖ点に電源５０が印
加されることにより、第５のトランジスタＴｒ５はオン
し、第５のトランジスタＴｒ５がオンすることで、第２
出力段１２の第３のＦＥＴＱ３は抵抗ｒ２とから設定さ
れる遅延時間Ｔ２の後に時刻Ｄにおいてオン作動する。
【００２６】第２出力段１２の第３のＦＥＴＱ３、第１
出力段１１の第２のＦＥＴＱ２が時刻Ｄにおいてオン作
動することにより、Ｖ点、第３のＦＥＴＱ３、モータ１
０の他方のブラシ端子１０ｂ、モータ１０の一方のブラ
シ端子１０ａ、第１出力段１１の第２のＦＥＴＱ２に向
けて通電経路が形成されるため、モータ１０に備えたモ
ータシャフト１０ｃを正回転させる。
出力段１１の第２のＦＥＴＱ２が時刻Ｄにおいてオン作
動することにより、Ｖ点、第３のＦＥＴＱ３、モータ１
０の他方のブラシ端子１０ｂ、モータ１０の一方のブラ
シ端子１０ａ、第１出力段１１の第２のＦＥＴＱ２に向
けて通電経路が形成されるため、モータ１０に備えたモ
ータシャフト１０ｃを正回転させる。
【００２７】そして、スイッチが時刻Ｅにおいて一方側
から復帰されると、正方向側，逆方向側信号入力端子
２，３がいずれもローレベル（Ｌ）になるため、第３の
トランジスタＴｒ３はオフし、第３のトランジスタＴｒ
３がオフすることで第１のトランジスタＴｒ１をオフす
るので、第１出力段１１の第２のＦＥＴＱ２は時刻Ｅに
おいてカットオフされるとともに、第２のトランジスタ
Ｔｒ２がオンするので、第１出力段１１のＦＥＴＱ１は
抵抗ｒ１とから設定される遅延時間Ｔ１の後に時刻Ｆに
おいてオン作動する。
から復帰されると、正方向側，逆方向側信号入力端子
２，３がいずれもローレベル（Ｌ）になるため、第３の
トランジスタＴｒ３はオフし、第３のトランジスタＴｒ
３がオフすることで第１のトランジスタＴｒ１をオフす
るので、第１出力段１１の第２のＦＥＴＱ２は時刻Ｅに
おいてカットオフされるとともに、第２のトランジスタ
Ｔｒ２がオンするので、第１出力段１１のＦＥＴＱ１は
抵抗ｒ１とから設定される遅延時間Ｔ１の後に時刻Ｆに
おいてオン作動する。
【００２８】正方向側信号入力端子２がローレベル
（Ｌ）になることにより、定電流回路１３の第８のトラ
ンジスタＴｒ８は時刻Ｅにおいてオフし、コンデンサＣ
１は放電を始め、放電が終わるまで第７のトランジスタ
Ｔｒ７をオンし続ける。第７のトランジスタＴｒ７はコ
ンデンサＣ１によりオンし続けた後に時刻Ｇにおいてオ
フするため、電源接続用リレーＲＬ１のリレーコイルＲ
Ｌ１−３を消磁させるので、時刻ＨにおいてＶ点に電源
５０が印加されなくなる。
（Ｌ）になることにより、定電流回路１３の第８のトラ
ンジスタＴｒ８は時刻Ｅにおいてオフし、コンデンサＣ
１は放電を始め、放電が終わるまで第７のトランジスタ
Ｔｒ７をオンし続ける。第７のトランジスタＴｒ７はコ
ンデンサＣ１によりオンし続けた後に時刻Ｇにおいてオ
フするため、電源接続用リレーＲＬ１のリレーコイルＲ
Ｌ１−３を消磁させるので、時刻ＨにおいてＶ点に電源
５０が印加されなくなる。
【００２９】時刻Ｈ時刻においてＶ点に電源５０が印加
されなくなるため、第５のトランジスタＴｒ５はオフ
し、第５のトランジスタＴｒ５がオフすることで、第２
出力段１２の第３のＦＥＴＱ３はカットオフされる。第
１出力段１１の第２のＦＥＴＱ２が時刻Ｅで、第２出力
段１２の第３のＦＥＴＱ３が時刻Ｈでそれぞれオフする
ことにより、モータ１０に対しての通電経路が遮断され
る。
されなくなるため、第５のトランジスタＴｒ５はオフ
し、第５のトランジスタＴｒ５がオフすることで、第２
出力段１２の第３のＦＥＴＱ３はカットオフされる。第
１出力段１１の第２のＦＥＴＱ２が時刻Ｅで、第２出力
段１２の第３のＦＥＴＱ３が時刻Ｈでそれぞれオフする
ことにより、モータ１０に対しての通電経路が遮断され
る。
【００３０】第１出力段１１の第２のＦＥＴＱ２が時刻
Ｅでオフすることにより、Ｖ点、第２出力段１２の第３
のＦＥＴＱ３、モータ１０の他方のブラシ端子１０ｂ、
モータ１０の一方のブラシ端子１０ａ、第１のダイオー
ドＤ１、Ｖ点を通るショート回路が形成され、このショ
ート回路を流れる電流がなくなると、モータ１０の逆起
電力により第２出力段１２の第３のＦＥＴＱ３が時刻Ｈ
でオフするまでのあいだ、モータ１０の他方のブラシ端
子１０ｂ、第３のダイオードＤ３および第３のＦＥＴＱ
３、Ｖ点、第１出力段１１の第１のＦＥＴＱ１、モータ
１０の一方のブラシ端子１０ａを通るショート回路が形
成されるため、モータ１０は瞬時のうちに停止する。
Ｅでオフすることにより、Ｖ点、第２出力段１２の第３
のＦＥＴＱ３、モータ１０の他方のブラシ端子１０ｂ、
モータ１０の一方のブラシ端子１０ａ、第１のダイオー
ドＤ１、Ｖ点を通るショート回路が形成され、このショ
ート回路を流れる電流がなくなると、モータ１０の逆起
電力により第２出力段１２の第３のＦＥＴＱ３が時刻Ｈ
でオフするまでのあいだ、モータ１０の他方のブラシ端
子１０ｂ、第３のダイオードＤ３および第３のＦＥＴＱ
３、Ｖ点、第１出力段１１の第１のＦＥＴＱ１、モータ
１０の一方のブラシ端子１０ａを通るショート回路が形
成されるため、モータ１０は瞬時のうちに停止する。
【００３１】そして、スイッチが時刻Ｉにおいて他方側
に切換えられると、正方向側信号入力端子２はローレベ
ル（Ｌ）のままで、逆方向側信号入力端子３がハイレベ
ル（Ｈ）になるため、第６のトランジスタＴｒ６がオン
するとともに、ダイオードＤ９、抵抗ｒ１８、抵抗ｒ１
９、ツェナーダイオードＺＤ５への通電により定電流回
路１３の第８のトランジスタＴｒ８をオンし、コンデン
サＣ１は充電され、第７のトランジスタＴｒ７をオンし
て電源接続用リレーＲＬ１のリレーコイルＲＬ１−３を
定電流により励磁させる。
に切換えられると、正方向側信号入力端子２はローレベ
ル（Ｌ）のままで、逆方向側信号入力端子３がハイレベ
ル（Ｈ）になるため、第６のトランジスタＴｒ６がオン
するとともに、ダイオードＤ９、抵抗ｒ１８、抵抗ｒ１
９、ツェナーダイオードＺＤ５への通電により定電流回
路１３の第８のトランジスタＴｒ８をオンし、コンデン
サＣ１は充電され、第７のトランジスタＴｒ７をオンし
て電源接続用リレーＲＬ１のリレーコイルＲＬ１−３を
定電流により励磁させる。
【００３２】リレーコイルＲＬ１−３の励磁によりＶ点
に電源５０が印加されることにより、第２のトランジス
タＴｒ２は時刻Ｊにおいてオンし、第２のトランジスタ
Ｔｒ２がオンすることで、第１出力段１１の第１のＦＥ
ＴＱ１は抵抗ｒ１とから設定される遅延時間Ｔ１の後に
時刻Ｋにおいてオン作動する。第６のトランジスタＴｒ
６が時刻Ｉにおいてオンすることにより、第４のトラン
ジスタＴｒ４は時刻Ｊにおいてオンし、第４のトランジ
スタＴｒ４がオンすることで、第２出力段１２の第４の
ＦＥＴＱ４は抵抗ｒ２とから設定される遅延時間Ｔ４の
後に時刻Ｋにおいてオン作動する。
に電源５０が印加されることにより、第２のトランジス
タＴｒ２は時刻Ｊにおいてオンし、第２のトランジスタ
Ｔｒ２がオンすることで、第１出力段１１の第１のＦＥ
ＴＱ１は抵抗ｒ１とから設定される遅延時間Ｔ１の後に
時刻Ｋにおいてオン作動する。第６のトランジスタＴｒ
６が時刻Ｉにおいてオンすることにより、第４のトラン
ジスタＴｒ４は時刻Ｊにおいてオンし、第４のトランジ
スタＴｒ４がオンすることで、第２出力段１２の第４の
ＦＥＴＱ４は抵抗ｒ２とから設定される遅延時間Ｔ４の
後に時刻Ｋにおいてオン作動する。
【００３３】第１出力段１１の第１のＦＥＴＱ１、第２
出力段１２の第４のＦＥＴＱ４が時刻Ｋにおいてオン作
動することにより、Ｖ点、第１出力段１１の第１のＦＥ
ＴＱ１、モータ１０の一方のブラシ端子１０ａ、モータ
１０の他方のブラシ端子１０ｂ、第２出力段１２の第４
のＦＥＴＱ４に向けて通電経路が形成されるため、モー
タ１０に備えたモータシャフト１０ｃを逆回転させる。
出力段１２の第４のＦＥＴＱ４が時刻Ｋにおいてオン作
動することにより、Ｖ点、第１出力段１１の第１のＦＥ
ＴＱ１、モータ１０の一方のブラシ端子１０ａ、モータ
１０の他方のブラシ端子１０ｂ、第２出力段１２の第４
のＦＥＴＱ４に向けて通電経路が形成されるため、モー
タ１０に備えたモータシャフト１０ｃを逆回転させる。
【００３４】そしてまた、スイッチが時刻Ｌにおいて他
方側から復帰されると、第６のトランジスタＴｒ６はオ
フし、第４のトランジスタＴｒ４をオフするので、第２
出力段１２の第４のＦＥＴＱ４は時刻Ｌにおいてカット
オフされる。スイッチが時刻Ｌにおいて復帰することに
より、定電流回路１３の第８のトランジスタＴｒ８はオ
フし、コンデンサＣ１の放電により第７のトランジスタ
Ｔｒ７は時刻Ｎまでオンした後にオフするため、電源接
続用リレーＲＬ１のリレーコイルＲＬ１−３を消磁さ
せ、時刻ＯにおいてＶ点に電源５０が印加されなくな
る。
方側から復帰されると、第６のトランジスタＴｒ６はオ
フし、第４のトランジスタＴｒ４をオフするので、第２
出力段１２の第４のＦＥＴＱ４は時刻Ｌにおいてカット
オフされる。スイッチが時刻Ｌにおいて復帰することに
より、定電流回路１３の第８のトランジスタＴｒ８はオ
フし、コンデンサＣ１の放電により第７のトランジスタ
Ｔｒ７は時刻Ｎまでオンした後にオフするため、電源接
続用リレーＲＬ１のリレーコイルＲＬ１−３を消磁さ
せ、時刻ＯにおいてＶ点に電源５０が印加されなくな
る。
【００３５】第２出力段１２の第３のＦＥＴＱ３は遅延
時間Ｔ３の後に時刻Ｍにおいてオン作動し、第２のトラ
ンジスタＴｒ２は時刻Ｏにおいてオフし、第１出力段１
１の第１のＦＥＴＱ１は時刻Ｏにおいてカットオフされ
る。第２出力段１２の第４のＦＥＴＱ４が時刻Ｌでオフ
することにより、モータ１０に対しての通電経路が遮断
される。第２出力段１２の第４のＦＥＴＱ４が時刻Ｌで
オフすることにより、Ｖ点、第１出力段１１の第１のＦ
ＥＴＱ１、モータ１０の一方のブラシ端子１０ａ、モー
タ１０の他方のブラシ端子１０ｂ、第３のダイオードＤ
３、Ｖ点を通るショート回路が形成され、このショート
回路を流れる電流がなくなると、モータ１０の逆起電力
により第１出力段１１の第１のＦＥＴＱ１が時刻０でオ
フするまでのあいだ、モータ１０の一方のブラシ端子１
０ａ、第１のダイオードＤ１および第１のＦＥＴＱ１、
Ｖ点、第２出力段１２の第３のＦＥＴＱ３、モータ１０
の他方のブラシ端子１０ｂを通るショート回路が形成さ
れるため、モータ１０は瞬時のうちに停止するものとな
る。
時間Ｔ３の後に時刻Ｍにおいてオン作動し、第２のトラ
ンジスタＴｒ２は時刻Ｏにおいてオフし、第１出力段１
１の第１のＦＥＴＱ１は時刻Ｏにおいてカットオフされ
る。第２出力段１２の第４のＦＥＴＱ４が時刻Ｌでオフ
することにより、モータ１０に対しての通電経路が遮断
される。第２出力段１２の第４のＦＥＴＱ４が時刻Ｌで
オフすることにより、Ｖ点、第１出力段１１の第１のＦ
ＥＴＱ１、モータ１０の一方のブラシ端子１０ａ、モー
タ１０の他方のブラシ端子１０ｂ、第３のダイオードＤ
３、Ｖ点を通るショート回路が形成され、このショート
回路を流れる電流がなくなると、モータ１０の逆起電力
により第１出力段１１の第１のＦＥＴＱ１が時刻０でオ
フするまでのあいだ、モータ１０の一方のブラシ端子１
０ａ、第１のダイオードＤ１および第１のＦＥＴＱ１、
Ｖ点、第２出力段１２の第３のＦＥＴＱ３、モータ１０
の他方のブラシ端子１０ｂを通るショート回路が形成さ
れるため、モータ１０は瞬時のうちに停止するものとな
る。
【００３６】
【発明の効果】以上説明してきたように、この発明に係
るモータ駆動回路によれば、第１のＦＥＴまたは第２の
ＦＥＴのそれぞれは、第１の抵抗により設定される遅延
時間の後に別々にオン作動され、第３のＦＥＴ、第４の
ＦＥＴのそれぞれは、第２の抵抗により設定される遅延
時間の後に別々にオン作動される。そして、定電流回路
により電源接続用リレーのリレーコイルが定電流で励磁
され、リレーコイルが定電流で励磁して可動接点が常開
固定接点に切換え作動されないかぎり、モータへの通電
経路は形成されない。それ故、電源を誤って接続された
としても、モータに対しての通電経路が形成されない。
よって、素子を破壊することがなく、ショート回路によ
りモータを瞬時のうちに停止させることができるため、
信頼性の向上を図れるという優れた効果を奏する。
るモータ駆動回路によれば、第１のＦＥＴまたは第２の
ＦＥＴのそれぞれは、第１の抵抗により設定される遅延
時間の後に別々にオン作動され、第３のＦＥＴ、第４の
ＦＥＴのそれぞれは、第２の抵抗により設定される遅延
時間の後に別々にオン作動される。そして、定電流回路
により電源接続用リレーのリレーコイルが定電流で励磁
され、リレーコイルが定電流で励磁して可動接点が常開
固定接点に切換え作動されないかぎり、モータへの通電
経路は形成されない。それ故、電源を誤って接続された
としても、モータに対しての通電経路が形成されない。
よって、素子を破壊することがなく、ショート回路によ
りモータを瞬時のうちに停止させることができるため、
信頼性の向上を図れるという優れた効果を奏する。
【図１】この発明に係るモータ駆動回路の一実施例の回
路構成図である。
路構成図である。
【図２】図１に示したモータ駆動回路の動作を説明する
タイムチャートである。
タイムチャートである。
１ モータ駆動回路 ２ （第１の駆動信号入力端子）正方向側信号入力端子 ３ （第２の駆動信号入力端子）逆方向側信号入力端子 １０ モータ １０ａ 第１の端子 １０ｂ 第２の端子 Ｑ１ 第１のＦＥＴ Ｑ２ 第２のＦＥＴ Ｑ３ 第３のＦＥＴ Ｑ４ 第４のＦＥＴ ｒ１ （第１の抵抗）抵抗 ｒ２ （第２の抵抗）抵抗 ｒ５ （第１のバイアス抵抗）抵抗 ｒ１２ （第２のバイアス抵抗）抵抗 ｒ１７ （エミッタ抵抗）抵抗 Ｔｒ１ 第１のトランジスタ Ｔｒ２ 第２のトランジスタ Ｔｒ７ （定電流トランジスタ）第７のトランジスタ Ｔｒ８ （定電圧トランジスタ）第８のトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−25177（ＪＰ，Ａ) 特開 平５−184173（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02P 1/22
Claims (2)
- 【請求項１】 第１の端子と、第２の端子とを有するモ
ータを制御するモータ駆動回路であって、 エミッタが電源に接続された第１のトランジスタと、 ゲートが前記第１のトランジスタのコレクタに接続さ
れ、ソースが電源に接続された第１のＦＥＴと、 ドレインが前記モータの第１の端子と、前記第１のＦＥ
Ｔのドレインとに接続され、ソースが接地された第２の
ＦＥＴと、 一方が前記第１のトランジスタのコレクタと、第１のＦ
ＥＴのゲートとに接続され、他方が前記第２のＦＥＴの
ゲートに接続された第１の抵抗と、 コレクタが前記第１の抵抗の他方と前記第２のＦＥＴの
ゲートに接続され、 エミッタが接地され、ベースが第１のバイアス抵抗を介
して電源に接続された第２のトランジスタと、 ベースが第１の駆動信号入力端子に接続され、コレクタ
が前記第１のトランジスタのベースに接続されるととも
に前記第２のトランジスタのベースに接続され、エミッ
タが接地された第３のトランジスタと、 エミッタが電源に接続された第４のトランジスタと、 ゲートが前記第４のトランジスタのコレクタに接続さ
れ、ソースが電源に接続され、ドレインが前記モータの
第２の端子に接続された第３のＦＥＴと、 ドレインが前記モータの第２の端子と、前記第３のＦＥ
Ｔのドレインとに接続され、ソースが接地された第４の
ＦＥＴと、 一方が前記第４のトランジスタのコレクタと、第３のＦ
ＥＴのゲートとに接続され、他方が前記第４のＦＥＴの
ゲートに接続された第２の抵抗と、 コレクタが前記第２の抵抗の他方と前記第４のＦＥＴの
ゲートに接続され、 エミッタが接地され、ベースが第２のバイアス抵抗を介
して電源に接続された第５のトランジスタと、 ベースが第２の駆動信号入力端子に接続され、コレクタ
が前記第４のトランジスタのベースに接続されるととも
に前記第５のトランジスタのベースに接続され、エミッ
タが接地された第６のトランジスタとを備えたことを特
徴とするモータ駆動回路。 - 【請求項２】 第１の端子と、第２の端子とを有するモ
ータを制御するモータ駆動回路であって、 コレクタが第１の信号入力端子に接続され、接地された
ツェナーダイオードにベースが接続された定電圧トラン
ジスタと、ベースが前記定電圧トランジスタのエミッタ
に接続され、エミッタがエミッタ抵抗を介して接地され
た定電流トランジスタとを有する定電流回路と、 前記定電流回路の定電流トランジスタのコレクタと電源
とに接続されたリレーコイルを有し、前記リレーコイル
に電流が通電されることによりオン作動される電源接続
用リレーと、 エミッタが前記電源接続用リレーに接続された第１のト
ランジスタと、 ゲートが前記第１のトランジスタのコレクタに接続さ
れ、ソースが前記電源接続用リレーに接続された第１の
ＦＥＴと、 ドレインが前記モータの第１の端子と、前記第１のＦＥ
Ｔのドレインとに接続され、ソースが接地された第２の
ＦＥＴと、 一方が前記第１のトランジスタのコレクタと、第１のＦ
ＥＴのゲートとに接続され、他方が前記第２のＦＥＴの
ゲートに接続された第１の抵抗と、 コレクタが前記第１の抵抗の他方と前記第２のＦＥＴの
ゲートに接続され、 エミッタが接地され、ベースが第１のバイアス抵抗を介
して前記電源接続用リレーに接続された第２のトランジ
スタと、 ベースが第１の駆動信号入力端子に接続され、コレクタ
が前記第１のトランジスタのベースに接続されるととも
に前記第２のトランジスタのベースに接続され、エミッ
タが接地された第３のトランジスタと、 エミッタが前記電源接続用リレーに接続された第４のト
ランジスタと、 ゲートが前記第４のトランジスタのコレクタに接続さ
れ、ソースが前記電源接続用リレーに接続され、ドレイ
ンが前記モータの第２の端子に接続された第３のＦＥＴ
と、 ドレインが前記モータの第２の端子と、前記第３のＦＥ
Ｔのドレインとに接続され、ソースが接地された第４の
ＦＥＴと、 一方が前記第４のトランジスタのコレクタと、第３のＦ
ＥＴのゲートとに接続され、他方が前記第４のＦＥＴの
ゲートに接続された第２の抵抗と、 コレクタが前記第２の抵抗の他方と前記第４のＦＥＴの
ゲートに接続され、 エミッタが接地され、ベースが第２のバイアス抵抗を介
して前記電源接続用リレーに接続された第５のトランジ
スタと、 ベースが第２の駆動信号入力端子に接続され、コレクタ
が前記第４のトランジスタのベースに接続されるととも
に前記第５のトランジスタのベースに接続され、エミッ
タが接地された第６のトランジスタとを備えたことを特
徴とするモータ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04058119A JP3135973B2 (ja) | 1992-03-16 | 1992-03-16 | モータ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04058119A JP3135973B2 (ja) | 1992-03-16 | 1992-03-16 | モータ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0630572A JPH0630572A (ja) | 1994-02-04 |
| JP3135973B2 true JP3135973B2 (ja) | 2001-02-19 |
Family
ID=13075092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04058119A Expired - Fee Related JP3135973B2 (ja) | 1992-03-16 | 1992-03-16 | モータ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135973B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5182791B2 (ja) * | 2007-08-30 | 2013-04-17 | 陞達科技股▲ふん▼有限公司 | ループ技術を利用してモータの逆誘導起電力を制御する機構 |
| DE102011112273A1 (de) * | 2011-09-05 | 2013-03-07 | Brose Fahrzeugteile Gmbh & Co. Kg, Hallstadt | Antriebsanordnung zur motorischen Verstellung eines Verstellelements eines Kraftfahrzeugs |
-
1992
- 1992-03-16 JP JP04058119A patent/JP3135973B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630572A (ja) | 1994-02-04 |
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