JP3135418B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は単結晶シリコン半導体基
板の構成とその製造方法及び半導体装置の構成とその製
造方法に関するもので、特に半導体装置としては、ＣＭ
ＯＳ構成をとる半導体集積回路装置、半導体イメージセ
ンサ装置及びバイポーラ要素を有する半導体装置に関す
るものである。

【０００２】

【従来の技術】ＣＭＯＳ構成をとる半導体集積回路装置
におけるラッチアップ現象を例にとり従来技術を説明し
ていく。図１８は従来のＣＭＯＳ構成をとる半導体集積
回路装置を示す模式的断面図である。Ｐ−型（７Ｅ１４
ａｔｍｓ／ｃｍ³ 程度）Ｓｉ半導体基板１０１６にＮ−
ウエルのＮ−型（３Ｅ１６ａｔｍｓ／ｃｍ³ 程度）層１
０１５を有し、ＮチャネルＭＯＳトランジスタ１０１０
とＰチャネルＭＯＳトランジスタ１００９を構成する一
般的ＣＭＯＳ型半導体集積回路装置である。

【０００３】ところで、ＰチャネルＭＯＳトランジスタ
１００９は等価的にＰＮＰのバイポーラトランジスタＴ
ｒ１ １００１を構成し、ＮチャネルＭＯＳトランジス
タ１０１０は等価的にやはり、ＮＰＮのバイポーラトラ
ンジスタＴｒ２ １００３を構成し、寄生抵抗としてベ
ース・エミッタ間抵抗成分Ｒｎ１００２とＲｐ１００４
をそれぞれ有し、図１９に示すように等価回路的に結線
される。ここで、入力端子１０２０にある量のサージ電
流１０２１が入ってきたとする、そうすると入ってきた
キャリア１０２２は拡散していって前述のＮＰＮトラン
ジスタもしくはＰＮＰトランジスタのどちらかを動作
（オンと称する）させた場合そのトランジスタのコレク
タ電流は図１９からも判るように、もう一方のトランジ
スタのベース電流となりもう一方のトランジスタも動作
させる。そうなると、最初に動作したトランジスタのベ
ースにもひき続き電流が供給され、最初のトリガーとな
ったサージを取り去ってもＶｃｃ１００５とＶｓｓ１０
０６間には電流が流れ続けることになる。こうなると半
導体集積回路装置としては、正常の動作をしないばかり
でなく、ひどい場合には配線パターン等が溶断したりす
る。このような現象をラッチアップと称する。

【０００４】通常の半導体集積回路装置は当然ある程度
のサージやノイズに対してはラッチアップしてはいけな
いわけで、この電流値をラッチアップ耐量と称する。そ
こで、ラッチアップ耐量を上げるためにはどういう方策
が取られているかというと、第１番目としては図の寄生
抵抗であるＲｐ１００４およびＲｎ１００２を下げてや
るという方法がある。抵抗として下がることで、サージ
によって入ってきたキャリアによるベース領域の電位上
昇が緩和され各トランジスタがオンしにくくなり、ラッ
チアップ耐量が向上する。

【０００５】抵抗をさげる方法としては、基板１０１６
の不純物濃度を高くするとか、ウエル１０１５の不純物
濃度をやはり高くするとか、エピウエハ｛今、図１８に
便宜上示しておいたが半導体基板をＰ＋型（１Ｅ１８か
ら１Ｅ２０ａｔｍｓ／ｃｍ³ぐらいの濃度）基板としそ
の表面に数μｍから数１０μｍ程度所望の濃度のＰ−型
層（図のＰ−型半導体基板１０１６になる）がエピタキ
シアル成長されたものである｝を用いるとかのことが考
えられる。第２番目の方法としては、前述した寄生バイ
ポーラトランジスタのｈＦＥ（直流電流増幅率）をさげ
てやるという方法である。ｈＦＥが低いということは、
同じベース電流だったらコレクタ電流は少なくなるわけ
で、次のトランジスタのオンの維持につながりにくくな
るということである。ｈＦＥを下げるためには、前述の
ごとく基板１０１６の不純物濃度を高くするとか、ウエ
ル１０１５の不純物濃度をやはり高くするとかの方法が
考えられる。

【０００６】また図１８における寸法Ｌ１１００７やＬ
２１００８を大きくとってやるという方法がある、ベー
ス幅いわゆるＷＢを広くしてｈＦＥを下げるということ
である。第３番目の方法としては、サージなどによる拡
散してくるキャリアの量を抑えてやるというものがあ
る。

【０００７】図１８に示したように、入力端子１０２０
とＣＭＯＳ部（この場合、ＮチャネルＭＯＳトランジス
タ１０１０とＰチャネルＭＯＳトランジスタ１００９と
で構成されるような部分）の間にＶｃｃ１００５につな
がったＮ−型層のウエル１０１８を設けて入って来たキ
ャリアを途中で抜いてやろうというものである。このＶ
ｃｃにつながったＮ−ウエルをガードリングと称する。
拡散キャリアの量を抑えるという面では、エピウエハを
用いるというのはやはり同様に効果がある。高濃度の例
えばＰ＋型基板１０２３中ではキャリアのライフタイム
（寿命）はＰ−型領域に比べて数桁短いから、ＣＭＯＳ
部まで到達しにくくできるからである。

【０００８】

【発明が解決しようとする課題】従来の半導体装置は前
述してきたような構造・構成を取っているが以下のよう
な解決すべき課題があげられる。第１の問題として、基
板不純物濃度やウエル不純物濃度を上げるとひとつには
ＭＯＳトランジスタのｇｍの低下につながり、必要な電
流値やすなわち動作速度を得るためのトランジスタの平
面的な寸法が大きくなりチップサイズ（半導体集積回路
装置の平面的な寸法）の増大につながる。したがって、
製造コストアップにつながるし、反集積化（場所を食
う）の方向となる。また、ＭＯＳトランジスタのＶＴＨ
（しきい値電圧）の上昇（半導体集積回路装置としての
動作電圧の上昇）につながったり、ＶＴＨとリーク電流
のトレードオフの関係が悪化したり、ホットエレクトロ
ンによる耐久性も低下したりと、ちっともよいことがな
く、濃度の上昇にはおのずとすぐ限界がある。

【０００９】第２の問題として、図１８の寸法Ｌ１やＬ
２を大きくしたり、ガードリングを設けるなどすること
はやはり、チップサイズの増大につながるものである。
第３の問題として、エピウエハを用いることでは半導体
基板の製造コストの大幅な上昇を来すことになる。基板
で数倍から１０倍程度のコスト上昇にはなる。

【００１０】

【課題を解決するための手段】前記課題を解決するため
本発明では以下の手段を取った。第１の手段として、１
５０Ｋ程度（ケルビン温度）で活性化エネルギー（バレ
ンスバンドＥｖから）０．１ｅＶ以下で１．２から１．
７Ｅ１５／ｃｍ³ 程度の濃度の浅い準位（Ｓｈａｌｌｏ
ｗ ｌｅｖｅｌ）と活性化エネルギーが０．２８から
０．３２ｅＶ程度で１．６から２．０Ｅ１３／ｃｍ³ 程
度の濃度の深い準位（Ｄｅｅｐ ｌｅｖｅｌ）とを再結
合中心として、Ｓｉのバンドギャップ内に有する半導体
基板を得るというものである。深い準位の再結合中心の
欠陥は、１５０ＫでＤＬＴＳ信号が最大値を示す性質を
有している。

【００１１】第２の手段として、電子線２ＭｅＶ以上
で、１Ｅ１４／ｃｍ² 以上の照射を行う手段１記載の半
導体基板の製造方法を取るというものである。第３の手
段として、電子線２ＭｅＶ以上で、１Ｅ１４／ｃｍ² 以
上の照射を特定部分にのみ行う手段１記載の半導体基板
の製造方法を取るというものである。

【００１２】第４の手段として １Ｅ−２Ｔｏｒｒ以上
（真空度が高いの意）の真空にひかれ、密閉してある容
器中にて電子線照射を行う手段２、３記載の半導体基板
の製造方法を取るというものである。第５の手段とし
て、２００℃以上のアニールを行う手段２から４記載の
半導体基板の製造方法を取るというものである。

【００１３】第６の手段として、１５０Ｋ程度（ケルビ
ン温度）で、活性化エネルギー（バレンスバンドＥｖか
ら）０．１ｅＶ以下で１．２から１．７Ｅ１５／ｃｍ³
程度の濃度の浅い準位（Ｓｈａｌｌｏｗ ｌｅｖｅｌ）
と活性化エネルギー（イオン化エネルギー）０．２８か
ら０．３２ｅＶ程度で１．６から２．０Ｅ１３／ｃｍ ³
程度の濃度の深い準位（Ｄｅｅｐ ｌｅｖｅｌ）とを再
結合中心として、Ｓｉのバンドギャップ内に有する半導
体装置を得るというものである。

【００１４】第７の手段として、１５０Ｋ程度（ケルビ
ン温度）で、活性化エネルギー（バレンスバンドＥｖか
ら）０．１ｅＶ以下で１．２から１．７Ｅ１５／ｃｍ³
程度の濃度の浅い準位（Ｓｈａｌｌｏｗ ｌｅｖｅｌ）
と活性化エネルギー０．２８から０．３２ｅＶ程度で
１．６から２．０Ｅ１３／ｃｍ³ 程度の濃度の深い準位
（Ｄｅｅｐ ｌｅｖｅｌ）とを再結合中心として、Ｓｉ
のバンドギャップ内に有する部分を部分有する半導体装
置を得るというものである。

【００１５】第８の手段として、電子線２Ｍｅ以上、１
Ｅ１４／ｃｍ² 以上の照射を行う手段６、７記載の半導
体装置の製造方法を取るというものである。第９の手段
として、電子線２Ｍｅ以上、１Ｅ１４／ｃｍ² 以上の照
射を特定部分のみ行う手段６、７記載の半導体装置の製
造方法を取るというものである。

【００１６】第１０の手段として、１Ｅ−２Ｔｏｒｒ以
上（真空度が高いの意）の真空にひかれ、密閉してある
容器中にて電子線照射を行う手段６、７記載の半導体装
置の製造方法を取るというものである。第１１の手段と
して、２００℃以上のアニールを行う手段６、７記載の
半導体装置の製造方法を取るというものである。

【００１７】第１２の手段として、ＣＭＯＳ構成を取る
手段６、７記載の半導体装置を得るというものである。
第１３の手段として、半導体イメージセンサ装置である
手段６、７記載の半導体装置を得るというものである。

【００１８】第１４の手段として、バイポーラ要素を有
する手段６、７記載の半導体装置を得るというものであ
る。第１５の手段として、ＢｉＣＭＯＳ構成を取る手段
６、７記載の半導体装置を得るというものである。

【００１９】第１６の手段して、ＣＭＯＳ構成を取る手
段８から１１記載の半導体装置の製造方法を取るという
ものである。半導体製造装置の製造方法は、第１導電型
の半導体領域に第２導電型の不純物を導入して第２導電
型の不純物領域を形成して、ＰＮ接合を形成する工程
と、各々の半導体領域に電圧印加するための電極を形成
する工程と、その電極の上に半導体装置を保護するため
のパシベーション膜形成工程と、パシベーション膜の上
から電子線を照射する工程とからなっている。

【００２０】第１７の手段として、半導体イメージセン
サ装置である手段８から１１記載の半導体装置の製造方
法を取るというものである。第１８の手段として、バイ
ポーラ要素を有する手段８から１１記載の半導体装置の
製造方法を取るというものである。

【００２１】第１９の手段として、ＢｉＣＭＯＳ構成を
取る手段８から１１記載の半導体装置の製造方法を取る
というものである。

【００２２】

【作用】前記手段を取ることで以下の作用が得られる。
第１、６、７、９、１２から１９の手段を取ることで以
下の作用が得られる。すなわち、基板少数キャリアライ
フタイムを低下させ、ラッチアップ耐量の向上が図れる
というものである。

【００２３】第２、３、８の手段を取ることで以下の作
用が得られる。すなわち、前記準位をＳｉ基板内に適切
に形成できるというものである。第４、１０、１３から
１９の手段を取ることで以下の作用が得られる。すなわ
ち、所望のラッチアップ耐量を得ると同時にＰＮ接合リ
ークやＭＯＳトランジスタ特性の良好な回復が得られる
というものである。

【００２４】第５、１０の手段を取ることで以下の作用
が得られる。すなわち、酸素（Ｏ²)などがノックオンさ
れたＳｉウエハ中に注入されるための種々良くない影響
を妨げるというものである。

【００２５】

【実施例】以下、図面を参照して本発明の好適な実施例
を詳細に説明する。図１は本発明にかかる半導体装置の
第１の実施例の半導体集積回路装置の部分を示す模式的
断面図である。模式図であるので、中間絶縁層やＡｌ配
線や表面保護膜（パシベーション膜）等々は省略してい
る。図２は本発明にかかる半導体装置の第１の実施例の
半導体集積回路装置の部分を示す模式的平面図である。
本実施例で用いた半導体集積回路装置は平面的寸法（チ
ップサイズ）約４．４Ｘ１３．０ｍｍのＣＭＯＳ型回路
構成を取る２５６ＫｂｉｔＳＲＡＭである。デザインル
ール的にはいわゆる１．０μｍルールである。基板１１
はＰ−型で濃度的には２０から３０Ω・ｃｍである。通
常はエピウエハを使用しているが、エピウエハを使用し
ない場合、図示しているように入力端子１２からＣＭＯ
Ｓ部２３までは、Ｖｃｃ１７につながったガードリング
１５を間に介して最も短いところでも３００μｍある
が、ラッチアップ耐量は数１０ｍＡしかない。後述する
が、Ｖｃｃ５．５Ｖ、電流注入法にて最低数１００ｍＡ
が半導体集積回路装置としての要件である。本実施例で
はパシベーションまで形成終了したウエハとしては完成
状態の前記半導体集積回路装置を用いて、電子線の照射
を行った。

【００２６】図３は本発明にかかる半導体装置の第１の
実施例の半導体集積回路装置の製造方法である電子線照
射の様子を示す模式的図である。ウエハ３６はポリエチ
レンの袋３７に入れられ、１Ｅ−２Ｔｏｒｒ以上（真空
度が高いの意）の真空にひかれ密閉してある。高エネル
ギー電子線発生器からの電子線（Ｅｌｅｃｔｒｏｎｓ）
を照射ノズル３５から約１ｍのところにウエハを置き大
気中で照射した。この程度の真空に密閉しないと（大気
中でそのまま照射すると）酸素（Ｏ² ）などがノックオ
ンされＳｉウエハ中に注入されいろいろ良くない影響が
でてきてしまうからである。電子線に対してＳｉウエハ
の表裏は結果としてどちらでもかまわない。今回比較の
ため、中性子（Ｎｅｕｔｒｏｎｓ）やγ（ガンマ）線
（ｒａｙｓ）の照射も行ったので同時に説明していく。

【００２７】図４は半導体集積回路装置のラッチアップ
耐量の一般的測定（規定）方法の回路を示す模式的ブロ
ック図である。測定に供される半導体集積回路装置
（Ｄ．Ｕ．Ｔ、Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）
のＶｃｃには５．５Ｖ印加され各入力端子（Ｉｎｐｕｔ
Ｔｅｒｍｉｎａｌｓ）に電流印加（Ｃｕｒｒｅｎｔ
Ｆｏｒｃｅ）され、ラッチアップ開始する電流値がラッ
チアップ耐量（ＩＬ）と規定される。

【００２８】図５は照射後（Ａｓ Ｅｘｐｏｓｅｄ）の
ＩＬと各照射量の関係を示すグラフである。Ｉｎｉｔｉ
ａｌというのは、照射前を表している。電子線と中性子
線の照射でＩＬの顕著な向上が見られる。γ線での向上
はごく僅かである。ところがここで、半導体集積回路装
置（ＳＲＡＭ）は全く正常の動作をしていないのであ
る。ｐｎ接合のリーク電流やＭＯＳトランジスタのＶＴ
Ｈなどがとんでもなく大きな値となっているからであ
る。そこで、照射後アニール（Ｎ２雰囲気中での熱処
理）を行うと、電子線照射のものはｐｎ接合のリーク電
流やＭＯＳトランジスタの特性は充分回復することが判
る、この時、若干ＩＬは低下するが問題になるレベルで
はない。中性子照射のものも、ｐｎ接合のリーク電流や
ＭＯＳトランジスタの特性は回復はするが充分ではな
い。γ線照射のものも、ｐｎ接合のリーク電流やＭＯＳ
トランジスタの特性は完全に回復するがＩＬも全くもと
にもどってしまう。

【００２９】図６はＩＬの値を照射後とそれに続くアニ
ールでの変化を表すグラフである。図７はアニール後の
ＩＬと各照射量の関係を示すグラフである。電子線２Ｍ
ｅＶ以上のエネルギーで、１Ｅ１５／ｃｍ² 以上のもの
だけが正常な半導体集積回路装置の機能を回復した上で
必要なＩＬが確保できたことがわかる。ではなぜＩＬの
向上が可能になったのかについて説明する。

【００３０】図８はｔＲＲ（ｐｎ接合のリカバリータイ
ム、順方向に４ｍＡ／ｍｍ² の電流を流した場合）と各
照射量の関係を示すグラフである。ｔＲＲは直接的に基
板小数キャリアライフタイムを表していると言えるの
で、本発明におけるＩＬの向上は基板小数キャリアライ
フタイムの低下が原因であるといえる。ところで、前述
したように、アニール行っても中性子照射したものは、
電子線と同じＩＬでも半導体集積回路装置としての機能
の回復が充分でない、主にはｐｎ接合のリーク電流が多
いことである。

【００３１】図９はアニール後のｐｎ接合のリーク電流
とｔＲＲ（基板小数キャリアライフタイム）の関係を各
照射線種毎に表したグラフである。リーク電流と基板小
数キャリアライフタイムの関係（トレードオフ）が線種
によって異なるということである。このことはＳｉのバ
ンドギャップ内に形成された再結合中心の位置（準位）
の違いを意味する。そこで、ＤＬＴＳ法（D.V. Lang, A
ppl. Phys. 45-7 (1974), 3014, 3023.）とＩＣＴＳ法
（H. Okushi and Y. Tokumura, Jpn. J. Appl.Phys. 19
(1980) L335．）で準位を定量比較してみる。

【００３２】表１は準位の測定データの表である。

【００３３】

【表１】

【００３４】γ線照射のものと照射していないＳｉは観
測出来る準位は全く存在していないので表には載せてい
ない。電子線と中性子で顕著な差は１５０Ｋ（ケルビン
温度）でのＤＬＴＳ信号のピークの出方である。電子線
１５０Ｋ，中性子１４０Ｋである。中性子のピークはＡ
ｕ（金）等の重金属ドープしたものと出方が似ている。
重金属ドープで基板小数キャリアライフタイムを低下さ
せた場合もリーク電流とのトレードオフはよくないとさ
れている。したがって、電子線照射でもたらされた活性
化エネルギー（バレンスバンドＥｖからのＡｃｔｉｖａ
ｔｉｏｎ Ｅｎｅｒｇｙ；ΔＥ）０．１ｅＶ以下で１．
２から１．７Ｅ１５／ｃｍ³ 程度の濃度の浅い準位（Ｓ
ｈａｌｌｏｗ ｌｅｖｅｌ）と１５０Ｋでピークを持
つ、０．２８から０．３２ｅＶ程度の活性化エネルギー
で１．６から２．０Ｅ１３／ｃｍ³程度の濃度の深い準
位（Ｄｅｅｐ ｌｅｖｅｌ）とを再結合中心として、Ｓ
ｉのバンドギャップ内に有することがラッチアップ向上
に大変重要であると言える。この再結合中心は、電子線
照射により形成されるシリコン結晶内格子欠陥によるも
ので、不純物ドーピングによって生ずる不純物準位とは
異なる。

【００３５】図１０はアニール後のリーク電流とＩＬの
関係を表すグラフである。つまり、ＣＭＯＳ構成を取る
半導体集積回路装置において、例えば入力端子からＣＭ
ＯＳ部までの距離３００μｍぐらいのもので、エピウエ
ハなども使わず充分なラッチアップ耐量を確保し、なお
かつｐｎ接合のリーク電流等が許容の範囲に納まるため
には上述の準位が必要であるということである。くどく
なるが、本発明の斬新で大変優れている点はここにある
といえる。すなわち上述した範囲でのＳｉバンドギャッ
プ内での準位を有することで初めてラッチアップ耐量と
リーク電流その他特性との現実的トレードオフが得られ
るという点である。

【００３６】また、そのため電子線２ＭｅＶ以上で、１
ｅ１４／ｃｍ² 以上の照射を行い、それに引続き２００
から３００℃１時間程度のアニールを行うことで上述の
準位形成（ＭＯＳトランジスタ特性の回復も含んで）が
可能となるということは大変重要なことである。説明し
てきたように、半導体集積回路装置の製造工程（ウエハ
プロセス）の終盤での準位形成（電子線照射）可能だか
らである。２００℃〜３００℃の低温アニールを行えば
よいことから、パシベーション膜形成後に電子線照射を
行うことができる。思わぬ設計間違い（寸法間違い等）
で半導体集積回路装置が出来上がってからテスト工程に
てラッチアップ耐量が足りなかった場合などに後から追
加で行えるからである。もちろん、ウエハプロセスの途
中に設けてもかまわない、その場合アニールの条件設定
の自由度はましてくる。より高温のプロセスが可能とな
るからである。

【００３７】ところで、図示しないが本発明、本実施例
のような準位を有するということ、もしくは電子線照射
にてそれを形成するということは半導体集積回路装置の
製造工程前の半導体基板形成時に行ってもよい。すなわ
ち、半導体基板として単結晶シリコン形成後に、電子線
照射して準位を形成する。その後、半導体素子の集積化
工程で半導体集積回路を形成する。電子線照射はウエハ
状態にカットする前でも後でも良い。ところで、さらに
電子線の照射であるが、これまでウエハ全面一様に照射
されるように説明してきたが、ビーム状にて、必要な部
分（例えば前述したように、入力端子とＣＭＯＳ部の
間）のみ照射することで、工程時間の短縮やｐｎ接合リ
ークの増加やＭＯＳトランジスタ特性の劣化の影響を少
なくすることが可能となりまた有益である、これまた図
示しないが明白な事例であろう。

【００３８】図１１は本発明にかかる半導体装置の第２
の実施例の半導体集積回路装置を示す模式的平面図であ
る。半導体イメージセンサ装置である。半導体イメージ
センサ装置とは光を受けそれを電気信号に変換して出力
する半導体集積回路装置である。ここでは、ＦＡＸなど
に用いられているライン型の半導体イメージセンサ装置
を例に取って説明していく。

【００３９】図１２は半導体イメージセンサ装置の回路
を示す模式的ブロック図である。フローテイングベース
のＮＰＮトランジスタであるフォトトランジスタ１から
６４は光を受け電荷として蓄積し、トランスミッション
ゲートＡ１から６４で選択された時ｈＦＥ倍したコレク
タ電流として出力端子１２８へと出力する。ここで、８
ドット／ｍｍの半導体イメージセンサ装置だとして６４
ビットのフォトトランジスタの配列のピッチは１２５μ
ｍである。

【００４０】図１３は図１１のＡ−Ａ’断面を表す模式
図である。隣接するフォトトランジスタの様子を示して
いる。例えば、フォトトランジスタ６３のコレクタ領域
であるＮ−基板１４６の深いところで発生した光電キャ
リア１４７は拡散散乱しあるものは隣のフォトトランジ
スタ６４で検出されることになる。各フォトトランジス
タ間（ビット間ともいう）の信号の分離が悪いことにな
る、コントラストが悪いとも言う。本発明を適用するこ
とで、これまで説明してきたことと同様にエピウエハな
どを使用せずとも、隣接ビットへの拡散キャリアが減
り、良好な信号の分離、コントラストが得られるもので
ある。また、そのビットの選択は終わってるのにいつま
でもふらふらしているキャリアがあり、それが残像特性
の悪化などをもたらすことあるが、そういったことも良
好に改善可能となる。

【００４１】図１４は図１１のＢ−Ｂ’断面を表す模式
図である。半導体イメージセンサ装置のチップ端（チッ
プエッジ）近傍の様子を示している。チップエッジ１５
２はダイシングソーなどで切断される部分であり、チャ
ネルストッパーであるＮ＋型層１５３などが切り白とし
てある長さ領域確保されている、これをスクライブエリ
アという。切断される前に良品か不良品かの検査が行わ
れる。その際通常この種の半導体イメージセンサ装置は
当然光を照射しての信号の出方を見なければならない
が、一番端のビット（フォトトランジスタ１とかフォト
トランジスタ６４）だけ異常な信号が出ることがある。
スクライブエリアに入った光による光電キャリアのやは
り拡散・散乱によるものである。そこで、本発明を適用
することで、これまで説明してきたことと同様にエピウ
エハなどを使用せずとも、信号の回り込みが減り大変有
効である。本実施例では、ライン型半導体イメージセン
サ装置で説明してきたが、容量結合型半導体イメージセ
ンサ装置いわゆるＣＣＤにおいても同様大変有益である
ことは言うまでもない。

【００４２】図１５は本発明にかかる半導体装置の第３
の実施例の半導体装置を示す模式的断面図である。単一
のＮＰＮバイポーラトランジスタである。高速のスイッ
チングスピードを必要とする用途の場合、バイポーラト
ランジスタで問題なのは、オフする時間であるＴｏｆ
ｆ、とくにはベース領域１６４の過剰の小数キャリアが
蓄積されるまでの時間Ｔｓｔｇである。Ｔｓｔｇを高速
化するためには、ベース幅ＷＢ１６７を狭くすればよい
のだがそうするとトランジスタの安全動作領域（ＡＳ
Ｏ）も狭くなるという問題がある。

【００４３】図１６はＷＢとＴｓｔｇの関係を表すグラ
フである。本発明を適用したものは同じＷＢでも（同じ
ＡＳＯを確保したうえで）Ｔｓｔｇが２倍程度高速が得
られている。図１７は本発明にかかる半導体装置の第４
の実施例の半導体集積回路装置の部分を示す模式的断面
図である。バイポーラ要素とＣＭＯＳ要素が混在する、
いわゆるＢｉＣＭＯＳ型半導体集積回路装置である。こ
こで、本発明を適用することで、前述してきたごとくＣ
ＭＯＳ部１９０における良好なラッチアップ耐量の確保
とバイポーラ部１８３における良好なスイッチングスピ
ードの確保と合わせ持つこと可能とし大変有益である。

【００４４】

【発明の効果】以上、説明してきたように、１Ｅ−２Ｔ
ｏｒｒ以上（真空度が高いの意）の真空にひかれ密閉し
てある容器中にて電子線２ＭｅＶ以上のエネルギーで、
一般的には１ｅ１５／ｃｍ² 以上の数の照射を行い照射
後２００℃以上の高温で、１時間以上のアニールを行う
ことで１５０Ｋでの活性化エネルギー（バレンスバンド
Ｅｖから）が０．１ｅＶ以下で１．２から１．７Ｅ１５
／ｃｍ³ 程度の濃度の浅い準位（Ｓｈａｌｌｏｗ ｌｅ
ｖｅｌ）と０．２８ｅＶから０．３２ｅＶ程度の準位の
欠陥で１．６から２．０Ｅ１３／ｃｍ³ 程度の濃度の深
い準位（Ｄｅｅｐｌｅｖｅｌ）とを再結合中心として、
Ｓｉのバンドギャップ内に有する半導体基板が得られ、
基板小数キャリアライフタイムが低いためラッチアップ
耐量の向上が図れると同時に良好なＰＮ接合リークやＭ
ＯＳトランジスタ特性が得られる。チップサイズの増大
もなく、エピウエハも使わず廉価である。また半導体集
積回路装置の工程終盤での加工が可能となる。

【図面の簡単な説明】

【図１】本発明にかかる半導体装置の第１の実施例の半
導体集積回路装置の部分を示す模式的断面図である。

【図２】本発明にかかる半導体装置の第１の実施例の半
導体集積回路装置の部分を示す模式的平面図である。

【図３】本発明にかかる半導体装置の第１の実施例の半
導体集積回路装置の製造方法である電子線照射の様子を
示す模式的図である。

【図４】半導体集積回路装置のラッチアップ耐量の一般
的測定（規定）方法の回路を示す模式的ブロック図であ
る。

【図５】照射後（Ａｓ Ｅｘｐｏｓｅｄ）のＩＬと各照
射量の関係を示すグラフである。

【図６】ＩＬの値を照射後とそれに続くアニールでの変
化を表すグラフである。

【図７】アニール後のＩＬと各照射量の関係を示すグラ
フである。

【図８】ｔＲＲ（ｐｎ接合のリカバリータイム、順方向
に４ｍＡ／ｍｍ² 電流流した場合）と各照射量の関係を
示すグラフである。

【図９】アニール後のｐｎ接合のリーク電流とｔＲＲ
（基板小数キャリアライフタイム）の関係を各照射線種
毎に表したグラフである。

【図１０】アニール後のリーク電流とＩＬの関係を表す
グラフである。

【図１１】本発明にかかる半導体装置の第２の実施例の
半導体集積回路装置を示す模式的平面図である。

【図１２】半導体イメージセンサ装置の回路を示す模式
的ブロック図である。

【図１３】図１２のＡ−Ａ’断面を表す模式図である。

【図１４】図１２のＢ−Ｂ’断面を表す模式図である。

【図１５】本発明にかかる半導体装置の第３の実施例の
半導体装置を示す模式的断面図である。

【図１６】ＷＢとＴｓｔｇの関係を表すグラフである。

【図１７】本発明にかかる半導体装置の第４の実施例の
半導体集積回路装置の部分を示す模式的断面図である。

【図１８】従来のＣＭＯＳ構成をとる半導体集積回路装
置を示す模式的断面図である。

【図１９】従来のＣＭＯＳ構成をとる半導体集積回路装
置等価回路を示す模式的ブロック図である。

【符号の説明】

１１ Ｐ−型基板 １２ 入力端子 １３ Ｎ＋型層 １４ 距離ａ １５ Ｎ−型層、ガードリング １６ Ｎ＋型層 １７ Ｖｃｃ １８ Ｎ＋型層 １９ Ｖｓｓ

フロントページの続き (72)発明者 神谷 昌明 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 渡邉 ひと美 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (56)参考文献 特開 昭61−198746（ＪＰ，Ａ) 特開 昭64−10658（ＪＰ，Ａ) 特開 昭56−137669（ＪＰ，Ａ) 特開 平２−36562（ＪＰ，Ａ) 特開 昭62−298120（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/06 H01L 21/263 H01L 21/324 H01L 21/8234 H01L 21/8236 H01L 21/8238 H01L 21/8249 H01L 27/08 H01L 27/088 H01L 27/092 H01L 27/146

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 シリコン単結晶半導体領域に、１５０Ｋ
   において活性化エネルギーが０．２８ｅＶから０．３２
   ｅＶで１．６×１０¹³ｃｍ^-3から２．０×１０¹³ｃｍ^-3
   の濃度の結晶欠陥を有することを特徴とする半導体装
   置。
2. 【請求項２】 １５０Ｋにおいて、活性化エネルギーが
   ０．１ｅＶ以下で １．２×１０¹⁵ｃｍ^-3から７×１０
   ¹⁵ｃｍ^-3の濃度の結晶欠陥を有する請求項１記載の半導
   体装置。
3. 【請求項３】 前記シリコン単結晶半導体領域にＮ型絶
   縁ゲート電界効果トランジスタとＰ型絶縁ゲート電界効
   果トランジスタとからなる相補型絶縁ゲート電界効果ト
   ランジスタ回路を含む請求項１記載の半導体装置。
4. 【請求項４】 前記シリコン単結晶半導体領域に周期的
   に間隔をおいて複数のフォトセンサが配置されている請
   求項１記載の半導体装置。
5. 【請求項５】 前記シリコン単結晶半導体領域の一部が
   第１導電型のベース領域を構成し、さらに、前記ベース
   領域に接して第２導電型のシリコン半導体領域からなる
   エミッタ領域とコレクタ領域とからなる請求項１記載の
   半導体装置。
6. 【請求項６】 基板に設けられた第１導電型の単結晶シ
   リコン半導体領域の一部に第２導電型の不純物領域を形
   成する工程と、 前記第１導電型の単結晶シリコン半導体領域と前記第２
   導電型の不純物領域に各々電極を設ける工程と、 前記第１導電型の単結晶シリコン半導体領域、前記第２
   導電型の不純物領域及び前記電極の上にパシベーション
   膜を形成する工程と、 電気特性検査工程とそれらの工程の後、２ＭｅＶ以上の
   エネルギーの電子を第１導電型の単結晶シリコン半導体
   領域に対して、１×１０¹⁴ｃｍ^-2以上の割合で照射する
   電子線照射工程と、 その後、２００℃から３００℃の間で熱処理を行うアニ
   ール工程と、 からなる半導体装置の製造方法。
7. 【請求項７】 前記電子線照射工程が、１×１０^-2Torr
   より高真空雰囲気で行われる請求項６記載の半導体装置
   の製造方法。