JP3134969B2 - コンパクトディスク記録再生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンパクトディスク記
録再生装置に関する。

【０００２】

【従来の技術】最近、大容量記録メディアとして光ディ
スク、光磁気ディスク等のコンパクトディスクが注目を
集めている。

【０００３】コンパクトディスクは、コンピュータのデ
ータ、静止画、グラフィックス等を記録したＣＤ−ＲＯ
Ｍと、オーディオ用のＣＤ−ＤＡとに大別されている
が、んずれもコンパクトディスクメーカーで予めデータ
を書き込んだ読み出し専用のＲＯＭ（Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）として市販されている。

【０００４】また、コンパクトディスクの記録を再生す
るため、デコーダ再生装置が市販されているが、いずれ
も再生専用機であり、書き込み用回路についてはなんら
対応がなされていない。

【０００５】しかし、最近、コンパクトディスク規格を
満足する追記型コンパクトディスク（ＣＤ−ＷＯ；Ｃｏ
ｍｐａｃｔ Ｄｉｓｃ−Ｗｒｉｔｅ Ｏｎｃｅ）や書き
替え型コンパクトディスク（ＣＤ−Ｒ；Ｃｏｍｐａｃｔ
Ｄｉｓｃ−Ｒｅｗｒｉｔａｂｌｅ）が提案され、この
追記型あるいは書き替え型ディスクに記録再生を行うフ
ォーマットを制定した、いわゆる、オレンジブック標準
が提案されている。

【０００６】しかしながら、これら追記型あるいは書き
替え型コンパクトディスクへのデータの記録は、従来通
りコンパクトディスクメーカの大型の記録専用機を用い
るか、高価なコンピュータに組み合わされた記録再生装
置に頼っており、テープレコーダのように、使用者の操
作に基づいて、使用者の目前で、当該機器のみで短時間
に記録あるいは書き替えができる装置は今田に実現され
ていない。

【０００７】本発明者は、例えば、図１のブロック図に
示すように、半導体集積回路１を用いて光ディスク２へ
の情報の記録及び光ディスク２の情報の再生ができるよ
うにしたコンパクトディスク記録再生装置を既に提案し
ている。

【０００８】この装置は、半導体集積回路１に追記型光
ディスク２からピックアップ３によって読み出したデー
タをＲＦ回路４を介して入力するようにしている。

【０００９】半導体集積回路１には、データバス１０、
ＥＦＭ復調回路２０、ＥＦＭ変調回路２５、ＡＴＩＰ復
調回路３０、ＣＬＶ制御回路４０、サブコード生成／演
算回路５０、ＣＩＲＣ変調／復調回路７０、オーディオ
インターフェース（Ｉ／Ｆ）回路８０、ＣＰＵインター
フェース（Ｉ／Ｆ）８５などが組み込まれている。

【００１０】上記ＥＦＭ復調回路２０は、光ディスク２
から読み出された１４ビットのＥＦＭ（Ｅｉｇｈｔ ｔ
ｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｒａｔｉｏｎ）変調さ
れたＥＦＭ信号を変換テーブルに従って８ビットのデー
タに復調し、データバス１０に送出する。

【００１１】データバス１０に送出されたデータは、基
準クロック回路９０に基づいてアドレス発生回路９５か
ら出力されるアドレスでアドレス指定されて半導体集積
回路１外のＲＡＭ８に書き込まれる。

【００１２】ＥＦＭ変調回路２５は、ＲＡＭ８から読み
出された８ビットのデータの直流成分を少なくするため
に１４ビットのＥＦＭデータに変調するとともに、さら
に、マージンビットを付加して１７ビットのデータにし
てＲＦ回路４へ送出する。ＲＡＭ８から読み出された８
ビットデータは、基準クロック回路９０に基づいてアド
レス発生回路９５から出力されたアドレスでアドレス指
定されたものであり、データバス１０を経てＥＦＭ変調
回路２５に入力される。

【００１３】ＡＴＩＰ復調回路３０は、ＡＴＩＰデコシ
ュレータ５にて光ディスク２に作製されているプリグル
ーブから読み出されたＡＴＩＰ信号を復調する。

【００１４】ＣＬＶ制御回路４０は、ＥＦＭ復調回路２
０２からのＥＦＭ信号及びまたはＡＴＩＰデコシュレー
タ５からのＡＴＩＰ信号に基づき光ディスクの回転制御
用信号をサーボ回路７に出力する。また、この装置のＣ
ＬＶ制御回路４０は、モータ６からのＦＧ出力も入力さ
れ、この出力に基づいて更に回転制御用の信号を出力す
る。

【００１５】サブコード生成／演算回路５０は、ＥＦＭ
信号よりサブコードを抽出し、サブコードにＣＲＣ演算
を施し、また、光ディスクへ書き込むデータにＣＲＣ演
算を施しサブコードを生成する。このサブコード生成／
演算回路５０は、ＥＦＭ復調回路２０からのＥＦＭ信号
が入力されＣＲＣ信号を抽出するレジスタ５１、ＣＲＣ
演算回路５２、読み出し用レジスタ５３、書き込み用レ
ジタ５４、自動加減算回路５５、ＥＦＭ変調回路２５へ
データを送出するためのレジスタ５６及び内部バス５７
を備える。

【００１６】ＣＩＲＣ変調／復調回路７０は、ＲＡＭ８
よりデータバス１０を介して読み出され、ＥＦＭ復調さ
れた信号からＣＩＲＣ（クロス・インターリーブド・リ
ード・ソロモン）信号の誤りを検出して訂正し、そのデ
ータを再度ＲＡＭ８に書き込む。また、ＣＩＲＣ変調／
復調回路７０は、ＲＡＭ８よりデータバス１０を介して
読み出された光ディスク２に書き込むデータにＣＩＲＣ
誤り訂正符号を付加して再度ＲＡＭ８に書き込む。

【００１７】オーディオインターフェース回路８０は、
ＲＡＭ８よりデータバス１０を介して読み出されたＣＩ
ＲＣ訂正済のデータ（オーディオデータあるいはこれと
コンパチブルなコンピュータ用データ、静止画データ、
クラフィックスデータ等）を外部に出力するとともに、
外部から受信したオーディオデジタルデータ等をデータ
バス１０を介してＲＡＭ８に送出する。

【００１８】ＣＰＵインターフェース８５は、半導体集
積回路１外のシステムコントロール用プロセッサ（ＣＰ
Ｕ；以下、シスコンという）のデータバスとのインター
フェースを行う。

【００１９】以下、上記の各回路について更に詳しく説
明する。

【００２０】（１）ＥＦＭ復調回路２０ ＥＦＭ復調回路２０は、例えば図２のブロック図に示す
ＥＦＭ信号入力部と、例えば図３のブロック図に示すＥ
ＦＭデータ抽出部とを備える。

【００２１】ＥＦＭ信号入力部は、光ディスク２から読
み出された１４ビットのＥＦＭ信号がＳＹＮＣパターン
抽出回路２２に入力される。そして、外部のＰＬＬ回路
１５と、ビットクロック再生回路２１と、位相比較回路
２１１でＰＬＬが構成されており、８ＭＨｚのＶＯＣ信
号がビットクロック再生回路２１で４ＭＨｚのビットク
ロック信号（ＰＬＣＫ）として出力される。

【００２２】このＰＬＣＫをＳＹＮＣ抽出回路２２にタ
イミング信号として与え、この回路２１からＥＦＭ信号
のＨ１１、Ｌ１１、Ｈ２が抽出される。

【００２３】このＥＦＭ信号入力部には保護内挿回路２
３が設けられ、この回路２３からのクロック信号とＳＹ
ＮＣ抽出回路２２からの信号とがオア回路２４に入力さ
れ、このオア回路２４からシンクロン同期信号（ＶＳＹ
ＮＣ）が出力される。

【００２４】ＥＦＭデータ抽出部にはＥＦＭ変換テーブ
ル回路２１２が設けられ、この回路２１２には１７ビッ
トのＥＦＭデータが入力されるとともに、ＶＳＹＮＣが
基準タイミング信号として、また、ＰＬＣＫがタイミン
グ信号としてそれぞれ与えられる。

【００２５】このＥＦＭ変換テーブル回路２１２では、
ＥＦＭデータがマージンビットを除去されて１４ビット
のデータに変換され、更に変換テーブルに従って１４ビ
ットのデータが８ビットのデータに復調される。そし
て、この８ビットのデータがデータバス１０に送出さ
れ、基準クロック回路９０に基づいてアドレス発生回路
９５から発生されるアドレスによって指定されたＲＡＭ
８に書き込まれる。

【００２６】（２）ＥＦＭ変調回路２５ 次に、ＥＦＭ変調回路２５について詳細に説明するが、
その前に、ＣＤシステムにおいて採用されているデータ
変換方式、すなわち、ＥＦＭ変換方式について説明す
る。

【００２７】ＣＤシステムでは、光ディスク２上にデー
タを記録するのにＥＦＭ変換方式を用いることにより、
オール”０”のデータであっても光ディスク２上にビッ
トが無いといった状態になることを避けている。

【００２８】すなわち、図７に示すように、１６進の８
ビットのデータを定められた１４ビット長のパターンに
変換し、これに３ビットのマージンビットの部分を加え
て光ディスク上に記録される１バイトのデータが構成さ
れる。このＥＦＭではパターンのＨ／Ｌステートは関係
なく、その山又は谷の長さのみが意味を持つ。

【００２９】更に、このＥＦＭ変換方式では、”３Ｔ，
１１Ｔルール”が存在する。このルールは、山又は谷の
長さが単位長さ”Ｔ”の３倍から１１倍までで形成され
ねばならず、２Ｔ以下の短い山又は谷及び１２Ｔ以上の
長い山又は谷を形成することはマージンビットを含めて
禁止している。このため、２つのデータに挟まれたマー
ジンビットは、自ずとその取り得るパターンを制限され
ることになる。

【００３０】マージンビットの取り得るパターンは図８
に示す通りである。図８（Ａ）は直前のデータパターン
の末尾が”０”の時、図８（Ｂ）は直前のデータパター
ンの末尾が”１”の時である。

【００３１】加えて、ＥＦＭ変換においては、低周波成
分の発生を極力抑えるためにＤＶＳ（Ｄｉｇｉｔａｌ
Ｓｕｍ Ｖａｌｕｅ）が導入されるので、これによる制
限も課される。ＤＶＳとは、できるだけ限り短い間隔で
山の長さのバランスをとろうというもので、各パターン
ビット毎に随時計算され、マージンビットを調節するこ
とに依ってその値をできる限り”０”に近づけようとす
るものである。

【００３２】通常のＣＤシステムでは、ディスク作成前
に予めマージンビットまで含めた全データをメーカが用
意し、そのデータをレーザパルス化して書き込みしてい
く作業を行う。しかしながら、ＣＤ−ＷＯ等の追記型光
ディスクのシステムではデータを記録する際にユーザー
の用意するものはデータだけであって、マージンビット
等はシステム側で容易する必要がある。しかも、リアル
タイムに書き込みを行う時に、各パターンビット毎に、
ＤＳＶを計算する必要があるため、この作業はできうる
限り高速で行わなければならない。

【００３３】このため、マージンビットを作製するため
のデータを全てＲＯＭ化して半導体集積回路１内に保持
し、かつ、組合せ回路を最適化して高速に処理する回路
を組む必要がある。かかる要求を満足するためには、Ｅ
ＦＭ変調回路２５は例えば次のように構成される。

【００３４】すなわち、ＥＦＭ変調回路２５は、例えば
図４に示すＥＦＭ変換部と、例えば図５に示すＥＦＭ出
力部とを備える。

【００３５】ＥＦＭ変換部では、ＲＯＭ８から読み出さ
れた８ビットのデータはデータバス１０からＥＦＭ変調
回路２５に送出される。図４のブロック図に示すよう
に、セレクタ２６１はＲＡＭ６からのデータ又はサブコ
ードデータ生成並びに演算回路５０からの８ビットのサ
ブコードデータを選択し、ＥＦＭ変換回路２６２に出力
する。ＥＦＭ変換回路２６２は変換テーブルに従って８
ビットのデータを１４ビットのＥＦＭ信号に変換し、セ
レクタ２６３に出力する。セレクタ２６３には、Ｓ０，
Ｓ１付加用の１４ビットのデータが入力され、セレクタ
２６３はシスコンからの制御信号に基づいてＥＦＭ信号
又はＳ０，Ｓ１信号の何れかをマージンビット付加回路
２６４に送出する。このマージンビット付加回路２６４
は１４ビットのデータにマージンビットを付加し、１７
ビットの信号を出力する。また、このマージンビット付
加回路２６４は各データに対応したＪ，Ｋ，Ｖ値を格納
したＲＯＭまたはロジックアレイで構成されている。更
に、この回路２６４はＪ，Ｋ値に基づき使用可能なパタ
ーンを示すＲＯＭ又はロジックアレイを構成する。この
回路２６４にはＤＳＶを計算する回路、Ｖ値とＤＳＶに
基づきパターンの優先順位を示し、更に唯一の出力すべ
きパターンを選択する回路を備える。

【００３６】上記ＥＦＭ変換回路２６２及びマージンビ
ット付加回路２６４としては、例えば図６に示すように
構成されたものが提案されている。

【００３７】すなわち、ＲＯＭ２７０には、各データに
対応したＪ，Ｋ，Ｖ値と、１６進の８ビットのデータに
対応したＥＦＭ信号に変換するための変換テーブルが格
納されている。

【００３８】ここでＲＯＭ２７０に格納されているＪ値
は、データ末尾の同じ値の続く長さより１をひいたもの
を、Ｋ値はデータ先頭の同じ値の続く長さを、Ｖ値はデ
ータ単位でのＤＳＶを示す値である。

【００３９】但し、図９に示すように、ＶはデータのＤ
ＳＶをそのまま示すものではなく、ＤＳＶが、−８、か
ら−６、−２、０、２、４、６、８の９ケの値しか取ら
ないことを利用して、ＲＯＭ２７０に格納し易いように
割り振った番号である。

【００４０】先に述べたように、マージンビットの作成
には（ｉ）３Ｔ，１１Ｔルールと、（ｉｉ）低周波成分
抑制のためのＤＳＶの最小値（０に近づける）との２つ
のルールを満足するようにこの回路は構成される。

【００４１】例えば、ＲＯＭ２７０から出力されたＪ値
は、ディレイ２７１にて遅延される。そして遅延された
１つ前のデータのＪ値及びＲＯＭ２７０から出力された
Ｋ値が可能パターン選択回路２７３へ与えられる。この
可能パターン選択回路２７３は、上記のルール（ｉ）に
依って選択可能なパターンを制限し、このデータを決定
回路２７５に供給する。

【００４２】ＲＯＭ２７０から出力されたＶ値は、優先
度計算回路２７４及びＤＳＶ計算回路２７４に供給され
る。優先度計算回路２７４は、上記ルール（ｉｉ）に従
い、ＤＳＶ最小条件によって優先順位付けし、このデー
タを決定回路２７５に供給する。

【００４３】決定回路２７５は、その時での最善のマー
ジンビットパターンと、優先順位付けされたデータによ
り、唯一のマージンビットパターンを選択し、セレクタ
２７６へ出力する。このセレクタ２７６にはＲＯＭ２７
０からのＥＦＭパターンが供給され、セレクタ２７６は
このＥＦＭパターンの後にマージンビットパターンを付
加してＥＦＭ出力を行う。

【００４４】又、ＤＳＶ計算のため、ＤＳＶ計算回路２
７２へ各パターンがフィードバックされる。

【００４５】このようにマージンビットを付加する回路
を含めたＥＦＭ変換回路２５を構成することにより、マ
ージンビットの付加に際して、予めルールに基づいて全
ての場合に付いて計算しておき、その結果をＲＯＭ２７
０でチップ内に持つことで、演算が高速に行える。この
ことにより、追記型光ディスクの書き込みを高速で行う
ことができる。なお、ＲＯＭ２７０に代えてロジックア
レイ等の回路を用いてもよい。

【００４６】図４に示すように、マージンビット付加回
路２６４にてマージンビットを付加されたデータがＳＹ
ＮＣ付加回路２６４に出力されるこの例においては、Ｓ
ＹＮＣ付加回路２６４に入力されたデータがＳＹＮＣ信
号の場合だけ更に７ビットのデータを付加して２３ビッ
トの信号にしてＳＹＮＣ付加回路２６４から出力し、そ
の他のデータは１７ビットのままＳＹＮＣ付加回路２６
４から出力される。

【００４７】図５に示すように、ＥＦＭ出力部は、セレ
クタ２５１２と、ＳＹＮＣ付加回路２６４から送出され
た１７ビットまたは２３ビット（ＳＹＮＣのみ）のＥＦ
Ｍデータを入力するパルスストラテジー回路２５２と、
（ｎ−１）ストラテジー回路２５４とを備える。

【００４８】パルスストラテジー回路２５２では、ブル
ーブックに準拠してＡ，Ｂ，Ｃ化を施してセレクタ２５
１に出力し、（ｎ−１）ストラテジー回路２５４では、
ｎ−１の処理を行いその結果をセレクタ２５１に出力す
る。

【００４９】セレクタ２５１には、更に規格のテストを
行うためのテストパターン回路２５３の出力と、１度書
いたデータに２度書きしてデータを破壊するための同期
パルス発生回路２５５の出力が入力される。そして、こ
のセレクタ２５１はシスコンからの制御信号に基づき上
述の各信号の中から１つの信号を選択して出力する。こ
の選択されたデータがＲＦ回路４に出力され、ピックア
ップ３から光ディスクにデータが書き込まれる。

【００５０】（３）ＡＴＩＰ復調回路３０ ＡＴＩＰ復調回路３０は、例えば図１０に示すＡＴＩＰ
入力部と図１１に示すＡＴＩＰ信号処理部とを備える。

【００５１】ＣＤ−ＷＯ等の追記型ディスクには、ＥＦ
Ｍピットが形成される以前に、その位置情報を取り出せ
るように、ＡＴＩＰプリグルーブが形成される。このＡ
ＴＩＰプリグルーブは例えば図１２に示すように、４２
ビット分のデータがバイフェーズ形式で格納されてい
る。バイフェーズ形式とは、ある単位時間長さにおいて
データのハイ（Ｈｉｇｈ）、ロー（Ｌｏｗ）の切り替わ
りのあるものを”１”、無いものを”０”で表現するデ
ジタル式表記である。

【００５２】ＡＴＩＰのデータ構成は図１３に示す通
り、４ビット分の同期パターンと、それぞれ８ビット分
の分（ＢＣＤ）、秒（ＢＣＤ）、フレーム（ＢＣＤ）の
時間情報と、時間情報データに対する１４ビットのＣＲ
Ｃデータとの計４２ビットから成る。

【００５３】このうち同期パターンは、バイフェーズ形
式を破ることでこれを表し、各データの区切りとなる。
同期パターンとしては、図１４に示す通り２種類存在す
る。これは直前の信号がＨｉｇｈかＬｏｗかによるもの
であり、例えば、直前の信号がＬｏｗの場合には図１５
に示すようになる。

【００５４】ところで、半導体集積回路（ＩＣ）１に
は、このバイフェーズ形式のデジタル信号が入力され
る。そして、このＡＴＩＰ復調回路３０は、この１つの
入力よりデータ抽出用のクロックと同期パターンの検
出、及びデータの検出を行うものである。データ抽出用
クロックは、データの取込タイミング及びＣＬＶサーボ
制御に用いられる。

【００５５】このＡＴＩＰ復調回路３０のＡＴＩＰ入力
部は、まず、ＡＴＩＰデコシュレータ５にて光ディスク
２に作成されているプリグルーブから読み出されたＡＴ
ＩＰ信号を入力するＣ３１５０，Ｃ６３００抽出回路３
１を備える。

【００５６】この回路３１により基本タクミングとして
Ｃ３１５０がオア回路３３に入力され、このオア回路３
３からＣ３１５０が図１１に示すＳＹＮＣパターン抽出
回路３４に取り込みタイミング信号として出力される。

【００５７】ＳＹＮＣパターン抽出回路３４にはＡＴＩ
Ｐデータが入力され、この回路３４からビットクロック
がオア回路３６へ出力される。オア回路には保護内挿回
路３５からの出力が入力され、このオア回路３６からタ
イミング信号（ＡＳＹＮＣ）が出力される。

【００５８】又、ＡＴＩＰデータは、基本タイミングと
してＡＳＹＮＣが与えられるＡＴＩＰデータ抽出回路３
７へ入力され、８ビットのデータとしてレジスタ３８及
びＣＲＣ演算回路３９へ出力される。

【００５９】レジスタ３８からはＣＰＵへ８ビットのデ
ータが、又、ＣＲＣ演算回路３９からは同じくＣＰＵへ
誤りを検出した結果が送出される。このＡＴＩＰ復調回
路３０の動作を図１２ないし図２４を参照して更に説明
すると、以下の通りである。

【００６０】上記同期パターンは、７５ＨｚのＡＴＩＰ
系フレーム同期タイミングとして、各データは、ＡＴＩ
Ｐ時間情報としてシスコンに送られる。また、ＡＴＩＰ
時間情報とＣＲＣデータよりＣＲＣ演算を行い、その結
果もシスコンに送られる。

【００６１】まず、Ｃ３１５０，Ｃ６３００抽出回路３
１で、例えば図１６に示すようにＡＴＩＰ入力からＣ３
１５０とＣ６３００の２種類のクロックを抽出する動作
について説明する。

【００６２】欲しい信号Ｃ３１５０は、各データの区切
りであり、Ｃ６３００はこのＣ３１５０を抽出する過程
で求める。すなわち、入力されたＡＴＩＰの波形からエ
ッジを抽出し、それより幾らかの信号を除去し、又、幾
らかの信号を追加することで欲しい信号Ｃ３１５０を得
る。

【００６３】ＡＴＩＰ入力信号のエッジの抽出には例え
ば図１７のブロック図に示す回路を用いる。ここでは、
基本クロック（例えば４ＭＨｚのシステムクロック）を
用いたＤフリップフロップ（ＤＦＦ）３１１と、排他的
論理和回路３１２を用いている。

【００６４】図１７及び図１８に示すように、ＤＦＦ３
１１に入力信号Ａが基準クロックＣＫのタイミングによ
り取り込まれ、このＤＦＦ３１１から入力信号Ａが遅延
された信号Ｂが出力される。

【００６５】外部より入力されたＡＴＩＰ入力のエッジ
抽出信号（ＤＥＴ）が基本的にＣ３１５０になる。この
内、取り除きたいＤＥＴを排除するため、図１９及び図
２０に示すように、ウィンドウＡ，Ｂを設ける。又、追
加したいＩＮＳを作るために内挿を行う。更に、ＤＥＴ
信号は、モータ６によって回転する光ディスク２より取
り出した信号であり、モータ６の回転速度に従ってその
間隔には長短が生じ、また、回転ムラ等により揺れる。

【００６６】このため、図１９に示すように、基準カウ
ンタ３１９、基準レジスタ３２１、ウィンドウＡ用カウ
ンター３１８、及びウィンドウＡ用レジスタ３２０が設
けられる。

【００６７】ＤＥＴのうち、基準カウンタ３１９からの
ウィンドウＢ内に入るものをＤＥＴＢとし、ウィンドウ
Ａカウンタ３１８からのウィンドウＡ内に入るものをＤ
ＥＴＡとする。これらはそのままＣ３１５０信号とな
る。Ｃ３１５０信号とは、３．１５ＫＨｚの周期パルス
のことで、ＡＴＩＰの各データの長さを示す。又、Ｃ３
６００信号は６．３ＫＨｚの周期パルスである。正しく
光ディスク２が回転しておれば、各ＤＥＴ間隔は１３２
７クロック分となる。３．１５ＫＨｚ間に４．３２１８
ＭＨｚがそれだけクロック数を数える。

【００６８】ＩＮＳ信号の追加は、同期パターン内等で
ＤＥＴの無い時、又、ディスク回転が正常でなくあるい
はディスク表面の傷によりデータが欠落して、ＤＥＴの
見つからない時に行われる。

【００６９】ＩＮＳ信号は、前回と同じ間隔で新しいＣ
３１５０を発生する。このため、基準レジスタ３２１、
ウィンドウＡレジスタ３２０に前回の値を記憶させてあ
る。この前回の値と基準カウンタ３１９より出る今回の
値を比較記３２３で比較し、一致したことを以てＩＮＳ
を出す。

【００７０】ＤＥＴＢが発生すれば、ＩＮＳが発生する
前に各カウンタ３１８，３１９はクリアされるので、今
回のＩＮＳは無い。ＤＥＴＡが発生する時はこれはＩＮ
Ｓが発生した後に発生するため、ＩＮＳを消してＤＥＴ
Ａを生かす。このため１６ビット幅を持つ。ディレイ値
を大きくできないためである。

【００７１】しかし、図２０に示すように、ウィンドウ
Ａレジスタ３２０の取込みタイミングは、２５４までの
レンジを持ち、この間に発生したＤＥＴはＤＥＴＡとは
ならないが、次回の比較に使われる。このようにしてＣ
３１５０とＣ６３００とを発生する。チェンジ（ＣＨＡ
ＮＧＥ）とウィンドウ（ＷＩＮＤＯＷ）については後述
する。

【００７２】上述した手法で得られたＣ６３００，Ｃ３
１５０を用いてＡＴＩＰ入力データのバイフェーズ形式
を図２１、図２２に示すように通常形式に戻す。

【００７３】図２２に示すように、ＡＴＩＰ入力をシフ
トレジスタ３５１に入力して、このシフトレジスタ３５
１をＣ６３００でクロッキングした出力Ｑ１と、更に次
のＣ６３００でクロッキングした出力Ｑ２を排他的論理
和回路３５２で排他的論理和をとり、ＡＴＳＤ信号をつ
くる。この排他的論理和回路３５２からの出力ＡＴＳＤ
は、Ｃ３１５０タイミングでシリアル・パラレルレジス
タ３５３に取り込む。この取り込んだ値は、通常の値と
なっている。ＳＹＮＣパターンについては別途にパター
ンマッチングを行う。

【００７４】前述した手法では、Ｃ３１５０の取り方に
図２３に示すように２種あり得る。ある時点でＣ３１５
０を認知した後は、次にあるべき時点で外部よりＣ３１
５０（ＡＴＩＰ信号のエッジ）が無ければ、内挿し、必
要の無い時点のＣ３１５０（ＡＴＩＰ信号のエッジ）は
無視する方法を取っているため、一旦、Ｃ３１５０とし
てＡ系又はＢ系のどちらかを選んだ後は、それをはずれ
得なくなる。

【００７５】この時のＡＴＳＤの取込タイミングは図２
４に示す如くａ（△）、ｂ（＊）の２種類ある。

【００７６】この時、正しい系列はＡ系ａ（△）であ
る。Ｂ系であった時に、これを正しくＡ系に戻すため、
取込データを利用する。図２４に示す如く取込データ
（ｂ）の値は全て”１”となることにより、この”１”
の回数をカウントし、明らかに多い場合は、これをＢ系
と見做して、もう一度、Ｃ３１５０系列をとり直す。Ａ
ＴＩＰ内データの内、ＡＴＩＭＥはＢＣＤ表示で分、秒
フレームを示しているが、その最大値は９９分５９秒７
５フレームで、”１００１１００１ ０１０１１００１
０１１１０１０１”（２進表示）であり、秒及びフレ
ームはそのバイト中ＭＳＢは常に”０”であるためこの
処理が可能となる。

【００７７】この時、取込データ数がある数以上”１”
が続いたことを以てチェンジ（ＣＨＡＮＧＥ）状態と
し、図１９、図２０に示すように、この時、ウィンドウ
（ＷＩＮＤＯＷ）−Ｃ内で見つかるＣ３１５０（ＡＴＩ
Ｐ入力エッジ）を以て新しいＣ３１５０系列を始める。

【００７８】（４）ＣＬＶ制御回路４０ ＣＬＶ制御回路４０は、図２５に示すように、ＥＦＭ復
調回路２０からのＥＦＭフレームタイミング及びＡＴＩ
Ｐタイミング信号がバラレル−シリアル（Ｐ／Ｓ）変換
回路４１を介してカウンタ４２に入力される。ＥＦＭフ
レームタイミング及びＡＴＩＰタイミング信号はセレク
タ４８にも入力される。

【００７９】上記カウンタ４２にて速度差分制御された
信号はセレクタ４３に出力される。モータ６からのＦＧ
出力はＦＧカウンタ４６に与えられ、このカウンタ４６
の出力がセレクタ４３に与えられる。そして基準数設定
回路４７にＥＦＭ基準値固定出力、ＡＴＩＰ基準値出
力、ＦＧ基準値出力がそれぞ与えられており、この回路
４７の出力が減算器４４に与えられる。又、この減算器
４４にはセレクタ４３の出力も与えられる。

【００８０】この減算器４４からレジスタ４５を介して
光ディスクの回転制御用信号（ＭＤＳ）を図１に示すサ
ーボ回路７に出力する。また、セレクタ４８からアップ
ダウンカウンタ４９に位相差分制御用の信号が出力さ
れ、このカウンタ４９から位相制御信号（ＭＤＰ）が出
力される。

【００８１】この回路４０では１ＥＦＭフレーム毎にこ
の措置を行っており、あるＥＦＭフレームの間ではＭＤ
Ｓ信号がＬ又はＨとされる。

【００８２】図２６にＭＤＳ出力（スピンドルモータ制
御信号）を促す、ＥＦＭパターンサーボに関する部粉を
図示する。以下、この図に従い更に説明する。前述の如
く、ＥＦＭ変換方法では、そのＥＦＭパターンの山又は
谷の長さが単位長さの３倍乃至１１倍でなければならな
いと言う、”３Ｔ−１１Ｔルール”がある。

【００８３】光ディスク２のＥＦＭピットより正常にデ
ータが読み出せている場合は、ディスクは正しく作成さ
れているはずであるから、”３Ｔ−１１Ｔルール”に従
ってその最短長は３Ｔ、最長の長さは１１Ｔである。こ
こでもし、２Ｔ以下の山又は谷、もしくは１２Ｔ以上の
山又は谷があった場合、それは、ディスク上のキズ等に
よる情報の欠損で無いとすると、それぞディスクの回転
が速い場合、遅い場合に生じることになる。

【００８４】この関係を用いて、大まかにディスクの回
転を調整するための手法として、図２７に示すように、
Ｄフリップフロップ４５１に入力されたＥＦＭパターン
の山又は谷を排他的論理和回路４５２で検出し、その長
さを基準クロック（Ｘ’ｔａｌ）の４ＭＨｚクロックを
用いてカウンタ４５３でカウントし、１２Ｔ以上、２さ
以下が発見された場合、レジスタ４５４に出力し、以下
の如くスピンドルモータの回転を調整する。

【００８５】

【表１】

【００８６】このＣＬＶ回路３０によれば、読み出し時
はディスク上のＥＦＭピットに応じてサーボをかける回
路が同一回路で行われる。

【００８７】（５）サブコード生成並びに演算回路５０ このサブコード生成並びに演算回路５０は、図２７に示
すように、ＥＦＭ復調回路２０からのＥＦＭ信号がこれ
を入力してＣＲＣ信号を抽出するレジスタ５１に入力さ
れ、このレジスタ５１からオア回路６３に抽出信号が出
力される。オア回路６３には保護内挿回路６２からの出
力が与えられ、このオア回路６３からＶＳＳＹＮＣ信号
がレジスタ６４の取込みタイミング信号として与えられ
る。レジスタ６４にはＥＦＭデータが入力され、このレ
ジスタ６４からＱ出力がシリアル−パラレル（Ｓ／Ｐ）
変換回路６５に与えられる。この回路６５はＣＲＣ演算
回路５２及び読み出し用レジスタ５３にそれぞれ８ビッ
トのデータを送出する。ＣＲＣ演算回路５２はＣＲＣ結
果をＣＰＵへ出力する。又、レジスタ５３からも読み出
しデータをＣＰＵへ出力する。

【００８８】書き込みレジスタ５４へはＣＰＵよりＱサ
ブデータが与えられ、このレジスタ５４から自動加減算
回路５５とレジスタ６０，６１にデータが送出される。
自動加減算回路５５とレジスタ６０において、Ｑサブコ
ードの時間情報の自動加減算を行い、その値をセレクタ
５９に与える。セレクタ５９にはレジスタ６１のデータ
も与えられ、このセレクタ５９により前記信号が選択さ
れて、ＣＲＣ演算回路５２及びセレクタ５８へ出力され
る。ＣＲＣ演算回路５２では入力された書き込み用デー
タにＣＲＣ演算を施し、セレクタ５８にそのデータを送
出する。そして、セレクタ５８によりパラレル−シリア
ル（Ｐ／Ｓ）変換回路５７へデータが送られ、シリアル
変換されたＱデータがレジスタ５６に送られ、このレジ
スタ５６からサブコードデータが出力される。

【００８９】（６）ＣＩＲＣ変調並びに復調回路７０ ＣＩＲＣ変調並びに復調回路７０は、図２７に示すよう
に、ＲＡＭ８よりデータバス１０を介して読み出され、
ＥＦＭ復調された信号からＣＩＲＣ信号の誤りを検出し
て訂正し、そのデータを再度ＲＡＭ８に書き込む。ま
た、ＣＩＲＣ変調並びに復調回路７０は、ＲＡＭ８より
データバス１０を介して読み出された光ディスクに書き
込むデータにＣＩＲＣ誤り訂正符号を付加し、そのデー
タを再度ＲＡＭ８に書き込む。

【００９０】（７）インターフェース回路８０ インターフェース回路８０は、図２９に示すように、Ｒ
ＡＭ８よりのデータはレジスタ８１及び補間回路８２に
与えられ、レジスタ８１は１６ビットのデータを補間回
路８２へ与える。補間回路８２は前値をホールドし、平
均値補間し、補間済みデータをセレクタ８３に与える。
セレクタ８３にはレジスタ８１からの出力が与えられ、
このセレクタ８３からＣＤ−ＤＡ用データが出力され
る。又、レジスタ８１からはＣＤ−ＲＯＭ用データが出
力される。

【００９１】また、半導体集積回路１外からのＣＤ−Ｒ
ＯＭ、ＣＤ−ＤＡのデータはそれぞれアンド回路８６、
８７に供給され、このアンド回路８６、８７にはプレエ
ンコードデータがノット回路８８を介して供給される。
このアンド回路８６、８７からそれぞれセレクタ８５へ
データを送り、このセレクタ８５からレジスタ８４を介
してそのデータをＲＡＭ８に書き込む。

【００９２】

【発明が解決しようとする課題】さて、この先行発明に
係るコンパクトディスク記録再生装置においては、これ
までの再生専用のＣＤ−ＤＡ（オーディオコンパクトデ
ィスク）やＣＤ−ＲＯＭのように予め原版を作り、それ
を持って製版するという手順がとれず、オーディオデー
タを光ディスク２に記録する場合、使用者の操作に基づ
いて、使用者の目前で、当該装置のみで短時間に追記で
きるようにする必要がある。

【００９３】このため、データを記録する前に、光ディ
スク２に照射されるレーザーの出力を最適値に調整する
必要があり、”Ｏｒｅｎｇｅ Ｂｏｏｋ Ｐａｒｔ Ｉ
Ｉ”（フィリップス社及びソニー社によるＣＤ−ＷＯ物
理規格及びＣＤ−ＷＯ物理フォーマット規格）内に記さ
れたＰＣＡ（Ｐｏｗｅｒ ＣａｌｉｂｒａｔｉｏｎＡｒ
ｅａ）で追記レーザーパワーの最適値を知るためにレー
ザー試射を行うようにしている。

【００９４】このレーザー試射を行うためには、ＥＦＭ
変調回路２５から追記ＥＦＭパルスをＲＦ回路４を介し
てピックアップ３に出力する必要があるが、この追記Ｅ
ＦＭパルスはランダムなデータでなければならない。

【００９５】このランダムなデータは、半導体集積回路
１外からのオーディオデジタルデータや、シスコンから
与えることも可能であるが、処理時間の短縮、回路構成
の簡単化及び制御シーケンスの簡単化を図る上で不利に
なる。

【００９６】本発明は、レーザー試射及びこれによる追
記レーザーパワーの最適値の認識の処理時間の短縮、回
路構成の簡単化及び制御シーケンスの簡単化を図ように
したコンパクトディスク記録再生装置を提供することを
目的とする。

【００９７】

【課題を解決するための手段】本発明は、光ディスクへ
書き込むオーディオデジタルデータを受信し、外部のＲ
ＡＭに書き込むオーディオデジタルインターフェース回
路と、ＲＡＭに格納された光データに書き込むデータを
読み出し、このデータにＣＩＲＣ誤り訂正符号を付加し
て再度ＲＡＭに書き込むＣＩＲＣ変調並びに復調回路
と、ＣＩＲＡ誤り符号が付加されたデータを読み出して
ＥＦＭ変調した後光ディスクに記入するＥＦＭ変調回路
と、外部のシステムコントロール用ＣＰＵとの間でシス
テムコントロール用のデータを送受信するＣＰＵインタ
ーフェース回路とを有する半導体集積回路を備えるコン
パクトディスク記録再生装置において、前記オーディオ
ディジタルインターフェース回路の外部データ入力端
に、ＣＰＵインターフェースを介してＣＰＵから入力さ
れるＰＣＡＥ信号により駆動され、光ディスクに追記す
るオーディオデジタルデータと、前記半導体集積回路内
で形成されるＥＦＭＱ信号とのいずれかを選択して該オ
ーディオデジタルインターフェースへ入力させる切替器
を接続し、この切替器は、レーザーの試射を実行させる
ためにＣＰＵからＰＣＡＥ信号が与えられる間前記半導
体集積回路内で形成されるＥＦＭＱ信号を選択してオー
ディオデジタルインターフェースへ入力させ、前記ＲＡ
Ｍに新たなランダムなデータとして格納させ、前記ＥＦ
Ｍ変調回路は新たなランダムなデータに基づきＥＦＭＱ
信号を形成することを特徴とする。

【００９８】

【作用】本発明においては、ＰＣＡＥ（ＰＣＡイネーブ
ル）信号は、追記前のレーザー試射を行う時にＣＰＵか
ら出力される。このＰＣＡＥ信号を入力する間、半導体
集積回路内では、ＣＩＲＣ変調並びに復調回路、ＥＦＭ
変調回路及びオーディオデジタルインターフェース回路
が作動し、不特定の内容のＥＦＭ信号であるＥＦＭＱが
生成される。すなわち、まず、ＣＩＲＣ変調並びに復調
回路がＲＡＭに格納された光ディスクに書き込むデータ
を読み出し、このデータにＣＩＲＣ誤り訂正符号を付加
して再度ＲＡＭに書き込み、このＣＩＲＣ誤り訂正符号
を付加されたデータが読み出されてＥＦＭ変調回路から
ＥＦＭＱ信号が出力される。このＥＦＭＱ信号はＲＦ回
路を介してピックアップに供給され、光ディスクのＰＣ
Ａに照射される一方、ＰＣＡＥ信号によりＥＦＭＱ信号
を選択する状態に切り替えられた切替器を介してオーデ
ィオデジタルインターフェース回路に入力され、更にク
ロック信号に応じてＲＡＭに取り込まれる。これにより
別のランダムなデータがＲＡＭに格納されることにな
る。このランダムなデータはＣＩＲＣ変調並びに復調回
路に読み出され、ＣＩＲＣ誤り訂正符号を付加されて再
度ＲＡＭに書き込まれ、更にＥＦＭ変調回路に読み出さ
れて新たなランダムな内容を持ったＥＦＭＱ信号がＥＦ
Ｍ変調回路から出力される。このような手順を繰り返す
ことにより、ＬＳＩ内部で新たなランダム信号が発生で
きる。

【００９９】

【実施例】以下、本発明の一実施例に係るコンパクトデ
ィスク記録再生装置を図面に基づいて具体的に説明す
る。

【０１００】このコンパクトディスク記録再生装置は、
上記の先行発明に係るコンパクトディスク記録再生装置
を前提としているので、先行発明と共通する図１ないし
図２９に基づく説明は重複を避けるために省略する。

【０１０１】図３０に示すように、上記半導体集積回路
（以下、ＬＳＩという。）１内に設けられたオーディオ
デジタルインターフェース回路（以下、ＤＡＩとい
う。）８０の外部データ入力端にＣＰＵインターフェー
スを介してＣＰＵから入力されるＰＣＡＥ信号により駆
動され、光ディスクに追記するオーディオデジタルデー
タと、前記半導体集積回路内で形成されるＥＦＭＱ信号
とのいずれかを選択して該オーディオデジタルインター
フェースへ入力させる切替器８９が接続される。

【０１０２】このＬＳＩは４．３２１８ＭＨｚのシステ
ムクロックで駆動され、このシステムクロックに基づい
て、データの記入位置をＲＡＭ８内のＬｅｆｔ，Ｒｉｇ
ｈｔに切り替えるＬＲＣＫ信号と取込タイミング信号Ｂ
ＣＫがＤＡＩ８０に与えられる。

【０１０３】取込タイミング信号ＢＣＫは、システムク
ロックの２倍周であり、ＬＲＣＫ信号は、Ｈｉｇｈの長
さとＬｏｗの長さとが異なっている。すなわち、ＬＲＣ
Ｋ信号のＨｉｇｈの長さはシステムクロックの４８クロ
ック、取込タイミング信号ＢＣＫの２４クロックに、Ｌ
ｏｗの長さはシステムクロックの５０クロック、取込タ
イミング信号ＢＣＫの２５クロックにそれぞれ対応す
る。

【０１０４】外部から光ディスク２にオーディオデータ
等を記録する場合には、外部から光ディスク２に記入さ
れるデータ（外部データ）ＷＤＡＴＥは、ＤＡＩ８０に
おいて図３１の斜線ハッチング部にて取込タイミングク
ロックＢＣＫに応じてＨｉｇｈ又はＬｏｗとすること
で、１６ビットのデータをＬＲＣＫ信号がＨｉｇｈの時
にＲＡＭ８内のＬｅｆｔに、Ｌｏｗの時にＲｉｇｈｔに
それぞれ入力する。

【０１０５】そして、ＣＩＲＣ変調／復調回路７０にＲ
ＡＭ８に格納された光ディスク２に書き込むデータを読
み出し、このデータにＣＩＲＣ誤り訂正符号を付加して
再度ＲＡＭ８に書き込み、このＣＩＲＣ誤り訂正符号を
付加されたデータをＥＦＭ変調回路２５に読み出してＥ
ＦＭ変調し、ＲＦ回路４を介してピックアップ３からレ
ーザーを光ディスク２に照射してデータを記録する。

【０１０６】外部から光ディスク２にオーディオデータ
等を記録する前に、光ディスク２に照射するレーザーの
出力を最適値に調整するため、ＰＣＡへのレーザーの試
射を実行させるＰＣＡＥ信号がシスコンからＬＳＩ１の
ＣＰＵインターフェース８５に与えられ、このＰＣＡＥ
信号が切替器８９に入力され、ＤＡＩ８０の外部データ
入力端にＥＦＭ変調回路２５の出力が与えられるように
なる。

【０１０７】これにより、ＣＩＲＣ変調／復調回路７０
がＲＡＭ８に格納された光ディスク２に書き込むデータ
を読み出し、このデータにＣＩＲＣ誤り訂正符号を付加
して再度ＲＡＭ８に書き込み、このＣＩＲＣ誤り訂正符
号を付加されたデータがＥＦＭ変調回路２５に読み出さ
れてＥＦＭ変調回路２５からランダムな内容のＥＦＭＱ
信号が出力される。

【０１０８】このＥＦＭＱ信号は、一方ではＲＦ回路４
を介してピックアップ３に供給され、光ディスク２のＰ
ＣＡに照射され、他方では、切替器８９を介してＤＡＩ
８０に入力され、更に取込タイミング信号ＢＣＫに応じ
て新たなランダムなデータとしてＲＡＭ８に取り込まれ
る。

【０１０９】このランダムなデータはＣＩＲＣ変調／復
調回路７０に読み出され、ＣＩＲＣ誤り訂正符号を付加
されて再度ＲＡＭ８に書き込まれ、更に、ＥＦＭ変調回
路２５に読み出されて新たなランダムな内容を持ったＥ
ＦＭＱ信号がＥＦＭ変調回路２５から出力される。

【０１１０】このような手順を必要回繰り返すことによ
り、例えば図３２に示すように、光ディスク２のＰＣＡ
に試射されるレーザーを発生するピックアップ３にラン
ダムなＥＦＭデータが与えられることになる。

【０１１１】このように、この装置では、シスコンから
ＰＣＡへのレーザーの試射を実行させるＰＣＡＥ信号与
えるだけで、ＬＳＩ１内部でランダムなＥＦＭデータを
生成させているので、レーザー試射及びこれによる追記
レーザーパワーの最適値の認識の処理時間の短縮、回路
構成の簡単化及び制御シーケンスの簡単化を図ることが
できる。

【０１１２】なお、ＤＡＩ８０で用いられる取込タイミ
ングＢＣＫをＬＲＣＫのＨｉｇｈ／Ｌｏｗの長さを揃え
るため、その他の理由でたとえば４．２３３６ＭＨｚ等
の他の周波数にしている時も、取込タイミングＢＣＫと
内部ＥＦＭＱの周期が正しくとれない場合があるが、処
理は同等に行える。

【０１１３】

【発明の効果】以上のように、本発明によれば、シスコ
ンからＰＣＡへのレーザーの試射を実行させるＰＣＡＥ
信号与えるだけで、ＬＳＩ内部でランダムなＥＦＭデー
タを生成させているので、レーザー試射及びこれによる
追記レーザーパワーの最適値の認識の処理時間の短縮、
回路構成の簡単化及び制御シーケンスの簡単化を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の全体構成を示すブロック図である。

【図２】本発明のＥＦＭ復調回路の信号入力部のブロッ
ク図である。

【図３】本発明のＥＦＭ復調回路のデータ抽出部のブロ
ック図である。

【図４】本発明のＥＦＭ変調回路の信号入力部のブロッ
ク図である。

【図５】本発明のＥＦＭ変調回路の信号変換部のブロッ
ク図である。

【図６】本発明のＥＦＭ変調回路のＥＦＭ変換回路とマ
ージンビット付加回路のブロック図である。

【図７】ＥＦＭ変調方式のデータ構成を示す模式図であ
る。

【図８】ＥＦＭ変調方式におけるマージンビットのデー
タ構成を示す模式図である。

【図９】ＥＦＭ変調方式のデータ構成を示す模式図であ
る。

【図１０】本発明のＡＴＩＰ復調回路の入力部のブロッ
ク図である。

【図１１】本発明のＡＴＩＰ信号処理部のブロック図で
ある。

【図１２】ＡＴＩＰプリグルーブ信号のデータ構成を示
す模式図である。

【図１３】ＡＴＩＰ信号のデータ構成を示す模式図であ
る。

【図１４】同期パターンの構成を示す模式図である。

【図１５】同期パターンを含むＡＴＩＰ信号のデータ波
形を示す模式図である。

【図１６】ＡＴＩＰ信号とデータ抽出信号の関係を示す
波形図である。

【図１７】ＡＴＩＰ信号のエッジ検出回路の回路図であ
る。

【図１８】ＡＴＩＰ信号のエッジ検出回路の各出力信号
の波形図である。

【図１９】ＡＴＩＰ信号のデータ処理回路のブロック図
である。

【図２０】ＡＴＩＰ信号のデータ処理における各出力信
号の波形図である。

【図２１】ＡＴＩＰ信号のデータ処理における各出力信
号の波形図である。

【図２２】本発明のＡＴＩＰ信号処理部のブロック図で
ある。

【図２３】ＡＴＩＰ信号のデータ処理における各出力信
号の波形図である。

【図２４】ＡＴＩＰ信号のデータ処理における各出力信
号の波形図である。

【図２５】本発明のＣＬＶ制御回路のブロック図であ
る。

【図２６】本発明のＣＬＶ制御回路のＥＦＭパターン制
御部を示すブロック図である。

【図２７】本発明のサブコード生成並びに演算回路のブ
ロック図である。

【図２８】本発明のＣＩＲＣ変調／復調回路のブロック
図である。

【図２９】本発明のインターフェース回路のブロック図
である。

【図３０】本発明の要部のブロック図である。

【図３１】本発明のデータ入力タイミングチャートであ
る。

【図３２】本発明のＥＦＭ変換のデータ構成を示す模式
図である。

【符号の説明】

１ ＬＳＩ ２ 光ディスク ８ ＲＡＭ ８０ オーディオデジタルインターフェース回路 ７０ ＣＩＲＣ変調／復調回路 ２５ ＥＦＭ変調回路 ８５ ＣＰＵインターフェース回路 ８９ 切替器

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 光ディスクへ書き込むオーディオデジタ
   ルデータを受信し、外部のＲＡＭに書き込むオーディオ
   デジタルインターフェース回路と、ＲＡＭに格納された
   光データに書き込むデータを読み出し、このデータにＣ
   ＩＲＣ誤り訂正符号を付加して再度ＲＡＭに書き込むＣ
   ＩＲＣ変調並びに復調回路と、ＣＩＲＡ誤り符号が付加
   されたデータを読み出してＥＦＭ変調した後光ディスク
   に記入するＥＦＭ変調回路と、外部のシステムコントロ
   ール用ＣＰＵとの間でシステムコントロール用のデータ
   を送受信するＣＰＵインターフェース回路とを有する半
   導体集積回路を備えるコンパクトディスク記録再生装置
   において、前記オーディオディジタルインターフェース
   回路の外部データ入力端に、ＣＰＵインターフェースを
   介してＣＰＵから入力されるＰＣＡＥ信号により駆動さ
   れ、光ディスクに追記するオーディオデジタルデータ
   と、前記半導体集積回路内で形成されるＥＦＭＱ信号と
   のいずれかを選択して該オーディオデジタルインターフ
   ェースへ入力させる切替器を接続し、この切替器は、レ
   ーザーの試射を実行させるためにＣＰＵからＰＣＡＥ信
   号が与えられる間前記半導体集積回路内で形成されるＥ
   ＦＭＱ信号を選択してオーディオデジタルインターフェ
   ースへ入力させ、前記ＲＡＭに新たなランダムなデータ
   として格納させ、前記ＥＦＭ変調回路は新たなランダム
   なデータに基づきＥＦＭＱ信号を形成することを特徴と
   するコンパクトディスク記録再生装置。