JP3107838B2 - 追記型光ディスクの信号処理用回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は追記型光ディスク、す
なわち追記型のコンパクトディスクのディジタル信号処
理を行う信号処理用回路に関する。

【０００２】

【従来の技術】最近、レーザによる光記憶メディアとし
て、オーディオ用コンパクトディスクが多く用いられて
おり、アナログレコードからコンパクトディスクへと置
き換えが進んでいる。

【０００３】一方、ディジタルデータの記憶メディアと
して従来、大容量メモリとして使用されていた磁気メモ
リの領域にコンパクトディスクを利用して、コンピュー
タのデータ等を記録／再生するいわゆるＣＤ−ＲＯＭが
用いらるようになってきた。このＣＤ−ＲＯＭは、オー
ディオ用コンパクトディスクとシステムのコンパチビリ
ティを保ちながら、オーディオ信号領域に、コンピュー
タのデータ、静止画、グラフィックス等を記録でき、記
録可能容量が540Mバイトでオーディオ用コンパクトディ
スクと同様に大量複製、配布の用途に使用される。

【０００４】これらの従来のコンパトディスクとして
は、上述したようにオーディオ用コンパクトディスクや
電子出版等に用いられるＣＤ−ＲＯＭが存在するが、こ
れらはいずれも読出し専用のＲＯＭ（リード・オン・メ
モリ）タイプであり、コンパクトディスクを製造するメ
ーカが予じめ情報をディスク上に記録している。このコ
ンパクトディスクを再生するために、デコーダ再生機器
が各種メーカから多く出されているが、これらの機器は
再生専用器であり、書き込み用回路については、何ら対
応がなされていない。

【０００５】ところで、最近コンパクトディスク規格を
満足する追記型光ディスクが提案され、この追記型ディ
スクに記録、再生を行なうフォーマットを制定したいわ
ゆるオレンジブック標準も提案されている。

【０００６】

【発明が解決しようとする課題】上述したように、従来
はコンパクトディスクへの記録はコンパクトディスク製
造メーカ側が行なっていたため、その記録用装置は記録
専用の大型のものであった。

【０００７】また、従来のコンパクトディスクのデコー
ダ、再生機器は上述したように、再生専用であり、再生
等用器にコンパクトディスク製造用メーカが使用する記
録装置を組み込むには無理がある。

【０００８】この発明は追記型コンパクトディスクに対
して記録し再生するためのいわゆるオレンジブック準拠
した回路を提供し、追記型コンパクトディスクの記録再
生装置が容易に製造できるようにすることをその課題と
する。

【０００９】

【課題を解決するための手段】この発明は、光ディスク
から読み出されたバイフェーズ型のＡＴＩＰ信号のＨ／
Ｌ切換エッジ間隔を基準クロックで測定し、ＡＴＩＰ信
号の各データ長さを示す第１のクロックとＡＴＩＰ信号
を格納するための第２のクロックとを抽出する抽出回路
と、入力されたＡＴＩＰ信号を前記第２のクロックで同
期して格納するシフトレジスタと、このシフトレジスタ
より１回目の第２のクロックによる出力と２回目の第２
のクロックによる出力との排他的論理和をとり、この信
号を第１のクロックで取り込むことによりバイフェーズ
データの１／０を判定する回路と、前記判定回路から
の”１”の回数をカウントする回路と、を備え、前記抽
出回路にて抽出した２種類の状態をとりうる第１のクロ
ックのうち抽出したクロックに基づくバイフェーズデー
タの”１”の回数が所定数以上続くと誤りの方の状態の
第１のクロックを抽出したと判断し、他の状態の第１の
クロックに復帰させることを特徴とする。

【００１０】

【作用】上述したように、この発明によれば、バイフェ
ーズ型のＡＴＩＰ信号入力を正しく読み取れ、又回路構
成が簡単になり、１チップの集積が容易になる。

【００１１】

【実施例】以下、この発明の実施例を図面を参照して説
明する。

【００１２】図１はこの発明による信号処理用半導体集
積回路の全体構成を示すブロック図である。

【００１３】図１において、１はこの発明による信号処
理用半導体集積回路である。そして、この集積回路１に
追記型光ディスク２からピックアップ３にて読み出した
データがＲＦ回路４から入力される。また、集積回路１
からは、外部の容量６４Ｋビットのスタティック型のラ
ンダムアクセスメモリ（以下、ＲＡＭと略記する。）８
に格納された書き込みデータを光ディスク２に書き込む
ためＲＦ回路４へ出力する。

【００１４】２０はＥＦＭ復調回路であり、光ディスク
２から読み出された１４ビットのＥＦＭ（Ｅｉｇｈｔ
ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）変調
されたＥＦＭ信号を変換テーブルに従って８ビットのデ
ータに復調し、データバス１０に送出する。データバス
１０に送出されたデータは、基準クロック回路９０に基
づいてアドレス発生回路９５から発生されるアドレスに
てアドレス指定されたＲＡＭ８に書き込まれる。

【００１５】２５はＥＦＭ変調回路であり、ＲＡＭ８か
ら読み出された８ビットのデータに直流成分を少なくす
るために１４ビットのＥＦＭデータに変調するととも
に、更にマージンビットを付加し１７ビットのデータに
し、ＲＦ回路４へデータを送出する。ＲＡＭ８から読み
出されたデータはデータバス１０からＥＦＭ変調回路２
５へ送出される。

【００１６】このデータバス１０へは、アドレス発生回
路９５から発生されるアドレスにてアドレス指定された
ＲＡＭ８からのデータが送出される。

【００１７】３０はＡＴＩＰ復調回路であり、ＡＴＩＰ
デコシュレータ５にて光ディスク２に作成されているプ
リグルーフから読み出されたＡＴＩＰ信号を復調する。

【００１８】４０はＣＬＶ制御回路であり、ＥＦＭ復調
回路２０からのＥＦＭ信号及びまたはＡＴＩＰデコシュ
レータ５からのＡＴＩＰ信号に基づき光ディスクの回転
制御用信号をサーボ回路７に出力する。またこの実施例
のＣＬＶ制御回路はモータ６からのＦＧ出力も入力さ
れ、この出力に基づいて更に回転制御用の信号を出力す
る。

【００１９】５０はサブコード生成並びに演算回路であ
り、ＥＦＭ信号よりサブコードを抽出し、サブコードに
ＣＲＣ演算を施し、また光ディスクへ書き込むデータに
ＣＲＣ演算を施しサブコードを生成する。このサブコー
ド生成並びに演算回路５０は、ＥＦＭ復調回路２０から
のＥＦＭ信号が入力されＣＲＣ信号を抽出するレジスタ
５１、ＣＲＣ演算回路５２、読み出し用レジスタ５３、
書き込み用レジスタ５４、自動加減算回路５５、ＥＦＭ
変調回路２５へデータを送出するためのレジスタ５６及
び内部バス５７を備える。

【００２０】７０はＣＩＲＣ変調並びに復調回路であ
り、ＲＡＭ８よりデータバス１０を介して読み出された
ＥＦＭ復調された信号からＣＩＲＣ（クロス・インター
リーブド・リード・ソロモン）信号の誤りを検出し訂正
し、そのデータを再度ＲＡＭ８に書き込む。更にＣＩＲ
Ｃ変調並びに復調回路７０はＲＡＭ８よりデータバス１
０を介して読み出された光ディスク２に書き込むデータ
にＣＩＲＣ誤り訂正符号を付加し、そのデータを再度Ｒ
ＡＭ８に書き込む。

【００２１】８０はインターフェース回路であり、ＲＡ
Ｍ８よりデータバス１０を介して読み出されたオーディ
オまたはデータを出力するのとともにオーディオまたは
データが入力されたデータをＲＡＭ８に書き込む。

【００２２】８５はシステムコントローラ用インターフ
ェース回路であり、システムコントローラ用プロセッサ
のデータバスとのインターフェースを行なう。

【００２３】次に上述した各回路につき更に説明する。

【００２４】（１）ＥＦＭ復調回路２０（図２及び図３
参照） ＥＦＭ復調回路２０はＥＦＭ信号入力部とＥＦＭデータ
抽出部とを備える。図２は、ＥＦＭ信号入力部を、図３
は、ＥＦＭデータ抽出部を示す。

【００２５】光ディスク２から読み出された１４ビット
のＥＦＭ変調されたＥＦＭ信号がＳＹＮＣパターン抽出
回路２２に入力される。そして、外部のＰＬＬ回路１５
とビットクロック再生回路２１と位相比較回路２１１で
ＰＬＬが構成されており、８ＭＨｚのＶＣＯ信号がビッ
トクロック再生回路２１で４ＭＨｚのビットクロック信
号（ＰＬＣＫ）として出力される。このＰＬＣＫをＳＹ
ＮＣ抽出回路２２にタイミング信号として与え、この回
路２１からＥＦＭ信号のＨ１１、Ｌ１１、Ｈ２が抽出さ
れる。又この回路には保護内挿回路２３を備えており、
この回路２３からのクロック信号とＳＹＮＣ抽出回路２
２からの信号がオア回路２４に入力され、このオア回路
２４からシンクロン同期信号（ＶＳＹＮＣ）が出力され
る。ＥＦＭ変換テーブル回路２１２にはＥＦＭ信号デー
タが入力されるとともに、ＶＳＹＮＣが基準タイミング
信号，ＰＬＣＫがタイミング信号として夫々与えられ
る。この変換テーブル回路２１２ではマージンビットを
除去し、そして変換テーブルに従って１４ビットから８
ビットのデータに復調する。このデータがデータバス１
０に送出され、基準クロック回路９０に基づいてアドレ
ス発生回路９５から発生されるアドレスにてアドレス指
定されたＲＡＭ８に書き込まれる。

【００２６】（２）ＥＦＭ変調回路２５（図４ないし図
９参照） ＥＦＭ変調回路２５はＥＦＭ出力部とＥＦＭ変換部を備
え、図４はＥＦＭ出力部を、図５はＥＦＭ変換部を示
す。

【００２７】ＲＡＭ８から読み出された８ビットのデー
タとサブコード生成並びに演算回路５０からの８ビット
のデータがセレクタ２６１に入力される。サブコード直
流成分を少なくするために１４ビットのＥＦＭデータに
変調するとともに、更にマージンビットを付加し１７ビ
ットのデータにし、ＲＦ回路４へデータを送出する。

【００２８】ところで、ＣＤシステムでは、光ディスク
２上にデータを記録するのにＥＦＭ変換方式を用いてい
る。これによって、例えばオール”０”のデータであっ
ても、光ディスク２上にピットが無いといった状態にな
るのが避けられる。すなわち図７に示すように、１６進
の８ビットのデータを定められた１４ビット長のパター
ンに変換し、これに３ビットのマージンビットの部分を
加えて、光ディスク２上に記録される１バイトのデータ
が構成される。このＥＦＭでは、パターンのＨ／Ｌステ
ートは関係なく、その山又は谷の長さのみが意味を持
つ。

【００２９】更に、このＥＦＭ変換方式では、”３Ｔ，
１１Ｔルール”が存在する。このルールは、山又は谷の
長さが単位長さの３倍から１１倍迄で形成されねばなら
ず、２Ｔ以下の山又は谷及び１２Ｔ以上の長さの山又は
谷を形成することは、マージンビットを含めて禁止して
いる。このため、２つのデータにはさまれたマージンビ
ットは、自ずとその取り得るパターンを制限されること
になる。

【００３０】マージンビットの取り得るパターンは図８
に示す通りである。図８（Ａ）は直前のデータパターン
の末尾が”０”の時、図８（Ｂ）は直前のデータパター
ンの末尾が”１”の時である。

【００３１】加えて、ＥＦＭ変換においては、低周波成
分の発生を極力抑える為にＤＳＶ（Ｄｉｇｉｔａｌ Ｓ
ｕｍ Ｖａｌｕｅ）を導入し、これによる制限も課され
る。ＤＳＶとは、できる限り短い間隔で山の長さのバラ
ンスをとろうというもので、各パターンビット毎に随時
計算され、マージンビットを調節することに依ってその
値をできる限り”０”に近づけようとするものである。

【００３２】通常のＣＤシステムでは、ディスク作製前
にあらかじめマージンビット迄含めた全データをユーザ
ーが用意し、そのデータをレーザパルス化して書込みし
ていく作業を行なう。しかしながら、ＣＤ−ＷＯ等の追
記型光ディスクのシステムではユーザーの用意するもの
はデータだけであって、マージンビット等はシステム側
で用意する必要がある。しかも、リアルタイムに書込み
を行う時に、各パターンビット毎に、ＤＳＶを計算する
必要があるため、この作業はできなる限り高速で行なわ
なければならない。

【００３３】このため、マージンビットを作成するため
のデータを全てＲＯＭ化して集積回路内に保持し、か
つ、組み合わせ回路を最適化して高速に処理する回路を
組む必要がある。この実施例におけるＥＦＭ変調回路２
５は上述した要求を満足するように構成される。

【００３４】以下、この実施例におけるＥＦＭ変調回路
２５につき更に説明する。

【００３５】ＲＡＭ８から読み出されたデータはデータ
バス１０からＥＦＭ変調回路２５へ送出される。セレク
タ２６１はＲＡＭ８からのデータ又はサブコードデータ
を選択しＥＦＭ変換回路２６２に出力する。ＥＦＭ変換
回路２６２は変換テーブルに従って８ビットのデータを
１４ビットのＥＦＭ信号に変換し、セレクタ２６３に出
力する。セレクタ２６３にはＳ０，Ｓ１付加用の１４ビ
ットのデータが入力されている。セレクタ２６３はシス
コンからの制御信号に基づき、ＥＦＭ信号又はＳ１，Ｓ
Ｏ信号の何れかをマージンビット付加回路２６４に送出
する。マージンビット付加回路２６４は１４ビットのデ
ータにマージンビットを付加し、１７ビットの信号を出
力する。このマージンビット付加回路２６４は各データ
に対応したＪ，Ｋ，Ｖ値を格納したＲＯＭ又はロジック
アレイで構成されている。更に、この回路２６４はＪ，
Ｋ値に基づき使用可能なパターンを示すＲＯＭ又はロジ
ックアレイを構成する。この回路２６４にはＤＳＶを計
算する回路、Ｖ値とＤＳＶに基づきパターンの優先順位
を示し、更に唯一の出力すべきパターンを選択する回路
を備える。

【００３６】図６は、上述したＥＦＭ変換回路２６２と
マージンビット付加回路２６４の具体的な実施例を示す
回路図である。

【００３７】図６において、ＲＯＭ２７０には、各デー
タに対応したＪ，Ｋ，Ｖ値と、１６進の８ビットのデー
タに対応したＥＦＭ信号に変換するための変換テーブル
が格納されている。

【００３８】ここで、ＲＯＭ２７０に格納されているＪ
値は、データ末尾の同じ値の続く長さより１をひいたも
のを、Ｋ値はデータ先頭の同じ値の続く長さを、Ｖ値は
データ単位でのＤＳＶを示す値である。

【００３９】但し、図９に示すように、ＶはデータのＤ
ＳＶをそのまま示すものでなく、ＤＳＶが、−８から−
６、−４、−２、０、２、４、６、８の９ケの値しか取
らないことを利用して、ＲＯＭ２７０に格納し易い様に
割り振った番号である。

【００４０】先に述べた如くマージンビットの作成には
下の２つのルールが課される。

【００４１】（ｉ）３Ｔ，１１ルール （ｉｉ）低周波成分抑制のためのＤＳＶの最小値（０に
近づける）

【００４２】このルールを満足するように、この回路は
構成される。

【００４３】ＲＯＭ２７０から出力されたＪ値は、ディ
レイ２７１にて遅延される。そして遅延された１つ前の
データのＪ値及びＲＯＭ２７０から出力されたＫ値が可
能パターン選択回路２７３へ与えられる。この可能パタ
ーン選択回路２７３は、上記のルール（ｉ）に依って選
択可能なパターンを制限し、このデータを決定回路２７
５に供給する。

【００４４】次に、ＲＯＭ２７０から出力されたＶ値
は、優先度計算回路２７４及びＤＳＶ計算回路２７４に
供給される。優先度計算回路２７４は、上記ルール（ｉ
ｉ）に従いＤＳＶ最小条件によって優先順位付けし、こ
のデータを決定回路２７５に供給する。決定回路２７５
は、その時での最善のマージンビットパターンと、優先
順位付けされたデータにより、唯一のマージンビットパ
ターンを選択し、セレクタ２７６へ出力する。このセレ
クタ２７６にはＲＯＭ２７０からのＥＦＭパターンが供
給され、セレクタ２７６はこのＥＦＭパターンの後にマ
ージンビットパターンを付加してＥＦＭ出力を行なう。

【００４５】又、ＤＳＶ計算のため、ＤＳＶ計算回路２
７２へ各パターンがフィードバックされる。

【００４６】このように、マージンビットを付加する回
路を含めＥＦＭ変換回路を構成することにより、マージ
ンビット付加に際して、予めルールに基づいて全ての場
合について計算しておき、その結果をＲＯＭ２７０でチ
ップ内に持つことで、演算が高速に行なえる。このこと
により、追記型光ディスクの書き込みを高速で行なうこ
とができる。

【００４７】尚、上記実施例においては、ＲＯＭで構成
したが、ロジックアレイ等の回路で構成しても良い。

【００４８】続いて、マージンビット付加回路２６４に
てマージンビットが付加されたデータはＳＹＮＣ付加回
路２６５に出力されるこの回路ではＳＹＮＣ信号の場合
だけ更に７ビットのデータを付加して出力する。

【００４９】１７ビット又は２３ビット（ＳＹＮＣの
み）のＥＦＭデータがセレクタ回路２５１とパルススト
ラテジー回路２５２と（ｎ−１）ストラテジー回路２５
４に夫々送出される。パルスストラテジー回路２５２で
はブルーブックに準拠してＡ，Ｂ，Ｃ化を施し、セレク
タ２５１に出力する。（ｎ−１）ストラテジー回路２５
４ではｎ−１の処理を行ないその結果をセレクタ２５１
に送出する。セレクタ２５１には、更に規格のテストを
行なうためのテストパターン回路２５３及び１度書いた
データに２度書きしてデータを破壊するための同期パル
ス発生回路２５５からの出力が入力される。そして、こ
のセレクタ２５１はシスコンからの制御信号に基づき上
述の各信号の中から１つの信号を選択して出力する。こ
のデータがＲＦ回路４へ出力され、ピックアップ３から
光ディスクにデータが書き込まれる。

【００５０】（３）ＡＴＩＰ復調回路３０（図１０ない
し図２４参照） ＡＴＩＰ復調回路３０はＡＴＩＰ入力部とＡＴＩＰ信号
処理部を備える。図１０はＡＴＩＰ入力部を図１１はＡ
ＴＩＰ信号処理部を示す。

【００５１】ＣＤ−ＷＯ等の追記型光ディスクには、Ｅ
ＦＭピットが形成される以前に、その位置情報を取り出
せる様に、ＡＴＩＰプリグルーブが形成される。このＡ
ＴＩＰプリグルーブは図１３に示すように、４２ビット
分のデータがバイフェーズ形式で格納されている。バイ
フェーズ形式とは、図１２に示すように、ある単位時間
長さに於いてデータのハイ（Ｈｉｇｈ）、ロー（Ｌｏ
ｗ）の切り替わりのあるもので”１”、無いもので”
０”のデータを表現するデジタル式表記である。

【００５２】ＡＴＩＰのデータの構成は図１３に示す通
り、４ビット分の同期パターンと夫々８ビットの分（Ｂ
ＣＤ）、秒（ＢＣＤ）、フレーム（ＢＣＤ）の時間情
報、そして時間情報データに対する１４ビットのＣＲＣ
データの計４２ビットから成る。

【００５３】このうち、同期パターンは、バイフェーズ
形式を破ることでこれを表わし、各データの区切りとな
る。同期パターンには図１４に示す通り２種類存在す
る。これは直前の信号がＨｉｇｈかＬｏｗかによるもの
である。

【００５４】図１５は実際の波形例を示す。

【００５５】ところで、ＩＣには、このバイフェーズ形
式のデジタル信号が入力される。そして、このＡＴＩＰ
復調回路３０は、この１つの入力よりデータ抽出用のク
ロックと同期パターンの検出、及びデータの検出を行な
うものである。データ抽出用クロックは、データの取込
タイミング及びＣＬＶサーボ制御に用いられる。

【００５６】まず、ＡＴＩＰ復調回路３０の基本構成に
ついて、図１０および図１１に従い説明する。

【００５７】ＡＴＩＰデコシュレータ５にて光ディスク
２に作成されているプリグルーフから読み出されたＡＴ
ＩＰ信号がＣ３１５０，Ｃ６３００抽出回路３１に入力
され、この回路３１により、基本タイミングとしてＣ３
１５０がオア回路３３に出力される。オア回路３３には
保護内挿回路３２からの出力が入力され、このオア回路
３３からＣ３１５０が出力される。このＣ３１５０はＳ
ＹＮＣパターン抽出回路３４に取り込みタイミング信号
として与えられる。ＳＹＮＣ抽出パターン回路３４には
ＡＴＩＰデータが入力され、この回路３４からをビット
クロックがオア回路３６へ出力される。オア回路３６に
は保護内挿回路３５からの出力が入力され、このオア回
路３６からタイミング信号（ＡＳＹＮＣ）出力される。

【００５８】又、ＡＴＩＰデータはＡＴＩＰデータ抽出
回路３７へ入力される。この回路３７にはＡＳＹＮＣが
基本タイミングとして与えられる。そして、ＡＴＩＰデ
ータ抽出回路３７からの出力は８ビットのデータとして
レジスタ３８並びにＣＲＣ演算回路３９に与えられる。
レジスタ３８からはＣＰＵへ８ビットのデータが、同じ
くＣＲＣ演算回路３９からは誤り検出をした結果がＣＰ
Ｕへ送出される。

【００５９】更に、この回路を図１２ないし図２４を参
照して更に説明する。

【００６０】同期パターンは、７５ＨｚのＡＴＩＰ系フ
レーム同期タイミングとして、各データは、ＡＴＩＰ時
間情報としてＣＰＵ（シスコン）に送られる。また、Ａ
ＴＩＰ時間情報とＣＲＣデータよりＣＲＣ演算を行な
い、その結果もＣＰＵ（シスコン）に送られる。

【００６１】まずクロックを抽出する。図１６に示すよ
うに、ＡＴＩＰ入力からＣ３１５０とＣ６３００の２種
のクロックを抽出する。

【００６２】欲しい信号Ｃ３１５０は、各データの区切
りである。Ｃ６３００はこのＣ３１５０を抽出する過程
で求める。入力されたＡＴＩＰの波形パターンからエッ
ジを抽出し、それより幾らかの信号を除去し、また、幾
らかの信号を追加することで欲しい信号Ｃ３１５０を得
る。

【００６３】ＡＴＩＰ入力信号のエッジを抽出は、図１
７に示すような回路が用いられる。ここでは基本クロッ
ク（実施例では４ＭＨｚのシステムクロック）を用いた
Ｄフリップフロップ（ＤＦＦ）３１１と排他的論理和回
路３１２を用いている。

【００６４】図１７及び図１８に示すように、ＤＦＦ３
１１に入力信号Ａが基準クロックＣＫのタイミングによ
り取り込まれ、このＤＦＦ３１１から入力信号Ａが遅延
された信号Ｂが出力される。

【００６５】そして、排他的論理和回路３１２で出力Ｂ
と入力信号との排他的論理和が与えられ出力信号Ｃが出
力される。

【００６６】外部より入力されたＡＴＩＰ入力のエッジ
抽出信号（ＤＥＴ）が基本的にＣ３１５０になる。この
内、取り除きたいＤＥＴを排除するためウィンドウＡ，
Ｂを設ける。追加したいＩＮＳを作るために内挿を行な
う。更に、ＤＥＴ信号は、モーターによって回転する光
ディスク２より取り出した信号であり、モータの回転速
度に従ってその間隔は長短し、また回転ムラ等により揺
れる。

【００６７】このため、図１９に示すように、基準カウ
ンタ３１９、同レジスタ３２１（ウィンドウＢ）、ウィ
ンドウＡ用カウンタ３１８、同レジスタ３２０（ウィン
ドウＡ）が設けられる。

【００６８】ＤＥＴのうち、基準カウンタ３１９からの
ウインドウＢ内に入るものをＤＥＴＢとする。ウィンド
ウＡカウンタ３１８からのウインドウＡ内にはいるもの
をＤＥＴＡとする。これらはそのままＣ３１５０信号と
なる。Ｃ３１５０信号とは、３．１５ＫＨｚの周期パル
スのことで、ＡＴＩＰの各データの長さを示す。Ｃ６３
００信号は６．３０ＫＨｚの周期パルスである。正しく
光ディスク２が回転しておれば、各ＤＥＴ間隔は１３７
２クロック分となる。３．１５ＫＨｚ間に４．３２１８
ＭＨｚがそれだけクロック数を数える。（図２０参照）

【００６９】追加するＩＮＳ信号は、同期パターン内等
でＤＥＴの無い時、又、ディスク回転が正常でなく或い
はディスク表面の傷によりデータが欠落して、ＤＥＴの
見つからない時に行なわれる。

【００７０】ＩＮＳ信号は、前回と同じ間隔で新しいＣ
３１５０を発生する。このため、基準レジスタ３２１、
ウィンドウＡレジスタ３２０に前回の値を記憶させてあ
る。この前回の値と基準カウンタ３１９より出る今回の
値を比較器３２３で比較して、一致したことを持ってＩ
ＮＳを出す。

【００７１】ＤＥＴＢが発生すれば、ＩＮＳが発生する
前に各カウンタ３１８、３１９はクリアされるので、今
回のＩＮＳは無い。ＤＥＴＡの時はこれはＩＮＳが発生
した後に発生する為、ＩＮＳを消してＤＥＴＡを生か
す。このため１６ビット幅を持つ。ディレイ値を大きく
できないためである。

【００７２】しかし、ウィンドウＡレジスタ３２０の取
込タイミングは、２５４までのレンジを持ち、この間に
発生したＤＥＴはＤＥＴＡとはならないが、次回の比較
に使われる。

【００７３】この様にしてＣ３１５０とＣ６３００を発
生する。チエンジ（ＣＨＡＮＧＥ）とウインドウ（Ｗｉ
ｎｄｏｗ）については後述する。

【００７４】上述した手法で得られたＣ６３００，Ｃ３
１５０を用いてＡＴＩＰ入力データのバイフェーズ形式
を図２１、図２２に示すように、通常形式に戻す。

【００７５】図２２に示すように、ＡＴＩＰ入力をシフ
トレジスタ３５１に入力して、このシフトレジスタ３５
１をＣ６３００でクロッキングした出力Ｑ１と、更に次
のＣ６３００でクロッキングした出力Ｑ２を排他的論理
和回路３５２で排他的論理和をとり、ＡＴＳＤ信号をつ
くる。この排他的論理和回路３５２からの出力ＡＴＳＤ
は、Ｃ３１５０タイミングでシリアル・パラレルレジス
タ３５３に取込む。この取り込んだ値は、通常の値とな
っている。ＳＹＮＣパターンについては別途にパターン
・マッチングを行なう。

【００７６】前述した手法では、Ｃ３１５０の取り方に
図２３に示すように、２種あり得る。ある時点でＣ３１
５０を認知した後は、次にあるべき時点で外部よりＣ３
１５０（ＡＴＩＰ信号のエッジ）が無ければ、内挿し、
必要のない時点のＣ３１５０（ＡＴＩＰ信号のエッジ）
は無視する方法をとっているため、一旦、Ｃ３１５０と
してＡ系又はＢ系のどちらかを選んだ後は、それをはず
れ得なくなる。

【００７７】この時のＡＴＳＤの取込タイミングは図２
４に示す如くａ（△）、ｂ（＊）の２種ある。

【００７８】この時、正しい系列はＡ系ａ（△）であ
る。Ｂ系であった時に、これを正しくＡ系に戻すため
に、取込データを利用する。図２４に示す如く取込デー
タ（ｂ）の値は全て”１”となることにより、この”
１”の回数をカウントし、明らかに多い場合は、これを
Ｂ系とみなして、もう一度、Ｃ３１５０系列をとり直
す。ＡＴＩＰ内データの内、ＡＴＩＭＥはＢＣＤ表示で
分、秒フレームを示しているが、その最大値は、９９分
５９秒７５フレームで、”１００１１００１０１０１１
００１ ０１１１０１０１”（２進表示）であり、秒及
びフレームはそのバイト中ＭＳＢは常に”０”であるた
めこの処理が可能となる。

【００７９】この時、取込データ数がある数以上”１”
が続いたことを以ってチエンジ（ＣＨＡＮＧＥ）状態と
し、図１９、図２０に示すように、この時、ウインドウ
（ＷＩＮＤＯＷ）−Ｃ内で見つかるＣ３１５０（ＡＴＩ
Ｐ入力エッジ）を以って新しいＣ３１５０系列を始め
る。（図７、８参照）

【００８０】（４）ＣＬＶ制御回路４０（図２５及び図
２６参照） 図２５はＣＬＶ制御回路４０の全体構成を示す。まず、
ＣＬＶ制御回路４０の基本構成について、図２５に従い
説明する。

【００８１】ＥＦＭ復調回路２０からのＥＦＭフレーム
タイミング及びＡＴＩＰタイミング信号がパラレル−シ
リアル変換回路４１を介してカウンタ４２に入力され
る。ＥＦＭフレームタイミング及びＡＴＩＰタイミング
信号はセレクタ４８にも出力される。カウンタ４２にて
速度差分制御された信号はセレクタ４３に出力される。
モータ６からのＦＧ出力はＦＧカウンタ４６に与えら
れ、このカウンタ４６の出力がセレクタ４３に与えられ
る。そして基準数設定回路４７にＥＦＭ基準値固定出
力、ＡＴＩＰ基準値固定出力，ＦＧ基準値が夫々与えら
れており、この回路４７の出力が減算器４４に与えられ
る。減算器４４にはセレクタ４３の出力が与えられる。
この減算器４４からレジスタ４５を介して光ディスクの
回転制御用信号（ＭＤＳ）をサーボ回路７に出力する。
またセレクタ４８からアップダウンカウンタ４９に位相
差分制御用の信号が出力されこのカウンタ４９から位相
制御信号（ＭＤＰ）が出力される。

【００８２】この回路では１ＥＦＭフレーム毎にこの措
置を行なっている。即ち、あるＥＦＭフレームの間、Ｍ
ＤＳ信号がＬ又はＨとされる。図２６にＭＤＳ出力（ス
ピンドルモーター制御信号）を促がす、ＥＦＭパターン
サーボに関する部分を図示する。以下、この図に従い更
に説明する。

【００８３】前述したように、ＥＦＭ変換方法では、そ
のＥＦＭパターンの山又は谷の長さが単位長さの３倍及
至１１倍でなければ成らないという、”３Ｔ−１１Ｔル
ール”がある。

【００８４】光ディスク２のＥＦＭピットより正常にデ
ータが読み出せている場合は、ディスクは正しく作成さ
れているはずで有るから、３Ｔ−１１Ｔルールに従って
その最短長は３Ｔ、最長の長さは１１Ｔである。ここで
もし、２Ｔ以下の山又は谷又は１２Ｔ以上の山又は谷が
あった場合、それは、ディスク上のキズ等による情報の
欠損でないとすると、夫々ディスクの回転が速い場合、
遅い場合に生じることになる。

【００８５】この関係を用いて、大まかにディスクの回
転を調節するための手法として、図２７に示すように、
Ｄフリップフロップ４５１に入力されたＥＦＭパターン
の山又は谷を排他的論理和回路４５２で検出し、その長
さを基準クロック（Ｘ’ｔａｌ）の４ＭＨｚクロックを
用いてカウンタ４５３でカウントし、１２Ｔ以上、２Ｔ
以下が発見された場合、レジスタ４５４に出力し、以下
の如くスピンドルモーターの回転を調整する。

【００８６】

【表１】

【００８７】このＣＬＶ回路３０によれば、読み出し時
はディスク上のＥＦＭピットに応じてサーボをかけ、書
き込み時にはディスク上のプリグルーブに応じてサーボ
をかける回路が同一回路で行なわれる。

【００８８】（５）サブコード生成並びに演算回路５０
（図２７参照）

【００８９】このサブコード生成並びに演算回路５０
は、ＥＦＭ復調回路２０からのＥＦＭ信号が入力されＣ
ＲＣ信号を抽出するレジスタ５１に入力され、このレジ
スタ５１からオア回路６３に抽出信号が出力される。オ
ア回路６３には保護内挿回路６２からの出力が与えら
れ、このオア回路６３からＶＳＳＹＮＣ信号がレジスタ
６４の取り込みタイミング信号として与えられる。レジ
スタ６４にはＥＦＭデータが入力され、このレジスタか
らＱ出力がシリアル−パラレル変換回路６５に与えられ
る。この回路６５はＣＲＣ演算回路５２及び読み出し用
レジスタ５３に夫々８ビットのデータを送出する。ＣＲ
Ｃ演算回路５２はＣＲＣ結果をＣＰＵへ出力する。又レ
ジスタ５３からも読み出しデータをＣＰＵへ出力する。

【００９０】書き込み用レジスタ５４へはＣＰＵよりＱ
サブデータが与えられ、このレジスタ５４から自動加減
算回路５５とレジスタ６０、６１にデータが送出され
る。自動加減算回路５５とレジスタ６０において、Ｑサ
ブコードの時間情報の自動加減算を行ないその値をセレ
クタ５９に与える。セレクタ５９にはレジスタ６１のデ
ータも与えられ、このセレクタ５９により前記信号が選
択されて、ＣＲＣ演算回路５２及びセレクタ５８へ出力
される。ＣＲＣ演算回路５２にでは入力された買い込み
用データにＣＲＣ演算を施しセレクタ５８にそのデータ
を出力する。そして、セレクタ５８よりパラレル−シリ
アル変換回路５７へデータが送られ、シリアル変換され
たＱデータがレジスタ５６に送られ、このレジスタ５６
からサブコードデータが出力される。

【００９１】（６）ＣＩＲＣ変調並びに復調回路７０
（図２８参照） ＣＩＲＣ変復調回路７０より、ＲＡＭ８よりデータバス
１０を介して読み出されたＥＦＭ復調された信号からＣ
ＩＲＣ信号の誤りを検出し訂正し、そのデータを再度Ｒ
ＡＭ８に書き込む。更にＣＩＲＣ変調並びに復調回路７
０はＲＡＭ８よりデータバス１０を介して読み出された
光ディスク２に書き込むデータにＣＩＲＣ誤り訂正符号
を付加し、そのデータを再度ＲＡＭ８に書き込む。

【００９２】（７）インターフェース回路８０（図２９
参照） ＲＡＭ８よりデータはレジスタ８１及び補間回路８２へ
与えられ、レジスタ８１は１６ビットのデータを補間回
路８２へ与える。補間回路８２歯前値をホールドし、平
均値補間し、補間済データがセレクタ８３に与えられ
る。セレクタ８３にはレジスタ８１からの出力が与えら
れ、このセレクタ８３からＣＤ−ＤＡ用データが出力さ
れる。又レジスタ８１からはＣＤ−ＲＯＭ用データが出
力される。

【００９３】更に、ＣＤ−ＲＯＭ，ＣＤ−ＤＡのデータ
は夫々アンド回路８６、８７に供給され、このアンド回
路８６、８７にはプレエンコードデータがノット回路８
８を介して供給される。このアンド回路８６，８７から
夫々セレクタ８５へデータを送り、このセレクタ８５か
らレジスタ８４を介してそのデータをＲＡＭ８に書き込
む。

【００９４】

【発明の効果】以上説明したように、この発明によれ
ば、バイフェーズ型のＡＴＩＰ信号入力を正しく読み取
れ、又回路構成が簡単になり、１チップの集積が容易に
なる。

【図面の簡単な説明】

【図１】図１はこの発明の全体構成を示すブロック図で
ある。

【図２】図２はこの発明のＥＦＭ復調回路の信号入力部
を示すブロック図である。

【図３】図３はこの発明のＥＦＭ復調回路のデータ抽出
部を示すブロック図である。

【図４】図４はこの発明のＥＦＭ変調回路の信号入力部
を示すブロック図である。

【図５】図５はこの発明のＥＦＭ変調回路の信号変換部
を示すブロック図である。

【図６】図６はこの発明のＥＦＭ変調回路のＥＦＭ変換
回路とマージンビット付加回路の具体的実施例を示すブ
ロック図である。

【図７】図７はＥＦＭ変調方式のデータ構成を示す模式
図である。

【図８】図８はＥＦＭ変調方式におけるマージンビット
のデータ構成を示す模式図である。

【図９】図９はＥＦＭ変調方式のデータ構成を示す模式
図である。

【図１０】図１０はこの発明のＡＴＩＰ復調回路の入力
部を示すブロック図である。

【図１１】図１１はこの発明のＡＴＩＰ信号処理部を示
すブロック図である。

【図１２】図１２はＡＴＩＰプリグループ信号のデータ
構成を示す模式図である。

【図１３】図１３はＡＴＩＰ信号のデータ構成を示す模
式図である。

【図１４】図１４は同期パターンの構成を示す模式図で
ある。

【図１５】図１５は実際のＡＴＩＰ信号のデータ波形例
を示す模式図である。

【図１６】図１６はＡＴＩＰ信号とデータ抽出信号の関
係を示す波形図である。

【図１７】図１７はＡＴＩＰ信号のエッジ検出回路の一
例を示す回路図である。

【図１８】図１８はＡＴＩＰ信号のエッジ検出回路の各
出力信号を示す波形図である。

【図１９】図１９はＡＴＩＰ信号のデータ処理回路を示
すブロック図である。

【図２０】図２０はＡＴＩＰ信号のデータ処理における
各出力信号の関係を示す波形図である。

【図２１】図２１はＡＴＩＰ信号のデータ処理における
各出力信号の関係を示す波形図である。

【図２２】図１１はこの発明のＡＴＩＰ信号処理部の一
例を示すブロック図である。

【図２３】図２３はＡＴＩＰ信号のデータ処理における
各出力信号の関係を示す波形図である。

【図２４】図２４はＡＴＩＰ信号のデータ処理における
各出力信号の関係を示す波形図である。

【図２５】図２５はこの発明のＣＬＶ制御回路を示すブ
ロック図である。

【図２６】図２６はこの発明のＣＬＶ制御回路のＥＦＭ
パターン制御部分を示すブロック図である。

【図２７】図２７はこの発明のサブコード生成並びに演
算回路を示すブロック図である。

【図２８】図２８はこの発明のＣＩＲＣ変調並びに復調
回路を示すブロック図である。

【図２９】図２９はこの発明のインターフェース回路を
示すブロック図である。

【符号の説明】

２０ ＥＦＭ復調回路 ２５ ＥＦＭ変調回路 ３０ ＡＴＩＰ復調回路 ４０ ＣＬＶ制御回路 ５０ サブコード生成並びに演算回路 ７０ ＣＩＲＣ変調並びに復調回路 ８０ インターフェース回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 20/14 G11B 7/00 - 7/013 H04L 7/00 - 7/10

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 光ディスクから読み出されたバイフェー
   ズ型のＡＴＩＰ信号のＨ／Ｌ切換エッジ間隔を基準クロ
   ックで測定し、ＡＴＩＰ信号の各データ長さを示す第１
   のクロックとＡＴＩＰ信号を格納するための第２のクロ
   ックとを抽出する抽出回路と、入力されたＡＴＩＰ信号
   を前記第２のクロックで同期して格納するシフトレジス
   タと、このシフトレジスタより１回目の第２のクロック
   による出力と２回目の第２のクロックによる出力との排
   他的論理和をとり、この信号を第１のクロックで取り込
   むことによりバイフェーズデータの１／０を判定する回
   路と、前記判定回路からの”１”の回数をカウントする
   回路と、を備え、前記抽出回路にて抽出した２種類の状
   態をとりうる第１のクロックのうち抽出したクロックに
   基づくバイフェーズデータの”１”の回数が所定数以上
   続くと誤りの方の状態の第１のクロックを抽出したと判
   断し、他の状態の第１のクロックに復帰させることを特
   徴とする追記型光ディスクの信号処理用回路。