JP3127569B2 - 光センサ回路 - Google Patents
光センサ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、カメラのオートフォー
カスなどに用いられる光電変換素子を備えた光センサ
（光センサ回路）に関するものである。
カスなどに用いられる光電変換素子を備えた光センサ
（光センサ回路）に関するものである。
【０００２】
【従来の技術】カメラのオートフォーカスなどに用いら
れる光センサとしては、比較的安価で高性能であること
からフォトダイオードやフォトトランジスタを用いた光
センサの実用化が進んでいる。
れる光センサとしては、比較的安価で高性能であること
からフォトダイオードやフォトトランジスタを用いた光
センサの実用化が進んでいる。
【０００３】図３に光電素子としてフォトダイオードを
用いた光センサの回路構成を示す。
用いた光センサの回路構成を示す。
【０００４】この光センサ回路は、フォトダイオード１
および接合容量４と、このフォトダイオード１の出力が
反転入力に入力され、基準電位Ｖref が非反転入力に入
力されるコンパレータ２およびリセット用ＦＥＴ３を備
えたリセットスイッチにより構成されている。なお、リ
セット用ＦＥＴ３はｎチャネル型に形成されている。
および接合容量４と、このフォトダイオード１の出力が
反転入力に入力され、基準電位Ｖref が非反転入力に入
力されるコンパレータ２およびリセット用ＦＥＴ３を備
えたリセットスイッチにより構成されている。なお、リ
セット用ＦＥＴ３はｎチャネル型に形成されている。
【０００５】このような構成の光センサ回路の動作を図
４に示すタイミングチャートを参照して説明する。な
お、図４において、実線５０はコンパレータ２の反転入
力の入力電位Ｖinを、実線５１はコンパレータ２の出力
電位Ｖout を、そして、実線５２はリセット信号Ｒ
10を、それぞれ示す。本装置においては、先ず、開始時
刻ｔ11の前にリセット信号Ｒ10をＨレベルにすると、リ
セット用ＦＥＴ３のゲート電極に印加される電位がしき
い電圧を超えリセット用ＦＥＴ３はオン状態へ移行し、
コンパレータ２の入力電位ＶinはＶ0 レベルとなり、コ
ンパレータ２は初期設定される。そして、開始時刻ｔ11
において、リセット信号Ｒ10をＬレベルにしてリセット
用ＦＥＴ３をオフ状態にすると、フォトダイオード１に
発生する光電流Ｉｐが接合容量４に積分されて流れ、コ
ンパレータ２の入力電位Ｖinは上昇する。時刻ｔ12にお
いて、入力電位Ｖinがコンパレータ２の基準電位Ｖref
に達すると、コンパレータ２の出力電位はＨレベルから
Ｌレベルに変化する。ここで、開始時刻ｔ11からコンパ
レータ２の出力が変化する時刻ｔ12までの期間Ｔ10が本
装置の応答時間であり、光強度は応答時間Ｔ10の長短と
して検出される。
４に示すタイミングチャートを参照して説明する。な
お、図４において、実線５０はコンパレータ２の反転入
力の入力電位Ｖinを、実線５１はコンパレータ２の出力
電位Ｖout を、そして、実線５２はリセット信号Ｒ
10を、それぞれ示す。本装置においては、先ず、開始時
刻ｔ11の前にリセット信号Ｒ10をＨレベルにすると、リ
セット用ＦＥＴ３のゲート電極に印加される電位がしき
い電圧を超えリセット用ＦＥＴ３はオン状態へ移行し、
コンパレータ２の入力電位ＶinはＶ0 レベルとなり、コ
ンパレータ２は初期設定される。そして、開始時刻ｔ11
において、リセット信号Ｒ10をＬレベルにしてリセット
用ＦＥＴ３をオフ状態にすると、フォトダイオード１に
発生する光電流Ｉｐが接合容量４に積分されて流れ、コ
ンパレータ２の入力電位Ｖinは上昇する。時刻ｔ12にお
いて、入力電位Ｖinがコンパレータ２の基準電位Ｖref
に達すると、コンパレータ２の出力電位はＨレベルから
Ｌレベルに変化する。ここで、開始時刻ｔ11からコンパ
レータ２の出力が変化する時刻ｔ12までの期間Ｔ10が本
装置の応答時間であり、光強度は応答時間Ｔ10の長短と
して検出される。
【０００６】
【発明が解決しようとする課題】しかしながら、図３に
示す構成の光センサ回路は、コンパレータ２の入力電位
Ｖinが基準電位Ｖref に達し、コンパレータ２の出力電
位Ｖout が変化、すなわち、装置が応答した後も、光電
流Ｉｐによる積分は続けられるため、時刻ｔ13におい
て、コンパレータ２０の入力電位Ｖinが電源電位ＶDDレ
ベルまで上昇し、その後に発生する光電流Ｉｐが積分さ
れずに過電流となるので、装置の特性を低下させるとい
う問題がある。すなわち、上記構成の光センサ回路は、
単一回路で使用されることは稀であり、複数の回路を同
一半導体基板上にアレイ状に並設し、イメージセンサと
して使用される場合が多い。従って、このような複数の
光センサ回路からなる装置を使用した場合において、１
つの光センサ回路で発生した過電流は、隣接する光セン
サ回路に流れ込み、その回路において発生した光電流Ｉ
ｐに合流するため、イメージセンサとしての機能を果た
すことができないという問題がある。
示す構成の光センサ回路は、コンパレータ２の入力電位
Ｖinが基準電位Ｖref に達し、コンパレータ２の出力電
位Ｖout が変化、すなわち、装置が応答した後も、光電
流Ｉｐによる積分は続けられるため、時刻ｔ13におい
て、コンパレータ２０の入力電位Ｖinが電源電位ＶDDレ
ベルまで上昇し、その後に発生する光電流Ｉｐが積分さ
れずに過電流となるので、装置の特性を低下させるとい
う問題がある。すなわち、上記構成の光センサ回路は、
単一回路で使用されることは稀であり、複数の回路を同
一半導体基板上にアレイ状に並設し、イメージセンサと
して使用される場合が多い。従って、このような複数の
光センサ回路からなる装置を使用した場合において、１
つの光センサ回路で発生した過電流は、隣接する光セン
サ回路に流れ込み、その回路において発生した光電流Ｉ
ｐに合流するため、イメージセンサとしての機能を果た
すことができないという問題がある。
【０００７】以上の問題点に鑑みて、本発明の課題は、
光電変換手段における積分電位の飽和を防止でき、検出
特性に優れた光センサ回路を実現することにある。
光電変換手段における積分電位の飽和を防止でき、検出
特性に優れた光センサ回路を実現することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、光量に応じて電荷を発生しこれを蓄積し
て積分電位を出力する光電変換手段と、その積分電位を
受けこれと基準電位とを比較し、積分電位が基準電位レ
ベルをクロスしたとき検知信号を出力する比較手段と、
積分電位を一定電位値に設定する電位初期化手段とを有
する光センサ回路において、積分電位が基準電位を超え
た所定電位に達した際に、光電変換手段に発生する電荷
を放電させてクロス時点後の積分電位の増分を制限する
電位変化抑制手段を備えていることを特徴とする。
に、本発明は、光量に応じて電荷を発生しこれを蓄積し
て積分電位を出力する光電変換手段と、その積分電位を
受けこれと基準電位とを比較し、積分電位が基準電位レ
ベルをクロスしたとき検知信号を出力する比較手段と、
積分電位を一定電位値に設定する電位初期化手段とを有
する光センサ回路において、積分電位が基準電位を超え
た所定電位に達した際に、光電変換手段に発生する電荷
を放電させてクロス時点後の積分電位の増分を制限する
電位変化抑制手段を備えていることを特徴とする。
【０００９】ここで、光電変換手段としては、フォトダ
イオードを用いることができる。
イオードを用いることができる。
【００１０】また、電位変化抑制手段としては、積分電
位が基準電位に達した際に作動するスイッチ回路とする
ことができ、このスイッチ回路には、基準電位をゲート
に受け光電変換手段に発生する過剰な電荷を放電させる
スイッチ用ＦＥＴを採用することができる。
位が基準電位に達した際に作動するスイッチ回路とする
ことができ、このスイッチ回路には、基準電位をゲート
に受け光電変換手段に発生する過剰な電荷を放電させる
スイッチ用ＦＥＴを採用することができる。
【００１１】
【作用】斯かる手段を講じた本発明に係る光センサ回路
においては、比較手段が光電変換手段から出力される積
分電位と基準電位とを比較し、積分電位が基準電位レベ
ルをクロスすると、検知信号を出力するが、その後、積
分電位が基準電位を超えた所定電位に達すると、電位変
化抑制手段が光電変換手段に発生する電荷を放電させて
クロス時点後の積分電位の増分を制限するため、積分電
位が飽和するまでには至らない。従って、光電流が隣接
のセンサ回路へ流れ込むことがないので、検出精度を高
めることができる。
においては、比較手段が光電変換手段から出力される積
分電位と基準電位とを比較し、積分電位が基準電位レベ
ルをクロスすると、検知信号を出力するが、その後、積
分電位が基準電位を超えた所定電位に達すると、電位変
化抑制手段が光電変換手段に発生する電荷を放電させて
クロス時点後の積分電位の増分を制限するため、積分電
位が飽和するまでには至らない。従って、光電流が隣接
のセンサ回路へ流れ込むことがないので、検出精度を高
めることができる。
【００１２】また、電位変化抑制手段として光電変換手
段に発生する過剰な光電流を放電させるスイッチ用ＦＥ
Ｔを採用し、このスイッチ用ＦＥＴのゲートに比較手段
の基準電位が印加される構成である場合には、基準電位
に対して積分電位が所定の値となるとスイッチ用ＦＥＴ
がオン状態となり、過剰な光電流を放電させることがで
きるので、スイッチ用ＦＥＴを設けることによる簡略な
構成で積分電位の上昇または下降を制限することができ
る。
段に発生する過剰な光電流を放電させるスイッチ用ＦＥ
Ｔを採用し、このスイッチ用ＦＥＴのゲートに比較手段
の基準電位が印加される構成である場合には、基準電位
に対して積分電位が所定の値となるとスイッチ用ＦＥＴ
がオン状態となり、過剰な光電流を放電させることがで
きるので、スイッチ用ＦＥＴを設けることによる簡略な
構成で積分電位の上昇または下降を制限することができ
る。
【００１３】
【実施例】つぎに、添付図面を参照して本発明に係る一
実施例について説明する。
実施例について説明する。
【００１４】図１は、本発明の実施例に係る光センサ回
路の構成を示す回路図である。本例の光センサ回路にお
いて、従来の回路と同一部分には同一参照符号を付し、
その説明は省略する。本例の光センサ回路において、従
来の回路と異なる点は、比較手段たるコンパレータ２の
入力とＧＮＤ（グランド）との間にコンパレータ２の電
位変化抑制手段としてのスイッチ用ＦＥＴ５を備えてい
る点にある。このスイッチ用ＦＥＴ５は、ｐチャネル型
に形成されており、そのソース電極がコンパレータ２の
反転入力側に接続され、ドレイン電極はアース接地され
ている。そして、スイッチ用ＦＥＴ５のゲート電極に
は、コンパレータ２の基準電位Ｖref が印加されてい
る。
路の構成を示す回路図である。本例の光センサ回路にお
いて、従来の回路と同一部分には同一参照符号を付し、
その説明は省略する。本例の光センサ回路において、従
来の回路と異なる点は、比較手段たるコンパレータ２の
入力とＧＮＤ（グランド）との間にコンパレータ２の電
位変化抑制手段としてのスイッチ用ＦＥＴ５を備えてい
る点にある。このスイッチ用ＦＥＴ５は、ｐチャネル型
に形成されており、そのソース電極がコンパレータ２の
反転入力側に接続され、ドレイン電極はアース接地され
ている。そして、スイッチ用ＦＥＴ５のゲート電極に
は、コンパレータ２の基準電位Ｖref が印加されてい
る。
【００１５】このような構成の光センサ回路の動作を図
２に示すタイミングチャートを参照して説明する。な
お、本例の回路の動作において、リセット後の初期動作
は従来の回路と同様につき、詳細な説明は省略する。ま
た、図２に示すタイミングチャートにおいて、従来と同
一部分には同一参照符号を付してある。
２に示すタイミングチャートを参照して説明する。な
お、本例の回路の動作において、リセット後の初期動作
は従来の回路と同様につき、詳細な説明は省略する。ま
た、図２に示すタイミングチャートにおいて、従来と同
一部分には同一参照符号を付してある。
【００１６】図２において、開始時刻ｔ1 でリセット信
号ＲをＨレベルよりＬレベルに変化させ、リセット用Ｆ
ＥＴ３をオフ状態とする。これにより、コンパレータ２
の入力電位Ｖinは、フォトダイオード１からの光電流Ｉ
ｐの積分電位により上昇する。そして、時刻ｔ2 におい
て、コンパレータ２の入力電位Ｖinが基準電位Ｖrefに
達し、コンパレータ２の出力電位Ｖout はＨレベルから
Ｌレベルへ変化する。
号ＲをＨレベルよりＬレベルに変化させ、リセット用Ｆ
ＥＴ３をオフ状態とする。これにより、コンパレータ２
の入力電位Ｖinは、フォトダイオード１からの光電流Ｉ
ｐの積分電位により上昇する。そして、時刻ｔ2 におい
て、コンパレータ２の入力電位Ｖinが基準電位Ｖrefに
達し、コンパレータ２の出力電位Ｖout はＨレベルから
Ｌレベルへ変化する。
【００１７】コンパレータ２の応答時間、すなわち期間
Ｔ1 の後も、フォトダイオード１より発生する光電流Ｉ
ｐの接合容量４による積分は続けられるため、コンパレ
ータ２の入力電位Ｖinは上昇を続ける。そして、時刻ｔ
3 において、コンパレータ２の入力電位ＶinがＶref ＋
Ｖthレベルまで上昇すると、スイッチ用ＦＥＴ５におい
て、ゲート電極に印加されているコンパレータ２の基準
電位Ｖref に対し、ソース電極に印加される電位がスレ
ッシュホールドレベル、すなわちＶref ＋Ｖthレベルに
達するため、スイッチ用ＦＥＴ５はオン状態に移行す
る。このため、時刻ｔ3 より後に発生する過剰な光電流
Ｉｐは、スイッチ用ＦＥＴ５を介してＧＮＤへリークさ
れるので、コンパレータ２の入力電位Ｖinは、Ｖref ＋
Ｖthレベルにクリップされ、これ以上は上昇しない。そ
して、時刻ｔ4 において、リセット信号ＲをＬレベルか
らＨレベルへ変化させると、コンパレータ２の入力電位
ＶinはＶ0 レベルへ低下し、その出力電位Ｖout もＬレ
ベルからＨレベルへ変化してコンパレータ２は初期設定
される。この後、開始時刻ｔ1 ’，時刻ｔ2 ’および時
刻ｔ3 ’においても同様な動作が繰り返される。
Ｔ1 の後も、フォトダイオード１より発生する光電流Ｉ
ｐの接合容量４による積分は続けられるため、コンパレ
ータ２の入力電位Ｖinは上昇を続ける。そして、時刻ｔ
3 において、コンパレータ２の入力電位ＶinがＶref ＋
Ｖthレベルまで上昇すると、スイッチ用ＦＥＴ５におい
て、ゲート電極に印加されているコンパレータ２の基準
電位Ｖref に対し、ソース電極に印加される電位がスレ
ッシュホールドレベル、すなわちＶref ＋Ｖthレベルに
達するため、スイッチ用ＦＥＴ５はオン状態に移行す
る。このため、時刻ｔ3 より後に発生する過剰な光電流
Ｉｐは、スイッチ用ＦＥＴ５を介してＧＮＤへリークさ
れるので、コンパレータ２の入力電位Ｖinは、Ｖref ＋
Ｖthレベルにクリップされ、これ以上は上昇しない。そ
して、時刻ｔ4 において、リセット信号ＲをＬレベルか
らＨレベルへ変化させると、コンパレータ２の入力電位
ＶinはＶ0 レベルへ低下し、その出力電位Ｖout もＬレ
ベルからＨレベルへ変化してコンパレータ２は初期設定
される。この後、開始時刻ｔ1 ’，時刻ｔ2 ’および時
刻ｔ3 ’においても同様な動作が繰り返される。
【００１８】このように、本例の光センサ回路において
は、コンパレータ２の入力とＧＮＤとの間にスイッチ用
ＦＥＴ５を有しているため、装置の応答後、すなわちコ
ンパレータ２の入力電位Ｖinが基準電位Ｖref を超えた
後にフォトダイオード１で発生する過剰な光電流Ｉｐを
スイッチ用ＦＥＴ５を介してＧＮＤへリークさせて入力
電位Ｖinの必要以上の上昇を制限可能な構成となってい
る。従って、従来の装置のように、コンパレータ２の入
力電位Ｖinが電源電位ＶDDレベルまで上昇することによ
り、同一半導体基板上に隣接する装置に過剰な光電流Ｉ
ｐが流れ込むようなことがないので、検出精度を高める
ことができる。また、入力電位Ｖinがスレッシュホール
ドレベル以上に上昇することがないため、装置の初期化
設定に要する時間を短縮できるので、サンプリング周期
を短くすることができる。
は、コンパレータ２の入力とＧＮＤとの間にスイッチ用
ＦＥＴ５を有しているため、装置の応答後、すなわちコ
ンパレータ２の入力電位Ｖinが基準電位Ｖref を超えた
後にフォトダイオード１で発生する過剰な光電流Ｉｐを
スイッチ用ＦＥＴ５を介してＧＮＤへリークさせて入力
電位Ｖinの必要以上の上昇を制限可能な構成となってい
る。従って、従来の装置のように、コンパレータ２の入
力電位Ｖinが電源電位ＶDDレベルまで上昇することによ
り、同一半導体基板上に隣接する装置に過剰な光電流Ｉ
ｐが流れ込むようなことがないので、検出精度を高める
ことができる。また、入力電位Ｖinがスレッシュホール
ドレベル以上に上昇することがないため、装置の初期化
設定に要する時間を短縮できるので、サンプリング周期
を短くすることができる。
【００１９】なお、本例においては、光電素子にフォト
ダイオードを用いているが、これに限らず、ｐｉｎフォ
トダイオードやアバランシェフォトダイオードなどのフ
ォトダイオードを用いて装置を構成することができる。
ダイオードを用いているが、これに限らず、ｐｉｎフォ
トダイオードやアバランシェフォトダイオードなどのフ
ォトダイオードを用いて装置を構成することができる。
【００２０】
【効果】以上のとおり、本発明に係る光センサ回路にお
いては、積分電位が基準電位を超えた所定電位に達した
際に、光電変換手段に発生する電荷を放電させてクロス
時点後の積分電位の増分を制限する電位変化抑制手段を
備えていることに特徴を有する。従って、積分電位が増
分（上昇または下降）を続け、光電変換手段に発生する
電荷が積分不可能な状態となるまで積分電位が飽和する
ことがないので、過剰な光電流が隣接する装置へ流出す
ることもなく、センサアレイとしての光電変換特性（検
出精度）を高めることができる。
いては、積分電位が基準電位を超えた所定電位に達した
際に、光電変換手段に発生する電荷を放電させてクロス
時点後の積分電位の増分を制限する電位変化抑制手段を
備えていることに特徴を有する。従って、積分電位が増
分（上昇または下降）を続け、光電変換手段に発生する
電荷が積分不可能な状態となるまで積分電位が飽和する
ことがないので、過剰な光電流が隣接する装置へ流出す
ることもなく、センサアレイとしての光電変換特性（検
出精度）を高めることができる。
【００２１】また、積分電位が飽和する以前に電位抑制
されているので、装置の初期化設定に要する時間を短縮
でき、サンプリング周期を短くすることが可能となる。
されているので、装置の初期化設定に要する時間を短縮
でき、サンプリング周期を短くすることが可能となる。
【図１】本発明の実施例に係る光センサ回路の構成を示
す回路図である。
す回路図である。
【図２】図１に示す光センサ回路の動作を示すタイミン
グチャート図である。
グチャート図である。
【図３】従来の光センサ回路の構成を示す回路図であ
る。
る。
【図４】図３に示す光センサ回路の動作を示すタイミン
グチャート図である。
グチャート図である。
１・・・フォトダイオード ２・・・コンパレータ ３・・・リセット用ＦＥＴ ４・・・接合容量 ５・・・スイッチ用ＦＥＴ Ｖref ・・・基準電位 Ｖin・・・入力電位 Ｖout ・・・出力電位
Claims (4)
- 【請求項１】 光量に応じて電荷を発生しこれを蓄積し
て積分電位を出力する光電変換手段と、前記積分電位を
受けこれと基準電位とを比較し、前記積分電位が前記基
準電位レベルをクロスしたとき検知信号を出力する比較
手段と、前記積分電位を一定電位値に設定する電位初期
化手段と、を有する光センサ回路において、前記積分電
位が前記基準電位を超えた所定電位に達した際に、前記
光電変換手段に発生する電荷を放電させて前記クロス時
点後の前記積分電位の増分を制限する電位変化抑制手段
を有することを特徴とする光センサ回路。 - 【請求項２】 請求項１において、前記光電変換手段
は、フォトダイオードであることを特徴とする光センサ
回路。 - 【請求項３】 請求項１または請求項２において、前記
電位変化抑制手段は、前記積分電位が前記基準電位に達
した際に作動するスイッチ回路であることを特徴とする
光センサ回路。 - 【請求項４】 請求項３において、前記スイッチ回路
は、前記基準電位をゲートに受け前記光電変換手段に発
生する過剰な電荷を放電させるスイッチ用ＦＥＴからな
ることを特徴とする光センサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04122992A JP3127569B2 (ja) | 1992-05-15 | 1992-05-15 | 光センサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04122992A JP3127569B2 (ja) | 1992-05-15 | 1992-05-15 | 光センサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05312645A JPH05312645A (ja) | 1993-11-22 |
| JP3127569B2 true JP3127569B2 (ja) | 2001-01-29 |
Family
ID=14849608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04122992A Expired - Fee Related JP3127569B2 (ja) | 1992-05-15 | 1992-05-15 | 光センサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127569B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11627766B2 (en) | 2017-09-22 | 2023-04-18 | Steven F. Bierman | Lumbar supportive wetsuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4599985B2 (ja) * | 2004-10-21 | 2010-12-15 | セイコーエプソン株式会社 | 光検出回路、電気光学装置、および電子機器 |
-
1992
- 1992-05-15 JP JP04122992A patent/JP3127569B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11627766B2 (en) | 2017-09-22 | 2023-04-18 | Steven F. Bierman | Lumbar supportive wetsuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05312645A (ja) | 1993-11-22 |
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