JP3109112B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3109112B2 JP3109112B2 JP03055888A JP5588891A JP3109112B2 JP 3109112 B2 JP3109112 B2 JP 3109112B2 JP 03055888 A JP03055888 A JP 03055888A JP 5588891 A JP5588891 A JP 5588891A JP 3109112 B2 JP3109112 B2 JP 3109112B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- titanium
- germanium
- semiconductor device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に半導体集積回路の電極配線であるＡｌ
配線の信頼性向上のための技術に関する。
方法に関し、特に半導体集積回路の電極配線であるＡｌ
配線の信頼性向上のための技術に関する。
【０００２】
【従来の技術】従来、半導体集積回路、特にＳｉ−ＬＳ
Ｉ（大規模集積回路）の電極配線には、Ａｌ配線が用い
られてきた。この理由は、ＡｌがＳｉ基板となじみが良
いこと、加工がしやすいこと、下地との密着性が良いこ
と等が挙げられる。そして、Ａｌ配線の形成方法はスパ
ッタと呼ばれる、真空中で不活性ガスのプラズマにより
ターゲット金属をたたいて蒸着する方法がとられてい
る。
Ｉ（大規模集積回路）の電極配線には、Ａｌ配線が用い
られてきた。この理由は、ＡｌがＳｉ基板となじみが良
いこと、加工がしやすいこと、下地との密着性が良いこ
と等が挙げられる。そして、Ａｌ配線の形成方法はスパ
ッタと呼ばれる、真空中で不活性ガスのプラズマにより
ターゲット金属をたたいて蒸着する方法がとられてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、このス
パッタ法では、真空中の平均自由工程を利用した金属粒
の物理的な被着であるため、コンタクト孔等の深い孔に
対しては、金属粒の直進性のため、被覆性がきわめて悪
い。これが原因でＡｌ配線が断線するという信頼性上の
問題が多発している。
パッタ法では、真空中の平均自由工程を利用した金属粒
の物理的な被着であるため、コンタクト孔等の深い孔に
対しては、金属粒の直進性のため、被覆性がきわめて悪
い。これが原因でＡｌ配線が断線するという信頼性上の
問題が多発している。
【０００４】このような問題を解決するために、本発明
者は既に、ＡｌにＧｅを含有した金属を融点付近の高温
でスパッタし、コンタクト孔に溶かし込むリフロースパ
ッタを提案した。しかしながら、このためにＡｌ膜中に
は固溶度以上のＧｅが必要であり、この固溶度以上のＧ
ｅは後に冷却したとき、Ｇｅ析出が生じＡｌ配線断線の
新たな問題点となることを見出した。
者は既に、ＡｌにＧｅを含有した金属を融点付近の高温
でスパッタし、コンタクト孔に溶かし込むリフロースパ
ッタを提案した。しかしながら、このためにＡｌ膜中に
は固溶度以上のＧｅが必要であり、この固溶度以上のＧ
ｅは後に冷却したとき、Ｇｅ析出が生じＡｌ配線断線の
新たな問題点となることを見出した。
【０００５】本発明の目的は、前記課題を解決した半導
体装置及びその製造方法を提供することにある。
体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】このような問題を解決す
るために、本発明者はＡｌにＧｅを固溶度以上含有した
金属を融点付近の高温でスパッタし、コンタクト孔に溶
かし込んだ後、同一真空中で連続的にＴｉ膜を高温のま
まＡｌ−Ｇｅ膜上にスパッタすればいいことを見出し
た。そこで、本発明に係る半導体装置においては、半導
体基板上に、ゲルマニウム含有アルミニウム膜と、チタ
ン薄膜とを有する半導体装置であって、ゲルマニウム含
有アルミニウム膜は下層に、チタン薄膜は上層に配置し
て、半導体基板上に積層形成されたものであり、アルミ
ニウム膜から析出するゲルマニウムをチタン薄膜のチタ
ンと化合させてチタンゲルマナイドを形成したものであ
る。
るために、本発明者はＡｌにＧｅを固溶度以上含有した
金属を融点付近の高温でスパッタし、コンタクト孔に溶
かし込んだ後、同一真空中で連続的にＴｉ膜を高温のま
まＡｌ−Ｇｅ膜上にスパッタすればいいことを見出し
た。そこで、本発明に係る半導体装置においては、半導
体基板上に、ゲルマニウム含有アルミニウム膜と、チタ
ン薄膜とを有する半導体装置であって、ゲルマニウム含
有アルミニウム膜は下層に、チタン薄膜は上層に配置し
て、半導体基板上に積層形成されたものであり、アルミ
ニウム膜から析出するゲルマニウムをチタン薄膜のチタ
ンと化合させてチタンゲルマナイドを形成したものであ
る。
【０００７】また本発明は、半導体基板上に、チタン薄
膜と、ゲルマニウム含有アルミニウム膜とを有する半導
体装置であって、チタン薄膜は下層に、ゲルマニウム含
有アルミニウム膜は上層に配置して、半導体基板上に積
層形成されたものであり、アルミニウム膜から析出する
ゲルマニウムをチタン薄膜のチタンと化合させてチタン
ゲルマナイドを形成したものである。また本発明は、半
導体基板上に、ゲルマニウム含有アルミニウム膜とチタ
ンゲルマナイド膜との積層構造を有するものである。 ま
た本発明は、半導体基板上に、チタンゲルマナイド膜と
ゲルマニウム含有アルミニウム膜との積層構造を有する
ものである。
膜と、ゲルマニウム含有アルミニウム膜とを有する半導
体装置であって、チタン薄膜は下層に、ゲルマニウム含
有アルミニウム膜は上層に配置して、半導体基板上に積
層形成されたものであり、アルミニウム膜から析出する
ゲルマニウムをチタン薄膜のチタンと化合させてチタン
ゲルマナイドを形成したものである。また本発明は、半
導体基板上に、ゲルマニウム含有アルミニウム膜とチタ
ンゲルマナイド膜との積層構造を有するものである。 ま
た本発明は、半導体基板上に、チタンゲルマナイド膜と
ゲルマニウム含有アルミニウム膜との積層構造を有する
ものである。
【０００８】さらに、本発明に係る半導体装置の製造方
法においては、真空中で半導体基板上に、ゲルマニウム
を固溶度以上含有するアルミニウム膜を融点の半分以上
の高温で真空中で形成し、その後、連続的に真空中で、
高温でチタン膜を前記アルミニウム膜上に形成するもの
である。
法においては、真空中で半導体基板上に、ゲルマニウム
を固溶度以上含有するアルミニウム膜を融点の半分以上
の高温で真空中で形成し、その後、連続的に真空中で、
高温でチタン膜を前記アルミニウム膜上に形成するもの
である。
【０００９】また、本発明は半導体基板上にチタン膜を
真空中で形成し、その後、連続的に真空中でゲルマニウ
ムを固溶度以上含有するアルミニウム膜を融点の半分以
上の高温で前記チタン膜上に形成するものである。
真空中で形成し、その後、連続的に真空中でゲルマニウ
ムを固溶度以上含有するアルミニウム膜を融点の半分以
上の高温で前記チタン膜上に形成するものである。
【００１０】
【作用】ＡｌにＧｅを固溶度以上含有した金属を融点付
近の高温でスパッタし、コンタクト孔に溶かし込んだ
後、同一真空中で連続的にＴｉ膜を高温のままＡｌ−Ｇ
ｅ膜上にスパッタすることにより、固溶度以上のＧｅが
冷却時にＡｌ膜中に析出しないでＴｉ膜に吸い上げら
れ、チタンゲルマナイドを形成するためであることを見
出した。
近の高温でスパッタし、コンタクト孔に溶かし込んだ
後、同一真空中で連続的にＴｉ膜を高温のままＡｌ−Ｇ
ｅ膜上にスパッタすることにより、固溶度以上のＧｅが
冷却時にＡｌ膜中に析出しないでＴｉ膜に吸い上げら
れ、チタンゲルマナイドを形成するためであることを見
出した。
【００１１】
【実施例】次に本発明を図面を用いて説明する。
【００１２】（実施例１）図１は本発明の実施例１を製
造工程順に示す断面図である。図１（ａ）において、ｐ
型シリコン基板１の表面にシリコン酸化膜２を５００ｎ
ｍ形成し、フォトリソグラフィにより、パターニングし
て、フォトレジスト３をマスクにシリコン酸化膜２をＣ
Ｆ4＋Ｏ2ガスを用い、反応性イオンエッチングによりコ
ンタクト孔４を形成する。
造工程順に示す断面図である。図１（ａ）において、ｐ
型シリコン基板１の表面にシリコン酸化膜２を５００ｎ
ｍ形成し、フォトリソグラフィにより、パターニングし
て、フォトレジスト３をマスクにシリコン酸化膜２をＣ
Ｆ4＋Ｏ2ガスを用い、反応性イオンエッチングによりコ
ンタクト孔４を形成する。
【００１３】次に図１（ｂ）に示すように、ＤＣマグネ
トロンスパッタによりＧｅを２０％含有するＡｌターゲ
ットから膜厚２００ｎｍのＡｌ−２０％Ｇｅ膜５を基板
加熱温度３００℃，スパッタパワー７ｋＷ，Ａｒ圧力６
ｍＴｏｒｒの条件で形成する。このときの実効的基板温
度は４３０℃を越えており、基板１に到達したＡｌ，Ｇ
ｅの原子又はクラスターは基板１上で溶融し、コンタク
ト孔４にマイグレートし、コンタクト孔４を埋める。
トロンスパッタによりＧｅを２０％含有するＡｌターゲ
ットから膜厚２００ｎｍのＡｌ−２０％Ｇｅ膜５を基板
加熱温度３００℃，スパッタパワー７ｋＷ，Ａｒ圧力６
ｍＴｏｒｒの条件で形成する。このときの実効的基板温
度は４３０℃を越えており、基板１に到達したＡｌ，Ｇ
ｅの原子又はクラスターは基板１上で溶融し、コンタク
ト孔４にマイグレートし、コンタクト孔４を埋める。
【００１４】次に、図１（ｃ）に示すように、同一真空
中で基板温度３００℃で、チタン膜６をＤＣマグネトロ
ンスパッタで、スパッタパワー０．４ｋＷ，Ａｒ圧力８
ｍＴｏｒｒ，膜厚１００ｎｍ形成する。必要であれば、
この後４００℃程度の熱処理を行ってもよい。
中で基板温度３００℃で、チタン膜６をＤＣマグネトロ
ンスパッタで、スパッタパワー０．４ｋＷ，Ａｒ圧力８
ｍＴｏｒｒ，膜厚１００ｎｍ形成する。必要であれば、
この後４００℃程度の熱処理を行ってもよい。
【００１５】最後に図１（ｄ）に示すように、フォトリ
ソグラフィにより、配線アルミパターニングドライエッ
チを行い、電極配線を形成する。なお、パターニング
後、シリコン基板と配線金属とのコンタクトをとるため
のシンタリングは、４００℃で行っている。
ソグラフィにより、配線アルミパターニングドライエッ
チを行い、電極配線を形成する。なお、パターニング
後、シリコン基板と配線金属とのコンタクトをとるため
のシンタリングは、４００℃で行っている。
【００１６】（実施例２）図２は、本発明の実施例２を
製造工程順に示す断面図である。図２（ａ）に示すよう
に、ｐ型シリコン基板２１の表面にシリコン酸化膜２２
を膜厚５００ｎｍ形成し、フォトリソグラフィにより、
パターニングして、フォトレジスト２３をマスクに酸化
膜２２を反応性イオンエッチングによりＣＦ4＋Ｏ2の混
合ガスを用いてコンタクト孔２４を形成する。
製造工程順に示す断面図である。図２（ａ）に示すよう
に、ｐ型シリコン基板２１の表面にシリコン酸化膜２２
を膜厚５００ｎｍ形成し、フォトリソグラフィにより、
パターニングして、フォトレジスト２３をマスクに酸化
膜２２を反応性イオンエッチングによりＣＦ4＋Ｏ2の混
合ガスを用いてコンタクト孔２４を形成する。
【００１７】次に図２（ｂ）に示すように、第一のバリ
アメタルとしてチタン膜２５をＴｉターゲットのＤＣマ
グネトロンスパッタによりスパッタパワー０．４ｋＷ，
Ａｒ圧力８ｍＴｏｒｒ，基板温度３００℃の条件で膜厚
３０ｎｍ形成し、続いて連続的に同一真空中で窒化チタ
ン膜２６を膜厚１００ｎｍにＴｉターゲットの反応性ス
パッタによりＡｒ＋Ｎ2混合ガスを用いて、スパッタパ
ワー０．４ｋＷ，Ａｒ圧力３ｍＴｏｒｒ，基板加熱温度
３００℃で形成する。
アメタルとしてチタン膜２５をＴｉターゲットのＤＣマ
グネトロンスパッタによりスパッタパワー０．４ｋＷ，
Ａｒ圧力８ｍＴｏｒｒ，基板温度３００℃の条件で膜厚
３０ｎｍ形成し、続いて連続的に同一真空中で窒化チタ
ン膜２６を膜厚１００ｎｍにＴｉターゲットの反応性ス
パッタによりＡｒ＋Ｎ2混合ガスを用いて、スパッタパ
ワー０．４ｋＷ，Ａｒ圧力３ｍＴｏｒｒ，基板加熱温度
３００℃で形成する。
【００１８】図２（ｃ）に示すように、Ｇｅ５％含有Ａ
ｌターゲットを用い、膜厚５００ｎｍのＡｌ−５％Ｇｅ
膜２７をスパッタパワー７ｋＷ，Ａｒ圧力８ｍＴｏｒ
ｒ，基板加熱３５０℃で形成する。このときの実効的基
板温度はＡｌ−Ｇｅの融点４３０℃を越えており、基板
２１に到達したＡｌ−Ｇｅ原子又はクラスターは基板２
１上で溶融し、コンタクト孔２４にマイグレートし、コ
ンタクト孔２４を埋める。続いて、同一真空中でＴｉ膜
２８をＤＣマグネトロンスパッタによりスパッタパワー
０．４ｋＷ，Ａｒ圧力８ｍＴｏｒｒ，基板温度３００℃
の条件で膜厚１００ｎｍ形成し、過剰ＧｅをＴｉ膜２８
に吸い取る。このとき、必要であれば４００℃熱処理し
てもよい。
ｌターゲットを用い、膜厚５００ｎｍのＡｌ−５％Ｇｅ
膜２７をスパッタパワー７ｋＷ，Ａｒ圧力８ｍＴｏｒ
ｒ，基板加熱３５０℃で形成する。このときの実効的基
板温度はＡｌ−Ｇｅの融点４３０℃を越えており、基板
２１に到達したＡｌ−Ｇｅ原子又はクラスターは基板２
１上で溶融し、コンタクト孔２４にマイグレートし、コ
ンタクト孔２４を埋める。続いて、同一真空中でＴｉ膜
２８をＤＣマグネトロンスパッタによりスパッタパワー
０．４ｋＷ，Ａｒ圧力８ｍＴｏｒｒ，基板温度３００℃
の条件で膜厚１００ｎｍ形成し、過剰ＧｅをＴｉ膜２８
に吸い取る。このとき、必要であれば４００℃熱処理し
てもよい。
【００１９】最後に図２（ｄ）に示すように、フォトリ
ソグラフィにより、配線アルミパターニングドライエッ
チを行い、電極配線を形成する。なお、パターニング
後、シリコン基板と配線金属とのコンタクトをとるため
のシンタリングは、４００℃で行っている。
ソグラフィにより、配線アルミパターニングドライエッ
チを行い、電極配線を形成する。なお、パターニング
後、シリコン基板と配線金属とのコンタクトをとるため
のシンタリングは、４００℃で行っている。
【００２０】（実施例３）図３は、本発明の実施例３を
製造工程順に示す断面図である。図３（ａ）に示すよう
に、ｐ型シリコン基板３１の表面にシリコン酸化膜３２
を膜厚５００ｎｍ形成し、フォトリソグラフィにより、
パターニングして、フォトレジスト３３をマスクに酸化
膜を反応性イオンエッチングによりＣＦ4＋Ｏ2の混合ガ
スを用いてコンタクト孔３４を形成する。
製造工程順に示す断面図である。図３（ａ）に示すよう
に、ｐ型シリコン基板３１の表面にシリコン酸化膜３２
を膜厚５００ｎｍ形成し、フォトリソグラフィにより、
パターニングして、フォトレジスト３３をマスクに酸化
膜を反応性イオンエッチングによりＣＦ4＋Ｏ2の混合ガ
スを用いてコンタクト孔３４を形成する。
【００２１】次に図３（ｂ）に示すように、第一のバリ
アメタルとしてチタン膜３５をＴｉターゲットのＤＣマ
グネトロンスパッタによりスパッタパワー０．４ｋＷ，
Ａｒ圧力８ｍＴｏｒｒ，基板温度２００℃で膜厚３０ｎ
ｍ形成し、続いて連続的に同一真空中で、窒化チタン膜
１００ｎｍ３６をＴｉターゲットの反応性スパッタによ
りＡｒ＋Ｎ2混合ガスを用いて、スパッタパワー０．４
ｋＷ，Ａｒ圧力３ｍＴｏｒｒ，基板加熱温度３００℃で
形成する。続いて、同一真空中でＴｉ膜３８をＤＣマグ
ネトロンスパッタによりスパッタパワー０．４ｋＷ，Ａ
ｒ圧力８ｍＴｏｒｒ，基板温度２００℃（又は３００
℃）で膜厚１００ｎｍ形成する。
アメタルとしてチタン膜３５をＴｉターゲットのＤＣマ
グネトロンスパッタによりスパッタパワー０．４ｋＷ，
Ａｒ圧力８ｍＴｏｒｒ，基板温度２００℃で膜厚３０ｎ
ｍ形成し、続いて連続的に同一真空中で、窒化チタン膜
１００ｎｍ３６をＴｉターゲットの反応性スパッタによ
りＡｒ＋Ｎ2混合ガスを用いて、スパッタパワー０．４
ｋＷ，Ａｒ圧力３ｍＴｏｒｒ，基板加熱温度３００℃で
形成する。続いて、同一真空中でＴｉ膜３８をＤＣマグ
ネトロンスパッタによりスパッタパワー０．４ｋＷ，Ａ
ｒ圧力８ｍＴｏｒｒ，基板温度２００℃（又は３００
℃）で膜厚１００ｎｍ形成する。
【００２２】続いて図３（ｃ）に示すように、Ｇｅ５％
含有Ａｌターゲットを用い、膜厚５００ｎｍのＡｌ−５
％Ｇｅ膜３７をスパッタパワー７ｋＷ，Ａｒ圧力８ｍＴ
ｏｒｒ，基板加熱３５０℃で形成する。このときの実効
的基板温度はＡｌ−Ｇｅの融点４３０℃を越えており、
基板３１に到達したＡｌ−Ｇｅ原子又はクラスターは基
板３１上で溶融し、コンタクト孔にマイグレートし、コ
ンタクト孔３４を埋める。このとき、過剰ＧｅはＴｉ膜
３８に吸い取られる。必要であれば、４００℃で熱処理
してもよい。
含有Ａｌターゲットを用い、膜厚５００ｎｍのＡｌ−５
％Ｇｅ膜３７をスパッタパワー７ｋＷ，Ａｒ圧力８ｍＴ
ｏｒｒ，基板加熱３５０℃で形成する。このときの実効
的基板温度はＡｌ−Ｇｅの融点４３０℃を越えており、
基板３１に到達したＡｌ−Ｇｅ原子又はクラスターは基
板３１上で溶融し、コンタクト孔にマイグレートし、コ
ンタクト孔３４を埋める。このとき、過剰ＧｅはＴｉ膜
３８に吸い取られる。必要であれば、４００℃で熱処理
してもよい。
【００２３】最後に図３（ｄ）に示すように、フォトリ
ソグラフィにより、配線アルミパターニングドライエッ
チを行い、電極配線を形成する。なお、パターニング
後、シリコン基板と配線金属とのコンタクトをとるため
のシンタリングは、４００℃で行っている。
ソグラフィにより、配線アルミパターニングドライエッ
チを行い、電極配線を形成する。なお、パターニング
後、シリコン基板と配線金属とのコンタクトをとるため
のシンタリングは、４００℃で行っている。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
基板一主面上の絶縁膜開口部にＡｌ−Ｇｅの融点である
４３０℃前後の低い温度でＡｌ−Ｇｅ膜を溶融状態で形
成し、リフローしながらコンタクト孔に埋め込むことが
でき、コンタクト孔でのＡｌ配線の断線を防ぎ、Ｔｉ膜
の存在により、過剰Ｇｅを吸収し、チタンゲルマナイド
を形成して、Ａｌ配線中にＧｅが析出してＡｌ配線抵抗
が増大し、その結果Ａｌ配線が断線するのを防ぐことが
できる。
基板一主面上の絶縁膜開口部にＡｌ−Ｇｅの融点である
４３０℃前後の低い温度でＡｌ−Ｇｅ膜を溶融状態で形
成し、リフローしながらコンタクト孔に埋め込むことが
でき、コンタクト孔でのＡｌ配線の断線を防ぎ、Ｔｉ膜
の存在により、過剰Ｇｅを吸収し、チタンゲルマナイド
を形成して、Ａｌ配線中にＧｅが析出してＡｌ配線抵抗
が増大し、その結果Ａｌ配線が断線するのを防ぐことが
できる。
【図１】本発明の実施例１を製造工程順に示す断面図で
ある。
ある。
【図２】本発明の実施例２を製造工程順に示す断面図で
ある。
ある。
【図３】本発明の実施例３を製造工程順に示す断面図で
ある。
ある。
１，２１，３１ ｐ型シリコン基板 ２，２２，３２ シリコン酸化膜 ３，２３，３３ フォトレジスト ４，２４，３４ コンタクト孔 ５ Ａｌ−２０％Ｇｅ膜 ２７，３７ Ａｌ−５％Ｇｅ膜 ６，２５，２８，３５，３８ Ｔｉ膜 ２６，３６ 窒化チタン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/43 H01L 21/28 301 H01L 21/3205
Claims (6)
- 【請求項１】 半導体基板上に、ゲルマニウム含有アル
ミニウム膜と、チタン薄膜とを有する半導体装置であっ
て、 ゲルマニウム含有アルミニウム膜は下層に、チタン薄膜
は上層に配置して、半導体基板上に積層形成されたもの
であり、 アルミニウム膜から析出するゲルマニウムをチタン薄膜
のチタンと化合させてチタンゲルマナイドを形成したも
のであることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に、チタン薄膜と、ゲルマ
ニウム含有アルミニウム膜とを有する半導体装置であっ
て、 チタン薄膜は下層に、ゲルマニウム含有アルミニウム膜
は上層に配置して、半導体基板上に積層形成されたもの
であり、 アルミニウム膜から析出するゲルマニウムをチタン薄膜
のチタンと化合させてチタンゲルマナイドを形成したも
のであることを特徴とする半導体装置。 - 【請求項３】 半導体基板上に、ゲルマニウム含有アル
ミニウム膜とチタンゲルマナイド膜との積層構造を有す
ることを特徴とする半導体装置。 - 【請求項４】 半導体基板上に、チタンゲルマナイド膜
とゲルマニウム含有アルミニウム膜との積層構造を有す
ることを特徴とする半導体装置。 - 【請求項５】 真空中で半導体基板上に、ゲルマニウム
を固溶度以上含有するアルミニウム膜を融点の半分以上
の高温で真空中で形成し、 その後、連続的に真空中で、高温でチタン膜を前記アル
ミニウム膜上に形成することを特徴とする半導体装置の
製造方法。 - 【請求項６】 半導体基板上にチタン膜を真空中で形成
し、 その後、連続的に真空中でゲルマニウムを固溶度以上含
有するアルミニウム膜を融点の半分以上の高温で前記チ
タン膜上に形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03055888A JP3109112B2 (ja) | 1991-02-27 | 1991-02-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03055888A JP3109112B2 (ja) | 1991-02-27 | 1991-02-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04273162A JPH04273162A (ja) | 1992-09-29 |
| JP3109112B2 true JP3109112B2 (ja) | 2000-11-13 |
Family
ID=13011651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03055888A Expired - Fee Related JP3109112B2 (ja) | 1991-02-27 | 1991-02-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109112B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225218B1 (en) | 1995-12-20 | 2001-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and its manufacturing method |
-
1991
- 1991-02-27 JP JP03055888A patent/JP3109112B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会技術研究報告，Ｖｏｌ．９１，Ｎｏ．３３２（ＳＤＭ９１−１３１）（１９９１−１１）ｐ．７−１１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04273162A (ja) | 1992-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3121589B2 (ja) | 相互接続構造部、及び、その形成方法 | |
| US4937652A (en) | Semiconductor device and method of manufacturing the same | |
| KR0169270B1 (ko) | 반도체장치의 제조방법 | |
| US6066892A (en) | Copper alloy seed layer for copper metallization in an integrated circuit | |
| KR0180330B1 (ko) | 반도체장치의 배선구조 및 그 제조방법 | |
| US5985751A (en) | Process for fabricating interconnection of semiconductor device | |
| JPH04229618A (ja) | 集積回路デバイスの接点及びその形成方法 | |
| JP3109112B2 (ja) | 半導体装置及びその製造方法 | |
| JP2730623B2 (ja) | 半導体装置及びその製造方法 | |
| JP2003133255A (ja) | 障壁金属層の積層方法 | |
| JP3337758B2 (ja) | 半導体装置の製造方法 | |
| JP3321896B2 (ja) | Ａｌ系材料形成方法、Ａｌ系配線構造、半導体装置の製造方法、及び半導体装置 | |
| KR100200499B1 (ko) | 반도체 소자의 금속배선막 형성방법 | |
| JP2546482B2 (ja) | 半導体装置及びその製造方法 | |
| JP3288010B2 (ja) | 半導体素子の金属配線形成方法 | |
| KR100268950B1 (ko) | 반도체소자의콘택배선형성방법 | |
| JPH10172923A (ja) | 半導体素子の金属配線形成方法 | |
| KR950005265B1 (ko) | 금속배선층 형성방법 | |
| JPH05152245A (ja) | 半導体素子の製造方法 | |
| JP2867996B2 (ja) | 半導体素子の金属配線形成方法 | |
| KR100215830B1 (ko) | 배선형성방법 | |
| KR940002766B1 (ko) | 평탄한 금속 배선의 형성 방법 | |
| KR100252915B1 (ko) | 반도체소자의 배선구조 및 형성방법 | |
| JP2890948B2 (ja) | 半導体装置の製造方法 | |
| JPH02133923A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |