KR100268950B1 - 반도체소자의콘택배선형성방법 - Google Patents
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Abstract
공정을 간단히하고 일렉트로마이그레이션 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 콘택배선 형성방법을 제공하기 위한 것으로 이와 같은 목적을 달성하기 위한 반도체 소자의 콘택배선 형성방법은 반도체 기판에 콘택홀을 갖는 절연막을 형성하는 공정과, 상기 콘택홀을 포함한 상기 절연막상에 콘택저항을 낮추기 위한 제 1 도전층을 증착하는 공정과, 상기 제 1 도전층상에 확산방지막으로 제 2 도전층을 형성하는 공정과, 상기 제 2 도전층상에 웨팅(wetting)층으로 제 3 도전층을 형성하는 공정과, 상기 제 3 도전층상에 상압이하의 압력으로 알루미늄 합금층을 증착하여 콘택홀내의 보이드에 가스를 트랩시키는 공정과, 진공상태의 챔버에 상기 결과물을 넣은 후 상기 알루미늄 합금층을 증착할 때보다 낮은 압력에서 상기 반도체기판 표면을 가열하여 상기 보이드내의 압력을 상기 보이드 외부의 압력보다 높게하여 상기 콘택홀내의 보이드에 트랩된 가스를 상기 보이드 외부로 배출함과 동시에 상기 알루미늄 합금층을 용해시켜서 콘택홀 및 상기 제 3 도전층상에 알루미늄 배선을 형성하는 공정을 특징으로 한다.
Description
본 발명은 반도체 소자에 대한 것으로 특히, 공정을 간단히하고 일렉트로마이그레이션 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 콘택배선 형성방법에 관한 것이다.
반도체 소자의 고집적화가 되면서 소자의 전기적인 접속을 위한 콘택홀의 종횡비(Aspect Ratio)가 급격하게 증가되었고 이에 따라서 콘택홀을 메우는데 스텝커버리지 문제가 대두되게 되고 있다. 따라서 이와 같은 문제를 해결하기 위한 방안들이 모색되고 있다.
일반적으로 반도체 소자의 전기적인 배선은 알루미늄을 스퍼터링으로 증착하고 패턴을 형성하므로써 이루어진다. 이때 반도체 기판과 알루미늄과의 상호작용(반도체 기판의 실리콘원자가 알루미늄 속으로 확산되므로써 반도체 기판이 심하게 손상되어 반도체 기판에 알루미늄 스파이크(spike)가 생성되는 것)때문에 콘택배선을 콘택홀 형성 후에 베리어 메탈로 티타늄 나이트라이드나 텅스텐 티타늄을 스퍼터링하여 얇게 증착한 후에 알루미늄을 전도성 배선으로 증착하였다. 이와 같은 콘택홀 형성방법은 반도체 소자가 집적화 되면서 일반적인 스퍼터링으로는 콘택홀을 메울 수가 없게 되었다. 따라서 콘택홀의 스텝 커버리지를 향상시키기 위한 여러 가지 방법들이 제안되었다.
예를 들어 알루미늄층을 스퍼터링 방식과 같은 피브이디(Physical Vapor Deposition:PVD)방식이 아니고 화학기상증착법으로 진행하므로써 스텝커버리지를 향상시켜서 종횡비가 커도 충분하게 알루미늄층을 증착하는 방법과, 또는 알루미늄층을 스퍼터링 방식으로 형성한 후, 고온에서 열처리 하여 알루미늄층을 플로윙시켜 알루미늄층이 콘택홀의 하부로 흘러들어가게 하여 스텝커버리지를 향상시키는 알루미늄 플로윙 방법이 있다.
종래는 알루미늄 플로윙 방법중에서 용해점이 서로 다른 알루미늄 합금층을 이용한 방법으로써 알루미늄-실리콘-구리로 이루어진 알루미늄합금층이 알루미늄-게리마늄 합금층보다 융점이 낮으므로 알루미늄-실리콘-구리는 낮은 온도에서 증착하고 알루미늄-게리마늄 합금층은 높은 온도에서 증착하는 공정을 진행한다.
첨부 도면을 참조하여 종래의 반도체 소자의 콘택배선 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 1f는 종래 반도체 소자의 콘택배선 형성방법을 나타낸 공정단면도이다.
종래 반도체 소자의 콘택배선 형성방법은 도 1a에 도시한 바와 같이 불순물영역(2)이 형성된 반도체 기판(1)에 산화막이나 질화막으로 구성된 절연막(3)을 증착한다. 그리고 사진 식각공정으로 상기 절연막(3)을 불순물영역(2)이 드러나도록 식각하여 콘택홀을 형성한다. 그리고 콘택홀을 포함한 전면에 콘택저항을 낮추기 위하여 제 1 티타늄막(4)을 400Å두께를 갖도록 스퍼터 증착한다.
도 1b에 도시한 바와 같이 제 1 티타늄막(4)과 알루미늄과 반도체 기판(1)과의 확산을 방지하기 위한 베리어막으로 티타늄나이트라이드막(5)를 제 1 티타늄막(4)상에 800Å정도의 두께를 갖도록 적층한다.
도 1c에 도시한 바와 같이 차후공정으로 알루미늄층을 고온에서 플로우 시킬 때 고정시키기 위한 웨팅(wetting)층으로 제 2 티타늄막(6)을 500Å정도의 두께를 갖도록 스퍼터 증착한다.
도 1d에 도시한 바와 같이 제 2 티타늄막(6)상에 고융점 알루미늄-실리콘-구리(Al-Si-Cu)막(7)을 상온에서 3000Å정도의 두께를 갖도록 적층한다. 이때 융점은 550∼550℃정도이다.
도 1e에 도시한 바와 같이 알루미늄-실리콘-구리막(7)상에 융점이 낮은 알루미늄-게르마늄(Al-Ge)막(8)을 400∼450℃의 고온에서 5000Å정도의 두께를 갖도록 적층하여 형성한다. 이때 융점은 400∼430℃정도이고, 콘택홀내에 보이드가 형성되어 있다.
이때 알루미늄-게르마늄막(8)은 용해되어 있고, 알루미늄-실리콘-구리막(7)은 고체상태로 존재하며 제 2 티타늄막(6)에 고착되어 있는데, 도 1f에 도시한 바와 같이 400∼500℃정도의 온도로 알루미늄 플로잉 공정을 하여 알루미늄-실리콘-구리막(7)을 적층할때 콘택홀에 생긴 보이드(Void)를 알루미늄-게르마늄막(8)막이 흘러들어가서 채우므로써 알루미늄 배선층(9)이 형성된다. 이것은 알루미늄-게르마늄막(8)의 용해점이 알루미늄-실리콘-구리막(7)보다 낮기 때문이다.
상기와 같은 종래의 반도체 소자의 콘택배선 형성방법은 다음과 같은 문제가 있다.
첫째, 알루미늄-실리콘-구리막을 적층한 후 알루미늄-게르마늄막을 용해시켜서 알루미늄 배선층을 형성하므로써 전체적인 구리의 양이 부족하여 일렉트로마이그레이션 특성이 저하되어 소자의 신뢰성이 떨어진다.
둘째, 알루미늄-실리콘-구리막을 증착한 후에 알루미늄-게르마늄막을 적층하는 공정단계를 추가하여야 하므로 제품단가가 상승하므로 시장 경쟁력이 떨어진다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 공정을 간단히하고 일렉트로마이그레이션 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 콘택배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 1f는 종래 반도체 소자의 콘택배선 형성방법을 나타낸 공정단면도
도 2a 내지 2f는 본 발명 반도체 소자의 콘택배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21: 반도체 기판 22: 불순물영역
23: 절연막 24: 제 1 티타늄막
25: 티타늄 나이트라이드막 26: 제 2 티타늄막
27: 알루미늄-실리콘-구리막 28: 알루미늄 배선층
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 콘택배선 형성방법은 반도체 기판에 콘택홀을 갖는 절연막을 형성하는 공정과, 상기 콘택홀을 포함한 상기 절연막상에 콘택저항을 낮추기 위한 제 1 도전층을 증착하는 공정과, 상기 제 1 도전층상에 확산방지막으로 제 2 도전층을 형성하는 공정과, 상기 제 2 도전층상에 웨팅(wetting)층으로 제 3 도전층을 형성하는 공정과, 상기 제 3 도전층상에 상압이하의 압력으로 알루미늄 합금층을 증착하여 콘택홀내의 보이드에 가스를 트랩시키는 공정과, 진공상태의 챔버에 상기 결과물을 넣은 후 상기 알루미늄 합금층을 증착할 때보다 낮은 압력에서 상기 반도체기판 표면을 가열하여 상기 보이드내의 압력을 상기 보이드 외부의 압력보다 높게하여 상기 콘택홀내의 보이드에 트랩된 가스를 상기 보이드 외부로 배출함과 동시에 상기 알루미늄 합금층을 용해시켜서 콘택홀 및 상기 제 3 도전층상에 알루미늄 배선을 형성하는 공정을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체 소자의 콘택배선 형성방법에 대하여 설명하면 다음과 같다.
도 2a 내지 2f는 본 발명 반도체 소자의 콘택배선 형성방법을 나타낸 공정단면도이다.
본 발명 반도체 소자의 콘택배선 형성방법은 도 2a에 도시한 바와 같이 불순물영역(22)이 형성된 반도체 기판(21)에 산화막이나 질화막으로 구성된 절연막(23)을 증착한다. 그리고 사진 식각공정으로 상기 절연막(23)을 불순물영역(22)이 드러나도록 식각하여 콘택홀을 형성한다. 그리고 콘택홀을 포함한 전면에 콘택저항을 낮추기 위하여 제 1 티타늄막(24)을 400Å두께를 갖도록 스퍼터 증착한다.
도 2b에 도시한 바와 같이 제 1 티타늄막(24)과 알루미늄과 반도체 기판(21)과의 확산을 방지하기 위한 베리어막으로 티타늄나이트라이드막(25)를 제 1 티타늄막(24)상에 800Å정도의 두께를 갖도록 적층한다.
도 2c에 도시한 바와 같이 차후공정으로 알루미늄층을 고온에서 플로우 시킬 때 고정시키기 위한 웨팅(wetting)층으로 제 2 티타늄막(26)을 500Å정도의 두께를 갖도록 스퍼터 증착한다.
도 2d에 도시한 바와 같이 제 2 티타늄막(26)상에 알루미늄-실리콘-구리(Al-Si-Cu)막(27)을 상온에서 8000Å정도의 두께를 갖도록 스퍼터링 방식으로 적층하는데, 이때 콘택홀에 보이드(Void)가 생기고 이 보이드에 가스가 트랩된다. 알루미늄-실리콘-구리(Al-Si-Cu)막(27)을 스퍼터링 방식으로 적층할 때 압력(P1)은 10-2torr이하로써 상압이하의 압력으로 한다.
도 2e에 도시한 바와 같이 반도체 기판(21)을 진공상태의 챔버(도면에는 도시되지 않았음)에 넣은후에 10-4torr이하의 압력(P2)에서 반도체 기판(21) 표면을 500℃이상의 온도로 가열시켜서 알루미늄-실리콘-구리막(27)을 용해(melting)시켜 플로윙(flowing)시킨다.
상기에 따라서 콘택홀의 보이드(Void)에 트랩되어 있던 가스가 가열되어 팽창되고 압력이 더욱더 상승하게 된다. 따라서 콘택홀 외부와의 압력차이가 크게 발생되어 보이드내에 트랩되어 있던 가스가 밖으로 배출되고, 이와 동시에 알루미늄-실리콘-구리막(27)의 알루미늄이 콘택홀내로 흘러들어가서 콘택홀을 채워 도 2f에 도시한 바와 같이 콘택홀에 보이드가 없는 알루미늄 배선층(28)을 형성한다.
상기와 같은 본 발명 반도체 소자의 콘택배선 형성방법은 다음과 같은 효과가 있다.
첫째, 알루미늄-실리콘-구리막의 단일막을 형성하여 배선층을 형성하므로 공정을 단순화 시켜서 제품의 생산단가가 상승하는 것을 막아서 시장경쟁력을 향상시킬 수 있다.
둘째, 반도체 기판을 가열하여 보이드내의 압력이 보이드 밖의 압력보다커지도록 한 후 보이드내의 가스를 밖으로 배출함과 동시에 콘택홀내를 알루미늄으로 채우는 방법을 사용하였으므로 알루미늄 배선층의 전체적인 구리량이 부족하게 되어 일렉트로마이크레이션 특성이 저하되는 문제가 발생하는 것을 방지할 수 있으므로 소자의 동작 신뢰성이 향상된다.
Claims (5)
- 반도체 기판에 콘택홀을 갖는 절연막을 형성하는 공정과,상기 콘택홀을 포함한 상기 절연막상에 콘택저항을 낮추기 위한 제 1 도전층을 증착하는 공정과,상기 제 1 도전층상에 확산방지막으로 제 2 도전층을 형성하는 공정과,상기 제 2 도전층상에 웨팅(wetting)층으로 제 3 도전층을 형성하는 공정과,상기 제 3 도전층상에 상압이하의 압력으로 알루미늄 합금층을 증착하여 콘택홀내의 보이드에 가스를 트랩시키는 공정과,진공상태의 챔버에 상기 결과물을 넣은 후 상기 알루미늄 합금층을 증착할 때보다 낮은 압력에서 상기 반도체기판 표면을 가열하여 상기 보이드내의 압력을 상기 보이드 외부의 압력보다 높게하여 상기 콘택홀내의 보이드에 트랩된 가스를 상기 보이드 외부로 배출함과 동시에 상기 알루미늄 합금층을 용해시켜서 콘택홀 및 상기 제 3 도전층상에 알루미늄 배선을 형성하는 공정을 특징으로 하는 반도체 소자의 콘택배선 형성방법.
- 제 1 항에 있어서, 상기 제 1 도전층과 제 3 도전층은 티타늄으로 형성함을 특징으로 하는 반도체 소자의 콘택배선 형성방법.
- 제 1 항에 있어서, 상기 제 2 도전층은 티타늄 나이트라이드로 형성함을 특징으로 하는 반도체 소자의 콘택배선 형성방법.
- 제 1 항에 있어서, 상기 알루미늄 합금층은 알루미늄과 실리콘과 구리로 형성되었음을 특징으로 하는 반도체 소자의 콘택배선 형성방법.
- 제 1 항에 있어서, 상기 반도체 기판의 가열은 온도가 500℃이상에서 진행함을 특징으로 하는 반도체 소자의 콘택배선 형성방법.
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Cited By (2)
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| KR20200038736A (ko) * | 2018-10-04 | 2020-04-14 | (주)알엔알랩 | 반도체 디바이스 제조 방법 |
| KR20210013248A (ko) * | 2018-10-04 | 2021-02-03 | (주)알엔알랩 | 반도체 디바이스 제조 방법 |
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1997
- 1997-11-24 KR KR1019970062406A patent/KR100268950B1/ko not_active IP Right Cessation
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