JP3107057B2

JP3107057B2 - 半導体記憶装置

Info

Publication number: JP3107057B2
Application number: JP10258547A
Authority: JP
Inventors: 潤砂村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-09-11
Filing date: 1998-09-11
Publication date: 2000-11-06
Anticipated expiration: 2018-09-11
Also published as: JP2000091510A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、消費電力が低い単
一電子トランジスタを用い、キャリアの注入の制御性が
高く、高集積化が可能な半導体記憶装置に関する。

【０００２】

【従来の技術】まず、第一の従来例として、ＭＮＯＳ記
憶素子およびその改良版であるＭＯＮＯＳ記憶素子を挙
げる。ＭＮＯＳ記憶素子は、例えば、S. M. SzeによるP
hysicsof Semiconductor Devices (John Wiley & Sons)
において叙述されており、ＭＯＳトランジスタの酸化膜
層とゲート電極の間にシリコン窒化膜を設けて、シリコ
ン窒化膜に存在するキャリア捕獲中心をキャリア蓄積層
とする不揮発性記憶素子である。このシリコン窒化膜に
は、キャリア捕獲中心が多数存在している。

【０００３】ＭＯＳトランジスタのゲート酸化膜をキャ
リアのトンネル過程が可能なくらいに薄くしておくと、
半導体基板とシリコン窒化膜間のキャリアのやり取りが
可能になる。トンネル過程により窒化膜に捕獲されたキ
ャリアは、電界をかけない限りその場所に留まってい
て、履歴効果がある。また、窒化膜内に捕らえられたキ
ャリアは、半導体と酸化膜界面の表面準位を変化させる
ため、電界効果トランジスタのしきい値電圧が変化す
る。このしきい値電圧の変化により、記憶内容を読み取
ることができる。

【０００４】一方、ＭＯＮＯＳ記憶素子は、ＭＮＯＳ記
憶素子のゲート電極とシリコン窒化膜の間にシリコン酸
化膜を挿入した構造をとる、ＭＮＯＳ記憶素子の改良版
である。従来のＭＮＯＳ記憶素子においては、ゲート電
極と記憶媒体となるシリコン窒化膜層が隣接しているた
め、捕獲されたキャリアのゲート電極への離脱が無視で
きなかった。この離脱を防ぐためには、当初はシリコン
窒化膜の膜厚を十分厚くするのが良いとされていたが、
素子の微細化・低消費電力化に伴い膜厚を薄くする必要
性が生じ、考案されたのがこのＭＯＮＯＳ構造である。
これは例えば、IEEE Transactions on Electronic Devi
ces, Vol. ED-24, 584 (1977)(P. C. Y.Chenらによる)
において説明されている。このシリコン窒化膜がより大
きなバンドギャップをもつシリコン酸化膜に挟まれてい
るために、キャリアの離脱が起こりにくく、シリコン窒
化膜の膜厚を５ｎｍ程度にしても、不揮発性記憶素子と
して十分機能することが確認されている。

【０００５】次に、第二の従来例として、読み出し回路
に単一電子トランジスタを用いる不揮発性記憶素子を挙
げる。単一電子トランジスタの動作原理については既知
の事実であり、例えば、IEEE Transactions on Magneti
cs, Vol. MAG-23, No. 2, 1142 (1986)(K. K. Likharev
による)に叙述されている。単一電子トランジスタは、
わずかな電荷の変化、すなわち電子の個数に換算すると
１０^-4個の変化をも検出できる高感度な電荷計であるこ
とから、記憶媒体に蓄積させる電荷数はわずかでよい。
これは、単一電子トランジスタの特徴であるクーロンブ
ロッケード振動特性が、単一電子トランジスタの近辺に
設置されたメモリノードに蓄積された電荷によって、敏
感に変化するからである。この原理を用いると、メモリ
ノードに蓄積された電荷の有無により単一電子トランジ
スタのオン・オフ状態が変化し、低消費電力な半導体記
憶装置が形成可能となる。

【０００６】これまでに報告されている単一電子トラン
ジスタを読み出し回路に用いた不揮発性記憶素子は、主
に金属系の材料をもとに作製されている。例えば、Phys
icalReview Letters, Vol. 72, 904 (1994)(Dresselhau
sらによる)に報告されている素子がその代表例である。

【０００７】次に、第三の従来例として、半導体基板上
に絶縁層を配置し、その上に同じ半導体プロセスにより
形成された単一電子トランジスタを配し、トンネル障壁
となる絶縁層そしてその上部にキャリア捕獲中心を有す
る絶縁層を積層した半導体不揮発性記憶装置を挙げる。
これに関しては、特開平０８−３１９７５５号公報に提
案されており、キャリア捕獲中心と単一電子トランジス
タを組み合わせることにより、低消費電力で、高集積化
が可能な半導体不揮発性記憶装置が形成可能となってい
る。

【０００８】

【発明が解決しようとする課題】第一の従来例であるＭ
ＮＯＳ（あるいはＭＯＮＯＳ）においては、プログラミ
ングに数百から数千のキャリアを要していたが、第三の
従来例においては単一電子トランジスタを用いることに
よって消費電力の低減が可能となった。また、第二の従
来例の場合には、金属系の材料を用いて単一電子トラン
ジスタ及びメモリノードを形成しているが、平面内に複
雑な構造をしている場合が多く、集積化に向いていな
い。その点、第三の従来例においては、積層構造を用い
ることによって平面内の構造がシンプルになり、素子の
微細化及び回路の高密度化が可能になった。また、半導
体プロセスにより単一電子トランジスタを形成している
ので、熱耐性に優れ、積層構造によるキャリア蓄積層の
形成が可能となっている。

【０００９】第三の従来例の課題に関して、図７（素子
の断面図）を用い、具体的には、トンネル酸化膜の形成
及びキャリアの生成される場所の２点に関して説明す
る。

【００１０】この半導体記憶装置１０においては、記憶
媒体となるメモリノードは、半導体基板１２上に絶縁体
１３を介して形成された単一電子トランジスタ１４の上
部に形成されている。メモリノードの主要な部分は、第
１の絶縁膜１５、キャリア蓄積層である第２の絶縁膜１
６、第３の絶縁膜１７の３層構造からなる。この３層構
造のうち、制御ゲート電極１８（又は単一電子トランジ
スタ１４）とキャリア蓄積層１６を隔てる、薄い絶縁膜
１７（又は絶縁膜１５）が、この半導体記憶素子１０の
動作においてトンネルバリアとして作用し、キャリア蓄
積層へのキャリアのトンネル過程（即ち注入、消去）を
つかさどる。

【００１１】具体例として、第１の絶縁層１５及び第３
の絶縁層１７がシリコン酸化膜であり、第２の絶縁層１
６がシリコン窒化膜である半導体記憶装置１０について
考える。

【００１２】まず、上記トンネル酸化膜の形成に関して
は、２通り説明されている。すなわち、シリコン窒化膜
１６の上部に形成される場合であるが、この場合通常は
シリコン窒化膜１６の熱酸化法が用いられる。シリコン
窒化膜１６の形成においては、通常プラズマ気相成長法
もしくは減圧気相成長法が用いられるが、アモルファス
状態で堆積されるため、表面には多少の凹凸が存在す
る。これは即ち熱酸化により形成されるシリコン酸化膜
１７の均一性も期待できないことを意味している。一方
で、単一電子トランジスタ１４の上部に形成される場合
は、単一電子トランジスタ１４を含めたシリコン基板の
平面の熱酸化が用いられる。この場合、酸化の度合い
（即ちシリコン酸化膜の膜厚変化）により、単一電子ト
ランジスタ１４の特性が変化してしまうことを意味して
いる。また一方で、熱酸化を用いない方法としては、気
相成長法によるシリコン酸化膜形成が考えられるが、そ
の場合形成されるシリコン酸化膜の膜質は一般的に低
く、トンネルバリアとして用いるには不十分であると考
えられる。

【００１３】以上の方法により形成されるシリコン酸化
膜においては膜厚の制御性にも問題がある。すなわち、
トンネル過程が膜厚に対して敏感であるために、膜厚の
制御性を改善する必要がある。この膜厚制御性が上がる
ことにより、素子間の特性のばらつきが改善される。ま
た、前記トンネル過程の方式が容易に制御できるように
なると、後述する記憶の方式の選択が容易に可能とな
る。以上により、トンネル酸化膜の形成方法に関しての
改善が必要である。

【００１４】一方で、半導体記憶装置１０においてプロ
グラミングされるキャリアの生成場所が不確定であると
いう点もある。第三の従来例にあるように、プログラミ
ングされるキャリアは単一電子トランジスタ１４又は制
御ゲート電極１８において生成されたものである。この
ように、電極やデバイス中に存在するキャリアを用いる
と、上記のような方法で形成されたトンネルバリアを介
して注入されるため、素子間にばらつきが生じやすく、
半導体基板において生成されたキャリアを用いる方が望
ましい。

【００１５】本発明の目的は、製造コストおよび量産性
の面で有利な半導体プロセスをベースに用いることがで
き、各種の単一電子トランジスタを読み出し回路に利用
した低消費電力型の、しかも微細化および大規模集積化
が可能であり、かつ記憶の方式が容易に選択可能な半導
体記憶装置を提供することにある。

【００１６】

【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上に、キャリア捕獲中心を含む絶縁層を
配し、その絶縁層上に、絶縁層中のキャリア捕獲中心に
捕らえられた電荷を検知可能な単一電子トランジスタを
有することを特徴としている。

【００１７】本発明においては、半導体基板上に形成さ
れた、絶縁層に存在する多数のキャリアを捕獲する捕獲
中心を記憶媒体に用い、かつその上部に形成された単一
電子トランジスタで読み出しを行うことで、低消費電力
で、高集積化が可能であり、そして高信頼性を備えた半
導体記憶回路を構成することが可能となる。また、半導
体基板上に形成する絶縁層の高い制御性により、さまざ
まな記憶方式を同じ構造を用いて実現することが可能と
なる。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施形態
を、具体的なデータと共に説明する。

【００１９】＜第１の実施形態＞図１は、本発明の電気
的に可変な半導体記憶装置の上面図（ａ）と断面図
（ｂ）である。この半導体記憶装置１１０は、シリコン
などの半導体基板１１１上に各構成を作製することによ
り得られる。

【００２０】基板１１１は、ｐ型またはｎ型に１ｘ１０
¹⁹／ｃｍ³から１ｘ１０²¹／ｃｍ³程度にドープされてい
ることが望ましい。

【００２１】基板１１１上には、キャリア捕獲中心を有
する絶縁層１１２が被覆されている。絶縁層１１２は、
例えば、シリコン酸化膜、シリコン窒化膜又はシリコン
酸窒化膜でよく、５ｎｍから５０ｎｍ程度の厚さが望ま
しい。

【００２２】絶縁層１１２の上には、単一電子トランジ
スタ１１６が製作されている。この単一電子トランジス
タ１１６は、２つのトンネル障壁１２２、１２４と、該
トンネル障壁によってドレイン１２１およびソース１２
５と電気的に絶縁されたアイランド１２３、そしてゲー
ト電極１２６からなる。単一電子トランジスタ１１６の
ドレイン１２１、ソース１２５、アイランド１２３およ
びゲート１２６の材料は問わないが、例えば、アルミニ
ウム層を用いることができる。アルミニウム層の厚さ
は、１０ｎｍから１００ｎｍ程度でよい。アイランド１
２３の横幅、奥行きは例えばそれぞれ５０ｎｍ以下であ
る。トンネル障壁１２２、１２４は、伝導電子又はホー
ルにとって障壁となるもので、障壁の高さは１ｅＶ以上
が望ましい。

【００２３】この半導体記憶装置１１０の形成の具体的
な例として、半導体プロセスの面から図２を用いて説明
する。

【００２４】リン濃度が１ｘ１０¹⁹／ｃｍ³から１ｘ１
０²¹／ｃｍ³程度で、面方位（１００）のシリコン基板
１１１用意する。この基板上に、プラズマ気相成長法も
しくは減圧気相成長法により、厚さ５ｎｍ〜５０ｎｍの
シリコン窒化膜１１２を成長する。このようにして、メ
モリノードとなる絶縁体が形成される（図２Ａ）。

【００２５】次に、ポジ型フォトレジストを絶縁体上に
塗布し、コンタクトホールとなるべき領域を従来式の紫
外線露光を用いて露光し、現像を行う。このポジ型フォ
トレジストをマスクとして、絶縁体のエッチングを行
い、コンタクトホール１５１を形成する（図２Ｂ）。エ
ッチングでは、従来の半導体製造過程で用いられるエッ
チング液、例えばバッファード弗酸を用いる。

【００２６】再度ポジ型フォトレジストを塗布し、外部
と素子の接続をはかるための配線パターンを従来式の紫
外線露光を用いて露光し、現像を行う。アルミニウム等
の金属を１５０ｎｍ〜３００ｎｍ蒸着し、リフトオフ法
によって単一電子トランジスタ１１６への電極１５２及
び基板１１２への電極１５３の形成を行う（図２Ｃ）。

【００２７】こうして形成された基板上に、単一電子ト
ランジスタ１１６を形成する。単一電子トランジスタ１
１６の形成は、例えば従来技術である３層レジストを用
いた斜め蒸着法により行う。３層レジストに電子線照射
を用いて、幅数ｎｍ〜数１００ｎｍ、長さ数ｎｍ〜数ｕ
ｍのレジストパターンを形成し、それを斜め蒸着法のマ
スクとして用いる。アルミニウム及び酸素を用いた斜め
蒸着法およびリフトオフ法によって、アルミニウム系単
一電子トランジスタ１１６が形成される（図２Ｄ）。

【００２８】次に、半導体記憶回路１１０の動作原理に
ついて説明する。

【００２９】（消去動作）電気的に可変な半導体記憶装
置１１０の消去動作について説明する。ここでは、記憶
に用いられるキャリアは電子であるとする。ホールの場
合は各電極に印加される電圧が逆の符号になる。

【００３０】記憶装置１１０の記憶内容を消去する際に
は、単一電子トランジスタ１１６に接続されている電極
すべて、即ちドレイン１２１、ソース１２５およびゲー
ト１２６を−Ｖ_gの負電圧に印加し、半導体基板１１１
は接地電位にする。単一電子トランジスタ１１６に接続
されている電極すべてと、半導体基板１１１間に生じた
電界によって、シリコン窒化膜１１２中の捕獲中心に捕
獲された電子が、トンネル過程によって、基板１１１に
注入される。これにより、窒化膜１１２中の捕獲中心に
電子がない状態になる。

【００３１】（プログラミング動作）電気的に可変な半
導体記憶装置１１０のプログラミング動作について説明
する。ここでは、記憶に用いられるキャリアは電子であ
るとする。ホールの場合は各電極に印加される電圧が逆
の符号になる。

【００３２】記憶装置１１０をプログラミングする際に
は、単一電子トランジスタ１１６に接続されている電極
すべて、即ちドレイン１２１、ソース１２５およびゲー
ト１２６をＶ_gの正電圧に印加し、半導体基板１１１は
接地電位にする。単一電子トランジスタ１１６に接続さ
れている電極すべてと、半導体基板１１１間に生じた電
界によって、半導体基板１１１中に存在する活性化され
た電子が、トンネル過程によって、シリコン窒化膜１１
２に注入される。注入された電子が窒化膜１１２の伝導
帯に誘起され、その一部の電子が捕獲中心に捕獲され
る。このように、窒化膜１１２中の捕獲中心は負に帯電
し、プログラミング動作が行われる。

【００３３】（読み出し動作）読み出しにおいては、単
一電子トランジスタ１１６を用いる。単一電子トランジ
スタ１１６の動作原理については、従来技術で述べたよ
うに既知の事実である。ここでは、半導体記憶素子１１
０における単一電子トランジスタ１１６の動作について
説明する。

【００３４】図１において、単一電子トランジスタ１１
６のゲート１２６に電圧Ｖ_Wを印加し、ソース１２５を
接地し、ドレイン１２１にＶ_Dを印加した場合のドレイ
ン１２１に流れる電流Ｉは、図３（ａ）のようになる。
ただし、Ｖ_W =０Ｖのとき、捕獲中心に蓄えられた電荷
量Ｑ_Tが０で、かつアイランド１２３に蓄えられた電荷
量Ｑ₀が０であったとする。ゲート１２６の電圧Ｖ_Wを印
加すると、アイランド１２３と捕獲中心との間のキャパ
シタに電荷が誘起される。その電荷量が電子の素電荷ｅ
の半整数倍に等しいとき、電流Ｉは極大となり、単一電
子トランジスタ１１６はオン状態になる。電流Ｉが極大
となるゲート電圧付近以外では、電流は完全に抑制され
たオフ状態である。この電流の抑制はクーロンブロッケ
ード効果として知られ、周期的な電流振動はクーロンブ
ロッケード振動と呼ばれている。一方で、ゲート１２６
に電圧Ｖ_Wを印加する前の初期状態において、捕獲中心
に有限の電荷が存在する場合について説明する。捕獲中
心に電荷が蓄積されていたとすると、アイランド１２３
と捕獲中心との間のキャパシタ上に誘起される電荷が、
電荷がなかった場合と比べて変化する。よって、上述の
単一電子トランジスタ１１６のドレインを流れる電流Ｉ
が極大となるゲート電圧Ｖ_Wの値が電荷がなかった場合
と比べて小さくなる。以上の蓄積電荷Ｑ_Tによって、電
流Ｉが極大となるＶ_Wの値が変化するという現象を利用
して読み出し動作を行う。

【００３５】プログラミング動作時に、クーロンブロッ
ケード振動を１／４周期分だけ変化させる電荷量を捕獲
中心に蓄積する。プログラミング動作によって電荷が蓄
積されたときのゲート電圧Ｖ_Wに対する電流Ｉは、図３
（ｂ）の破線に示してある。また、消去動作によって、
電荷が消去された場合の電流は実線で示されている。Ｖ
_Wが接地電位の場合、電荷がプログラムされている場合
及び消去されている場合とも電流Ｉは０であり、単一電
子トランジスタ１１６はオフ状態にある。一方、Ｖ_Wを
Ｖ_W=Ｖ_c／４（Ｖ_cはクーロンブロッケード振動の周期）
に設定すると、電荷が書き込まれている場合には電流Ｉ
が流れ、単一電子トランジスタ１１６がオン状態にな
り、電荷が消去されている場合には、単一電子トランジ
スタ１１６はオフ状態のままである。オン状態とオフ状
態を作動増幅回路などによって、増幅された電位差とし
て出力すると、それが記憶素子１１０の内容を読み出す
ことが可能になる。

【００３６】さらに、上述のクーロンブロッケード振動
を１／４周期分だけ変化させるために必要な電荷量が捕
獲中心において電子１個分となるように、アイランド１
２３と捕獲中心との間のキャパシタの容量を調整する
と、捕獲中心における電子１個１個の変化によって、ク
ーロンブロッケード振動が図３（ｃ）のように離散式に
シフトするようにできる。これにより、電子１個分の変
化を１ビットのメモリ作用として検知することが可能に
なる。

【００３７】このように形成された半導体記憶素子は、
素子面積が５０ｘ５０ｎｍ程度に微細化することができ
ることが確認できた。また、作製された単一電子トラン
ジスタは、温度７７Ｋにおいて明瞭なクーロンブロッケ
ード振動が観測され、高温動作可能であることが確認で
きた。さらに、シリコン窒化膜の特性では、所望の履歴
現象を確認し、記憶媒体として使用可能であることが確
認できた。

【００３８】＜第２の実施形態＞図４は、半導体基板上
に形成された絶縁層が、第１の絶縁層及び第２の絶縁層
を順次積層した２層構成から成り、この第２の絶縁層が
キャリア捕獲中心を有する構成を具備する、電気的に可
変な半導体記憶装置の上面図（ａ）と断面図（ｂ）であ
る。

【００３９】この半導体記憶装置１１０は第１の実施形
態で説明されたものと、次の１点のみで異なっている。
第１の実施形態において説明されたキャリア捕獲中心を
有する絶縁層１１２（図１）が、この第２の実施形態に
おいては２層になっていることである。

【００４０】シリコン半導体基板１１１上には、第一の
絶縁層１１３が被覆されている。第一の絶縁層１１３
は、熱酸化により形成されたシリコン酸化膜で、その厚
みは１ｎｍから５ｎｍ程度である。シリコン酸化膜１１
３上には、キャリア捕獲中心を有する第２の絶縁層１１
４が被覆されている。この第２の絶縁層１１４はプラズ
マ気相成長法もしくは減圧気相成長法により成長したシ
リコン窒化膜であり、５ｎｍから５０ｎｍ程度の厚さで
ある。キャリア捕獲中心を有するシリコン窒化膜１１４
にはキャリアを捕獲する捕獲中心が形成される。基板１
１１上に形成された２層の絶縁層の上には、単一電子ト
ランジスタ１１６が製作されている。

【００４１】この半導体記憶素子１１０は、素子面積が
５０ｘ５０ｎｍ程度に微細化することができることが確
認できた。また、作製された単一電子トランジスタは、
温度７７Ｋにおいて明瞭なクーロンブロッケード振動が
観測され、高温動作可能であることが確認できた。ま
た、シリコン窒化膜の特性では、所望の履歴現象を確認
し、記憶媒体として使用可能であることが確認できた。

【００４２】さらに本例では、シリコン酸化膜１１３
が、質のよい制御性に優れた良好なトンネル酸化膜とし
て作用することがわかった。また、酸化膜の厚みが１．
５ｎｍ以下と薄い場合には、キャリアの注入がダイレク
ト・トンネリングによって行われ、揮発性半導体記憶装
置として作用することを確認した。一方、酸化膜の厚み
が３．０ｎｍ以上と厚い場合には、キャリアの注入がフ
ァウラー・ノルトハイム・トンネリングによって行わ
れ、不揮発性半導体記憶装置として作用することを確認
した。

【００４３】＜第３の実施形態＞図５は、キャリア捕獲
中心を有する絶縁層と、単一電子トランジスタとを隔て
る為のブロッキング絶縁層をさらに配した構成を具備す
る、電気的に可変な半導体記憶装置の上面図（ａ）と断
面図（ｂ）である。

【００４４】この半導体記憶装置１１０は第２の実施形
態で説明されたものと、次の１点のみで異なっている。
第２の実施形態において説明されたキャリア捕獲中心を
有する絶縁層１１４（図４）上に、３番目の絶縁層１１
５が形成されていることである。３番目の絶縁層１１５
は気相成長法により成長したシリコン酸化膜であり、１
０ｎｍから５０ｎｍ程度の厚さである。

【００４５】この半導体記憶素子１１０は、素子面積が
５０ｘ５０ｎｍ程度に微細化することができることが確
認できた。また、作製された単一電子トランジスタは、
温度７７Ｋにおいて明瞭なクーロンブロッケード振動が
観測され、高温動作可能であることが確認できた。ま
た、シリコン窒化膜の特性では、所望の履歴現象を確認
し、記憶媒体として使用可能であることが確認できた。

【００４６】更に本例では、第３の絶縁層１１５は単一
電子トランジスタ１１６側から窒化膜１１４に電子が注
入されるのを防ぎ、効率的に電子を捕獲中心から引き抜
くことを可能にすることがわかった。また、第３の絶縁
層１１５は単一電子トランジスタ１１６側に窒化膜１１
４から電子が突き抜けるのを防ぎ、効率的に電子が捕獲
中心に捕獲され、また、ゲート電極側からのホールの注
入を防ぐことができるため、捕獲された電子が中性化す
るのを防ぐことがわかった。

【００４７】＜第４の実施形態＞図６は、半導体基板が
高濃度にドープされたソース、ドレイン及びそれらと反
対の型に低濃度にドープされたチャネル領域からなる構
成を具備し、電気的に可変な半導体記憶装置の上面図
（ａ）と断面図（ｂ）である。この半導体記憶装置２１
０はシリコンなどの半導体基板２１２上に各構成を作製
することにより得られる。

【００４８】基板２１２上には、逆の型に１ｘ１０¹⁹ｃ
ｍ³から１ｘ１０²¹ｃｍ³程度にドープされたドレイン２
１３とソース２１４が形成されている。また、それらを
被覆するように、素子分離膜２１５が形成されている。
素子分離膜２１５はシリコン酸化膜でよく、その厚みは
後述の絶縁多層構造の厚みにもよるが、５０ｎｍから２
００ｎｍ程度の厚みでよい。素子分離膜には、ウェット
エッチング法などにより基板２１２及びドレイン２１３
とソース２１４の表面の一部だけが露出するように素子
活性領域２２０が空けられている。また、ドレイン電極
２２７およびソース電極２２８形成のための穴が、上記
ウェットエッチング法等により形成されている。

【００４９】素子活性領域２２０上には、第一の絶縁層
２１６が被覆されている。第一の絶縁層２１６は、例え
ば、シリコン酸化膜でよい。シリコン酸化膜の厚みは１
ｎｍから５ｎｍ程度が望ましい。

【００５０】第１の絶縁層２１６上には、キャリア捕獲
中心を有する第２の絶縁層２１７が被覆されている。第
２の絶縁層２１７はシリコン窒化膜又はシリコン酸窒化
膜でよく、５ｎｍから５０ｎｍ程度の厚さが望ましい。
第２の絶縁層２１７にはキャリアを捕獲する捕獲中心が
形成される。第２の絶縁層２１７の上には、第３の絶縁
層２１８が被覆されている。第３の絶縁層２１８は、シ
リコン酸化膜でよく、１０ｎｍから５０ｎｍ程度の厚さ
が望ましい。

【００５１】素子活性領域２２０上に形成された３層の
絶縁多層構造の上には、単一電子トランジスタ２１９が
製作されている。単一電子トランジスタ２１９は、２つ
のトンネル障壁２２２、２２４と、トンネル障壁によっ
てドレイン２２１およびソース２２５と電気的に絶縁さ
れたアイランド２２３、そしてゲート電極２２６からな
る。ドレイン２２１、ソース２２５、アイランド２２３
およびゲート２２６の材料は問わないが、例えばアルミ
ニウム層を用いることができる。アルミニウム層の厚さ
は、１０ｎｍから１００ｎｍ程度でよい。アイランド２
２３の横幅、奥行きはそれぞれ５０ｎｍ以下である。ト
ンネル障壁２２２、２２４は、伝導電子又はホールにと
って障壁となるもので、障壁の高さは１ｅＶ以上が望ま
しい。

【００５２】次に、半導体記憶回路２１０の動作原理に
ついて説明する。読み出し動作に関しては第１の実施形
態に詳述されているので、ここでは消去およびプログラ
ミング動作についてのみ述べる。

【００５３】（消去動作）この電気的に可変な半導体記
憶装置の消去動作について説明する。ここでは、記憶に
用いられるキャリアは電子であるとする。ホールの場合
は各電極に印加される電圧が逆の符号になる。

【００５４】記憶装置２１０の記憶内容を消去する際に
は、単一電子トランジスタ２１９に接続されている電極
すべて、即ちドレイン２２１、ソース２２５およびゲー
ト２２６を−Ｖ_gの負電圧に印加し、半導体基板２１２
は接地電位にする。単一電子トランジスタ２１９に接続
されている電極すべてと、半導体基板２１２間に生じた
電界によって、窒化膜２１７中の捕獲中心に捕獲された
電子が、第１の酸化膜２１６を通してのトンネル過程に
よって、基板２１２に注入される。これにより、窒化膜
２１７中の捕獲中心に電子がない状態になる。第３の絶
縁層２１８は単一電子トランジスタ２１９側から窒化膜
２１７に電子が注入されるのを防ぎ、効率的に電子を捕
獲中心から引き抜くことができる。

【００５５】（プログラミング動作）この電気的に可変
な半導体記憶装置のプログラミング動作について説明す
る。ここでは、記憶に用いられるキャリアは電子である
とする。この際に、記憶装置２１０に用いる基板はｐ型
半絶縁性基板であり、ドレイン２１３とソース２１４は
ｎ型にドープされている。なお、記憶に用いられるキャ
リアがホールの場合は各電極に印加される電圧が逆の符
号になる。

【００５６】記憶装置２１０をプログラミングする際に
はドレイン電極２２７に正電圧Ｖ_dを印加し、ソース電
極２２８を接地する。このことにより、記憶装置２１０
のドレイン２１３にＶ_dの正電圧が印加され、ソース２
１４は接地される。この状態において、単一電子トラン
ジスタ２１９に接続されている電極すべて、即ちドレイ
ン２２１、ソース２２５およびゲート２２６をＶ_gの正
電圧に印加する。すると、電界効果トランジスタの原理
によって、基板２１２表面にチャネル層が誘起され、ソ
ース２１４からドレイン２１３に向かって電子が流れ、
いわゆる電界効果トランジスタのｏｎ状態となる。この
状態において、単一電子トランジスタ２１９に接続され
ている電極すべてと、半導体基板２１２間に生じた電界
によって、半導体基板２１２表面に誘起されたチャネル
層中に存在する電子が、第１の酸化膜２１６を通しての
トンネル過程によって、窒化膜２１７に注入される。注
入された電子が窒化膜２１７の伝導帯に誘起され、その
一部の電子が捕獲中心に捕獲される。このように、窒化
膜２１７中の捕獲中心は負に帯電し、プログラミング動
作が行われる。

【００５７】第３の絶縁層２１８は、単一電子トランジ
スタ２１９側に窒化膜２１７から電子が突き抜けるのを
防ぎ、効率的に電子が捕獲中心に捕獲される。また、ゲ
ート電極側からのホールの注入を防ぐことができるた
め、捕獲された電子が中性化するのを防ぐ。

【００５８】この半導体記憶素子２１０は、素子面積が
５０ｘ５０ｎｍ程度に微細化することができることが確
認できた。また、作製された単一電子トランジスタは、
温度７７Ｋにおいて明瞭なクーロンブロッケード振動が
観測され、高温動作可能であることが確認できた。ま
た、シリコン窒化膜の特性では、所望の履歴現象を確認
し、記憶媒体として使用可能であることが確認できた。

【００５９】さらに、第１の酸化膜２１６の膜厚制御に
より、キャリアの注入方式を選択することができ、揮発
性および不揮発性半導体記憶装置を実現することができ
ることを確認した。また、下部に配置された電界効果ト
ランジスタが、基板からメモリノードへのキャリアの注
入のスイッチングに有効であることを確認した。さら
に、アイランド２２３と捕獲中心との間のキャパシタの
容量を調整することにより、捕獲中心における電子１個
１個の変化を１ビットとして検知できることを確認し
た。

【００６０】

【発明の効果】以上説明した本発明によれば、低消費電
力で、高集積、高信頼性を備えた半導体記憶回路を構成
することが可能となる。また、半導体基板上に形成する
絶縁層の膜厚の高い制御性により、さまざまな記憶方式
を同じ構造を用いて実現することが可能となる。

【図面の簡単な説明】

【図１】（ａ）は第１の実施形態の半導体記憶装置１１
０の上面構造図であり、（ｂ）は（ａ）のａａ’に沿っ
た断面構造図である。

【図２】第１の実施形態における製造プロセス工程を示
す図である。

【図３】単一電子トランジスタを用いた半導体記憶装置
の動作原理を説明する為のグラフである。

【図４】（ａ）は第２の実施形態の半導体記憶装置１１
０の上面構造図であり、（ｂ）は（ａ）のａａ’に沿っ
た断面構造図である。

【図５】（ａ）は第３の実施形態の半導体記憶装置１１
０の上面構造図であり、（ｂ）は（ａ）のａａ’に沿っ
た断面構造図である。

【図６】（ａ）は第４の実施形態の半導体記憶装置２１
０の上面構造図であり、（ｂ）は（ａ）のｂｂ’に沿っ
た断面構造図である。

【図７】従来技術の第３の従来例で説明した半導体不揮
発性記憶装置１０の断面構造図である。

【符号の説明】

１０半導体不揮発性記憶装置１２半導体基板１３第１の絶縁膜１４単一電子トランジスタ１５第２の絶縁膜１６第３の絶縁膜１７第４の絶縁膜１８制御ゲート電極１１０半導体記憶装置１１１半導体基板１１２絶縁膜１１３第１の絶縁膜１１４第２の絶縁膜１１５第３の絶縁膜１１６単一電子トランジスタ１２１ドレイン１２２，１２４トンネル障壁１２３アイランド１２５ソース１２６ゲート１５１コンタクトホール１５２単一電子トランジスタへの電極１５３基板への電極２１０半導体記憶装置２１２半導体基板２１３電界効果トランジスタのドレイン２１４電界効果トランジスタのソース２１５素子分離膜２１６第１の絶縁膜２１７第２の絶縁膜２１８第３の絶縁膜２１９単一電子トランジスタ２２０活性領域２２１単一電子トランジスタのドレイン２２２，２２４トンネル障壁２２３アイランド２２５単一電子トランジスタのソース２２６ゲート２２７電界効果トランジスタのドレイン電極２２８電界効果トランジスタのソース電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 29/792 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/10 H01L 21/8247 H01L 29/66 H01L 29/78 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に、キャリア捕獲中心を有
する絶縁層を配し、該絶縁層上に、該絶縁層中のキャリ
ア捕獲中心の電荷を検知可能な単一電子トランジスタを
有することを特徴とする半導体記憶装置。
【請求項２】半導体基板上に形成された絶縁層が、第
１の絶縁層及び第２の絶縁層を順次積層した２層構成か
ら成り、該第２の絶縁層がキャリア捕獲中心を有する請
求項１記載の半導体記憶装置。
【請求項３】第１の絶縁層の膜厚制御により、キャリ
アの注入がダイレクト・トンネリングによって行われ、
揮発性半導体記憶装置として作用する請求項２記載の半
導体記憶装置。
【請求項４】第１の絶縁層の膜厚制御により、キャリ
アの注入がファウラー・ノルトハイム・トンネリングに
よって行われ、不揮発性半導体記憶装置として作用する
請求項２記載の半導体記憶装置。
【請求項５】キャリア捕獲中心を有する絶縁層と、単
一電子トランジスタとを隔てる為のブロッキング絶縁層
をさらに配した請求項１〜４の何れか一項記載の半導体
記憶装置。
【請求項６】半導体基板が、高濃度にドープされたソ
ース、ドレイン及びそれらと反対の型に低濃度にドープ
されたチャネル領域からなる請求項１〜５の何れか一項
記載の半導体記憶装置。
【請求項７】キャリア捕獲中心が、キャリアを１個ず
つ蓄積できるキャリア蓄積層として働き、半導体基板か
らキャリア蓄積層にトンネル過程により注入されたキャ
リア１個１個のキャリア蓄積層における変化を、単一電
子トランジスタが１ビットのメモリ作用として検知する
請求項１〜６の何れか一項記載の半導体記憶装置。
【請求項８】半導体基板がシリコンからなり、キャリ
ア捕獲中心を有する絶縁層がシリコン窒化物からなり、
その他の絶縁層がシリコン酸化膜からなる請求項１〜７
の何れか一項記載の半導体記憶装置。