JP3101452B2 - 楽音合成装置及びデコード装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子楽器に係り、特に任
意の語長を持つ基本波形の数サンプル点が記憶装置の１
アドレスに格納されている場合に、サンプル点に対応す
るデータを記憶装置から容易に取り出すことができ、少
ない記憶容量で楽音波形を再現することができる楽音合
成装置、及びこの楽音合成装置に用いられるデコード装
置に関するものである。

【０００２】

【従来の技術】近年、デジタル技術の進歩に伴い、各種
の楽音発生方式が提案されており、更に様々な音色を得
ることのできる電子楽器が考えられている。近年、楽音
合成装置及びデコード装置は、楽音データの記憶される
記憶領域をできるだけ有効に活用することが重要視され
ている。

【０００３】楽音合成装置及びデコード装置の一例が特
開平４−１４８００号公報に示されている。従来の楽音
合成装置及びデコード装置の一例を図１５を用いて説明
する。図１５は従来の楽音合成装置及びデコード装置の
全体構成を示すブロック図である。本図において、楽音
合成装置及びデコード装置は、鍵盤部１０１、押鍵検出
回路１０２、単位波形区間位相データ発生回路１０３、
単位波形繰返回数カウンタ１０４、波形記憶装置１０
５、セレクタ１０６により構成される。

【０００４】先ず鍵盤部１０１は、再生する楽器の種
類、及び発生すべき楽音の音高を指定するための複数の
鍵を備えている。鍵盤部１０１の各鍵を押鍵または離鍵
すると、その操作が押鍵検出回路１０２で検出され、押
鍵のキーコードＫＣが押鍵検出回路１０２から出力され
る。キーコードＫＣは単位波形区間位相データ発生回路
１０３に入力され、キーコードＫＣによって指定される
音高に対応して、所定のレートで変化する位相アドレス
データＸが出力される。この位相アドレスデータＸは楽
音信号の１つの単位波形区間において、最低値（例えば
１）から最大値（例えばｎ）までモジュロＮで変化し、
単位波形区間が切換わる毎にこの変化を繰り返す信号で
ある。

【０００５】単位波形区間位相データ発生回路１０３の
位相アドレスデータＸがモジュロＮの変化を１回繰り返
す毎にキャリー信号が出力され、単位波形繰返回数カウ
ンタ１０４にカウント入力ＣＫが与えられる。カウンタ
１０４は与えられたキャリー信号をカウントし、発音開
始時から繰り返された単位波形区間の回数を示すカウン
トデータＣＶを出力する。

【０００６】波形記憶装置１０５は複数の波形メモリＷ
Ｍ₁ 〜ＷＭ_N からなり、振幅が互いに近似したもの同志
を同じグループにまとめ，複数（Ｎ）のグループに分類
する。そして各グループに対応して設けられた波形メモ
リＷＭ₁ 〜ＷＭ_N に各グループに分類されたサンプル点
における振幅値のデータを夫々まとめて記憶している。

【０００７】図１６は振幅データのグループ分けの方法
を示す説明図である。本図に示すように、複数周期から
成る原楽音波形を時間軸に沿って等間隔で複数の単位波
形区間に分割する。そして各単位波形区間をＮ個のサン
プル点に分割し、第１の単位波形区間のサンプリング点
をＰ₀₀，Ｐ₀₁，Ｐ₀₂・・・とする。そして第２の単位波
形区間のサンプリング点をＰ₁₀，Ｐ₁₁，Ｐ₁₂・・・とす
る。このように各単位波形区間における第１から第Ｎま
での各サンプル点順位にしたがって、同じサンプル点順
位の振幅値を同じグループに分類する。即ち（Ｐ₀₀，Ｐ
₁₀，Ｐ₂₀・・・），（Ｐ₀₁，Ｐ₁₁，Ｐ₂₁・・・），（Ｐ
₀₂，Ｐ₁₂，Ｐ₂₂・・・）を同一グループとする。こうし
て各サンプル点の振幅値をＮグループに分類する。図１
７はこのようにして得られたグループ別の振幅データを
示す説明図である。

【０００８】図１７（ｂ）は第１グループの各サンプル
点（Ｐ₀₀，Ｐ₁₀，Ｐ₂₀・・・）に対応するアドレスにお
いて、振幅値の記憶容量をＳビット（Ｓ＜Ｍ、Ｍは波形
最大値を記憶するのに必要なビット数）とした例を示す
ものである。図１７（ｂ）は図１５の第１グループ用の
波形メモリＷＭ₁ に記憶した各アドレス（１サンプル
点）のＳビットの波形データを示している。このような
記憶方法によって、図１７（ａ）の斜線部に示すような
最大振幅値Ａｎを格納するためのビット数Ｍを、全ての
振幅データに割り当てるという無駄な波形記憶装置が不
要となる。これによって楽音データの記憶される記憶領
域を有効に活用することができる。

【０００９】さて図１５の各波形メモリＷＭ₁ 〜ＷＭ_N
のアドレス入力には、単位波形繰返カウンタ１０４の出
力ＣＶが共通に与えられる。そしてカウントデータＣＶ
によって示された繰り返し回数に対応して、単位波形区
間における全サンプル点１〜Ｎの波形データが各波形メ
モリＷＭ₁ 〜ＷＭ_N から並列的に読み出される。即ち最
初に１番目の単位波形区間の全サンプル点１〜Ｎがメモ
リＷＭ₁ 〜ＷＭ_N から同時に読み出され、これらのデー
タが同じ値を保持している間に位相アドレスデータＸを
１からＮまで順次変化させる。

【００１０】次に各波形メモリＷＭ₁ 〜ＷＭ_N の出力は
セレクタ１０６に入力され、単位波形区間位相データ発
生回路１０３から発生された位相アドレスデータＸの値
に応じて、各波形メモリＷＭ₁ 〜ＷＭ_N の何れか一つの
出力が選択される。そして図１６に示す１番目の単位波
形区間において、サンプル点１からＮまでの波形データ
（Ｐ₀₀，Ｐ₀₁，Ｐ₀₂・・・）がセレクタ１０６で順次選
択される。次に波形メモリＷＭ₁ 〜ＷＭ_N の読み出しデ
ータが２番目の単位波形区間のものに切換わり、２番目
の単位波形区間のサンプル点の１からＮまでの波形デー
タ（Ｐ₁₀，Ｐ₁₁，Ｐ₁₂・・・）が１番目と同様にセレク
タ１０６で順次選択される。以下同様に波形メモリＷＭ
₁ 〜ＷＭ_N から読み出す単位波形区間の順位を次々に切
換え、各波形区間のサンプル点を１からＮまで順次選択
を繰返す。こうして、セレクタ１０６の出力側には、複
数周期からなる原楽音波形の順次サンプル点の振幅値に
対応する波形データが出力され、原楽音波形に対応する
楽音信号が得られる。

【００１１】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、１サンプル点のデータを記憶装置１０５
の１アドレスに格納しているので、格納語長が固定長で
供給されるような一般的な記憶装置では上位ビットの領
域で実質的に余白ができてしまうという問題があった。
そこで、このような構成の楽音合成装置及びデコード装
置では、余りビットの発生を避けるために、データの１
アドレスをビット単位毎で区切り、等価的に記憶装置の
１アドレスを複数のメモリブロックとして使用する等の
工夫が必要である。しかし、このように記憶装置１０５
の１アドレスを複数のメモリブロックとして使用する場
合には、現在必要でないサンプルのデータも同時に読み
出されるという問題を生じる。しかもこのデータは当面
不要なので有効に活用できないという欠点があった。

【００１２】本発明の目的は、任意の語長を持つデータ
において、同じグループの数サンプル点のデータを、記
憶装置の同一アドレスに格納する場合を対象とする。即
ち、任意の語長を持つデータを複数サンプル点分ずつ同
一アドレスに格納すると、データのサンプル点とアドレ
スが一致しなくなる。又サンプル点をアドレスとして記
憶装置から直接データを読み出すことができない。更に
データの語長によっては１つのサンプル点が前後のアド
レスにまたがって格納される場合も発生する。

【００１３】本発明はこのような従来の問題点に鑑みて
なされたものであって、このような目的のデータ格納方
式に対して、任意のサンプル点に対応するデータを記憶
装置から正確に取り出すことができ、かつ記憶装置の記
憶領域を有効に活用できるデコード装置及び楽音合成装
置を実現することを目的とする。

【００１４】

【課題を解決するための手段】本願の請求項１の発明
は、格納語長をｎ（ビット）とし、データ語長ｍ（ビッ
ト）単位で連続して書き込まれた記憶装置のデータをデ
ータ番号値ｉに基づいて読み出すためのデコード装置で
あって、データ番号値ｉとデータ語長ｍと格納語長ｎと
を入力とし、値ａ＝ｉｎｔ（（ｉ×ｍ）／ｎ）（実数ｘ
を越えない最大の整数をｉｎｔ（ｘ）とする）、値ｅ＝
ｍｏｄ（ｉ×ｍ，ｎ）（実数ｘを実数ｙで割った剰余を
ｍｏｄ（ｘ，ｙ）とする）を演算し、ａをアドレスＡＤ
Ｒとして出力する制御値演算器と、制御値演算器の出力
値ｅと格納語長ｎとデータ語長ｍとを入力とし、値ｄ＝
ｍｏｄ（（ｎ−ｅ），ｎ）を演算し、値ｄとデータ語長
ｍの大小の比較結果を転送指令値Ｔとして出力する転送
制御器と、転送制御器の転送指令値Ｔに基づいて、記憶
装置からアドレスＡＤＲのデータＤＡＴの読み出しを制
御し前回読み出したデータＤＡＴを保持し、少なくとも
２つの隣接するアドレスのデータＤＡＴをシフトしてデ
ータＤを出力するデータ保持器と、データ保持器の出力
値Ｄと制御値演算器の出力値ｅ、格納語長ｎ、データ語
長ｍに基づいて出力値Ｄから連続するｍビットのデータ
Ｄ（ｉ）を選択して出力するデータ選択器と、を具備す
ることを特徴とするものである。

【００１５】本願の請求項２の発明は、格納語長をｎ
（ビット）とし、データ語長ｍ（ビット）単位で連続
し、かつｍの値が特定のアドレスで変化するように書き
込まれた記憶装置のデータをデータ番号値ｉに基づいて
読み出すためのデコード装置であって、データ語長ｍを
保持するｍ値保持器と、データ番号値ｉとデータ語長ｍ
と格納語長ｎとを入力とし、値ａ＝ｉｎｔ（（ｉ×ｍ）
／ｎ）（実数ｘを越えない最大の整数をｉｎｔ（ｘ）と
する）、値ｅ＝ｍｏｄ（ｉ×ｍ，ｎ）（実数ｘを実数ｙ
で割った剰余をｍｏｄ（ｘ，ｙ）とする）を演算して出
力する制御値演算器と、制御値演算器の出力値ａとオフ
セット値ＯＦＦとを入力とし、ａ＋ＯＦＦを演算してア
ドレスＡＤＲとして出力するアドレス生成器と、制御値
演算器の出力値ｅと格納語長ｎとデータ語長ｍとを入力
とし、値ｄ＝ｍｏｄ（（ｎ−ｅ），ｎ）を演算し、値ｄ
とデータ語長ｍの大小の比較結果を転送指令値Ｔとして
出力する転送制御器と、転送制御器の転送指令値Ｔに基
づいて、記憶装置からアドレスＡＤＲのデータＤＡＴの
読み出しを制御し前回読み出したデータＤＡＴを保持
し、少なくとも２つの隣接するアドレスＡＤＲのデータ
ＤＡＴをシフトしてデータＤを出力するデータ保持器
と、データ保持器の出力値Ｄと制御値演算器の出力値
ｅ、格納語長ｎ、データ語長ｍに基づいて出力値Ｄから
連続するｍビットのデータＤ（ｉ）を選択して出力とす
るデータ選択器と、外部よりクリア信号ＣＬＲ１及び新
たなデータ語長ｍが入力されたときに、クリア信号ＣＬ
Ｒ１と値ｅ＝０の論理積の出力時に、制御値演算器に初
期化するためのクリア信号ＣＬＲ，ｍ値保持器にデータ
語長ｍを保持する保持信号ＣＫ１，アドレス生成器にそ
のときのアドレスＡＤＲをオフセット値ＯＦＦとして保
持するための保持信号ＣＫ２を夫々出力する更新制御器
と、を具備することを特徴とするものである。

【００１６】本願の請求項８の発明は、格納語長をｎ
（ビット）とし、データ語長ｍ（ビット）単位で楽音デ
ータが連続して書き込まれた記憶装置のデータを音高制
御値Ｓに基づいて読み出し、楽音を合成する楽音合成装
置であって、データを保持する第６，第７の保持器，音
高制御値Ｓと第６の保持器の値を加算し、この加算結果
をカウント制御値ｃとして出力すると共に、再び第６の
保持器に与える第５の加算器、第５の加算器の出力ｃと
第７の保持器の出力を加算し加算結果をデータ番号値ｉ
として出力すると共に、再び第７の保持器に与える第６
の加算器を有するＳ値積分器と、データ番号値ｉとデー
タ語長ｍと格納語長ｎとを入力とし、値ａ＝ｉｎｔ
（（ｉ×ｍ）／ｎ）（実数ｘを越えない最大の整数をｉ
ｎｔ（ｘ）とする）、値ｅ＝ｍｏｄ（ｉ×ｍ，ｎ）（実
数ｘを実数ｙで割った剰余をｍｏｄ（ｘ，ｙ）とする）
を演算し、ａをアドレスＡＤＲとして出力する制御値演
算器と、制御値演算器の出力値ｅと格納語長ｎとデータ
語長ｍとを入力とし、値ｄ＝ｍｏｄ（（ｎ−ｅ），ｎ）
を演算し、値ｄとデータ語長ｍの大小の比較結果を転送
指令値Ｔとして出力する転送制御器と、転送制御器の転
送指令値Ｔに基づいて、記憶装置からアドレスＡＤＲの
データＤＡＴの読み出しを制御し前回読み出したデータ
ＤＡＴを保持し、少なくとも２つの隣接するアドレスの
データＤＡＴをシフトしてデータＤを出力するデータ保
持器と、データ保持器の出力値Ｄと制御値演算器の出力
値ｅ、格納語長ｎ、データ語長ｍに基づいて出力値Ｄか
ら連続するｍビットのデータＤ（ｉ）を選択して出力す
るデータ選択器と、を具備することを特徴とするもので
ある。

【００１７】本願の請求項９の発明は、格納語長をｎ
（ビット）とし、データ語長ｍ（ビット）単位で連続
し、かつｍの値が特定のアドレスで変化するように単位
データが書き込まれた記憶装置のデータを音高制御値Ｓ
に基づいて読み出し、楽音を合成する楽音合成装置であ
って、データを保持する第６，第７の保持器，音高制御
値Ｓと第６の保持器の値を加算し、この加算結果をカウ
ント制御値ｃとして出力すると共に、再び第６の保持器
に与える第４の加算器、第５の加算器の出力ｃと第７の
保持器の出力を加算し加算結果をデータ番号値ｉとして
出力すると共に、再び第７の保持器に与える第６の加算
器を有するＳ値積分器と、データ語長ｍを保持するｍ値
保持器と、データ番号値ｉとデータ語長ｍと格納語長ｎ
とを入力とし、値ａ＝ｉｎｔ（（ｉ×ｍ）／ｎ）（実数
ｘを越えない最大の整数をｉｎｔ（ｘ）とする）、値ｅ
＝ｍｏｄ（ｉ×ｍ，ｎ）（実数ｘを実数ｙで割った剰余
をｍｏｄ（ｘ，ｙ）とする）を演算して出力する制御値
演算器と、制御値演算器の出力値ａとオフセット値ＯＦ
Ｆとを入力とし、ａ＋ＯＦＦを演算してアドレスＡＤＲ
として出力するアドレス生成器と、制御値演算器の出力
値ｅと格納語長ｎとデータ語長ｍとを入力とし、値ｄ＝
ｍｏｄ（（ｎ−ｅ），ｎ）を演算し、値ｄとデータ語長
ｍの大小の比較結果を転送指令値Ｔとして出力する転送
制御器と、転送制御器の転送指令値Ｔに基づいて、記憶
装置からアドレスＡＤＲのデータＤＡＴの読み出しを制
御し前回読み出したデータＤＡＴを保持し、少なくとも
２つの隣接するアドレスＡＤＲのデータＤＡＴをシフト
してデータＤを出力するデータ保持器と、データ保持器
の出力値Ｄと制御値演算器の出力値ｅ、格納語長ｎ、デ
ータ語長ｍに基づいて出力値Ｄから連続するｍビットの
データＤ（ｉ）を選択して出力とするデータ選択器と、
外部よりクリア信号ＣＬＲ１及び新たなデータ語長ｍが
入力されたときに、クリア信号ＣＬＲ１と値ｅ＝０の論
理積の出力時に、制御値演算器に初期化するためのクリ
ア信号ＣＬＲ，ｍ値保持器にデータ語長ｍを保持する保
持信号ＣＫ１，アドレス生成器にそのときのアドレスＡ
ＤＲをオフセット値ＯＦＦとして保持するための保持信
号ＣＫ２を夫々出力する更新制御器と、を具備すること
を特徴とするものである。

【００１８】

【作用】このような特徴を有する本願の請求項１の発明
によれば、制御値演算器は、データ番号値ｉとデータ語
長ｍと格納語長ｎが入力されると、値ａ＝ｉｎｔ（（ｉ
×ｍ）／ｎ）、及び値ｅ＝ｍｏｄ（ｉ×ｍ，ｎ）を演算
して出力する。転送制御器は出力値ｅと格納語長ｎとデ
ータ語長ｍとが入力されると、値ｄ＝ｍｏｄ（（ｎ−
ｅ），ｎ）を演算し、値ｄとデータ語長ｍの大小の比較
結果に基づいて転送指令値Ｔを真又は偽とする信号を出
力する。データ保持器は、転送制御器の転送指令値Ｔが
真のとき、格納語長ｎのデータ保持領域を有する記憶装
置のアドレスＡＤＲからデータＤＡＴを読み出す。そし
て転送指令値Ｔが偽のとき、前回読み出したデータＤＡ
Ｔを保持し、少なくとも２つの隣接するアドレスＡＤＲ
のデータＤＡＴをシフトして保持する。そしてこの一連
のデータを出力値Ｄとして出力する。データ選択器は、
データ保持器の出力値Ｄと制御値演算器の出力値ｅ、格
納語長ｎ、データ語長ｍが入力されると、出力値Ｄから
ｍビットのデータＤ（ｉ）を選択する。こうすると記憶
装置の格納語長ｎと一致していないデータ語長ｍのデー
タを連続して読み出すことができる。

【００１９】又本願の請求項２の発明によれば、制御値
演算器は、データ番号値ｉとデータ語長ｍと格納語長ｎ
が入力されると、値ａ＝ｉｎｔ（（ｉ×ｍ）／ｎ）、及
び値ｅ＝ｍｏｄ（ｉ×ｍ，ｎ）を演算して出力する。そ
してデータ語長ｍが変化すると値ａを０にリセットす
る。転送制御器は出力値ｅと格納語長ｎとデータ語長ｍ
とが入力されると、値ｄ＝ｍｏｄ（（ｎ−ｅ），ｎ）を
演算し、値ｄとデータ語長ｍの大小の比較結果に基づい
て転送指令値Ｔを真又は偽とする信号を出力する。一
方、データ語長ｍを保持するｍ値保持器と、制御値演算
器の出力値ａとオフセット値ＯＦＦが夫々入力される
と、アドレスＡＤＲ＝ａ＋ＯＦＦを演算するアドレス生
成器を夫々設ける。次に更新制御器は、制御値演算器の
出力する値ｅが０のときに、クリア信号ＣＬＲ１が入力
されると、制御値演算器を初期化するクリア信号ＣＬＲ
を出力する。又ｍ値保持器にデータ語長ｍの保持信号Ｃ
Ｋ１を出力し、アドレス生成器にオフセット値ＯＦＦの
保持信号ＣＫ２を出力する。次にデータ保持器は転送制
御器の転送指令値Ｔが真のとき、格納語長ｎのデータ保
持領域を有する記憶装置のアドレスＡＤＲからデータＤ
ＡＴを読み出す。転送指令値Ｔが偽のとき、前回読み出
したデータＤＡＴを保持し、少なくとも２つの隣接する
アドレスＡＤＲのデータＤＡＴをシフトして保持する。
そしてこの一連のデータを出力値Ｄとして出力する。デ
ータ選択器は、データ保持器の出力値Ｄと制御値演算器
の出力値ｅ、格納語長ｎ、データ語長ｍが入力される
と、出力値ＤからｍビットのデータＤ（ｉ）を選択す
る。こうするとデータ語長ｍが途中で変化しても、デー
タ語長ｍと異なる格納語長ｎを有する記憶装置から連続
してデータを読み出すことができる。

【００２０】更に本願の請求項８，９の発明によれば、
記憶装置には楽音データが記憶されており、請求項１又
は２の作用に加えて、Ｓ値積分器は、音高を示す制御値
Ｓが入力されると、この値Ｓを第４の加算器に与え、第
６の保持器の値と加算する。更に第４の加算器の桁上げ
値は、カウント制御値ｃとして制御値演算器に入力され
る。又この値ｃを第５の加算器に与え、第７の保持器の
値と加算し、累積加算値をデータ番号値ｉとする。こう
すると音高が標準値より変化しても、記憶装置に格納し
た標準音高のデータから所望のデータを生成することが
できる。

【００２１】

【実施例】以下本発明の第１の実施例の楽音合成装置及
びデコード装置について、図面を参照しながら説明す
る。図１は本発明の第１実施例における楽音合成装置及
びデコード装置の構成を示すブロック図である。尚、楽
音合成装置には従来例と同様、鍵盤部１０１，押鍵検出
回路１０２，単位波形区間位相データ発生回路１０３，
単位波形繰返回数カウンタ１０４，波形記憶装置１０５
が設けられており、それらの説明は省略する。ここでは
デコード装置のみについて構成を説明する。

【００２２】図１において、本実施例のデコード装置に
は入力端子１，２，３，４が設けられる。データ語長ｍ
の信号は入力端子１に、ＣＬＲ１の信号は入力端子２
に、データＤＡＴの信号は入力端子３に、カウント制御
値ｃは入力端子４に夫々与えられる。又デコード装置
は、制御値演算器５，転送制御器６，データ保持器７，
データ選択器８を夫々有し、信号を出力端子９，１０か
ら出力する。出力端子９はデータ選択器８のデータＷＤ
を出力し、出力端子１０は制御値演算器５のアドレスＡ
ＤＲを出力する。このように構成されたデコード装置１
３は、押鍵検出回路１０２から楽器の種類を示す信号
と、音高を示すキーコードＫＣとが入力されると、単位
波形区間位相データ発生回路１０３が動作し、入力端子
４に基本波形の読み出しクロックとなるカウント制御値
ｃが入力される。そして出力端子１０に接続された記憶
装置１０５（図示せず）のデータを読み出すためのアド
レスＡＤＲを出力し、記憶装置１０５から読み出された
データＤＡＴを入力端子３を介して入力し、楽音信号の
基本波形となる各サンプリング点の振幅データを出力す
る。

【００２３】図２は本発明の第１実施例における制御値
演算器５の構成を示すブロック図である。本図において
制御値演算器５には入力端子３１〜３４が夫々設けられ
る。入力端子３１にはデータ語長ｍ、入力端子３２は固
定値０（ゼロ）、入力端子３３には真又は偽を示すカウ
ント制御値ｃが入力され、これらは選択器３５に与えら
れる。選択器３５はカウント制御値ｃが真であればデー
タ語長ｍ、偽であれば固定値０を選択するものである。
そしてその選択出力は第１の加算器３６に与えられる。
加算器３６の桁上げ出力は第２の加算器３７に与えられ
る。第２の加算器３７は第２の保持器３８の保持出力が
与えられており、これらを加算するものである。又加算
器３６は第１の保持器３９からの保持出力が与えられ、
これらを加算するものである。入力端子３４は保持器３
８，３９の値をクリアするクリア信号ＣＬＲが入力され
る入力端子である。

【００２４】第１の加算器３６は保持器３９に保持され
ている下位ｎビットの信号を入力し、選択器３５の出力
信号を加算する回路である。そして加算器３６は下位ｎ
ビットを越える信号が入力されると、オーバフローを起
こし、桁上げ出力を第２の加算器３７に出力する。従っ
て実数ｘを越えない最大の整数をｉｎｔ（ｘ）と表現す
ると、加算器３７は機能的にａ＝ｉｎｔ（（ｉ×ｍ）／
ｎ）を生成するものとなり、出力端子４０より信号ａが
出力される。又実数ｘを実数ｙで割った剰余をｍｏｄ
（ｘ，ｙ）と表現すると、加算器３６は、ｅ＝ｍｏｄ
（（ｉ×ｍ），ｎ）を生成するものであり、信号ｅは出
力端子４１より出力される。

【００２５】図３は本実施例における転送制御器６及び
データ保持器７の構成を示すブロック図である。転送制
御器６において入力端子４２は、記憶装置１０５の各ア
ドレスの格納語長を示す固定値ｎの入力端子である。入
力端子４４は制御値演算器５から得られる値ｅの入力端
子である。又入力端子４５は基本波形の振幅データのビ
ット幅を示すデータ語長ｍの入力端子である。減算器４
３は固定値ｎから値ｅを減算するものであり、その出力
は剰余器４６に与えられる。剰余器４６はｍｏｄ（（ｎ
−ｅ），ｎ）を演算する剰余器であり、その出力ｄは比
較器４７に与えられる。比較器４７はデータ語長ｍと剰
余値ｄとを比較し、ｄ＜ｍのとき論理値を示す転送指令
値Ｔを真とし、ｄ≧ｍのとき転送指令値Ｔを偽とするも
のである。この転送指令値Ｔはデータ保持器７に与えら
れる。又データ保持器７には入力端子５２を介して記憶
装置１０５から読出されたデータＤＡＴが与えられる。
このデータＤＡＴは記憶装置１０５の格納語長と等し
く、ｎビット構成となっており、第３の保持器５３に与
えられる。保持器５３は比較器４７の出力する転送指令
値Ｔが真のとき、入力データＤＡＴを保持するものであ
る。又第４の保持器５４は第３の保持器５３の出力デー
タを再び保持するものである。第３，第４の保持器５
３，５４は夫々値Ｄの上位ｎビット及び下位ｎビットを
保持するものであり、この２ｎビットの出力Ｄは出力端
子５５から出力される。

【００２６】図４はデータ選択器８の構成を示すブロッ
ク図である。本図において入力端子６１〜６５は、夫々
値Ｄ、シフトロード信号（ＳＬ）、値ｅ、データ語長
ｍ，格納語長ｎの入力端子である。第３の加算器６６は
値ｅと値ｎとを加算するもので、その出力は減算器６７
に与えられる。減算器６７はこの加算出力（ｎ＋ｅ）か
らデータ語長ｍを減算するもので、減算出力はシフトパ
ルス発生器６８に与えられる。シフトパルス発生器６８
は減算値（ｎ＋ｅ−ｍ）をシフトパルスｃｋとしてシフ
トレジスタ６９に与えるものである。シフトレジスタ６
９は値Ｄを入力する２ｎビット、例えばｎを１６とする
と、３２ビットのパラレル入力端子を有する。そしてシ
フトロード信号ＳＬの印加時にこのデータを入力し、保
持データをシフトパルス数だけ下位ビット方向にシフト
し、そのシフト出力ＷＤを出力端子７０より出力するも
のである。

【００２７】このように構成された第１実施例の楽音合
成装置及びデコード装置の動作について説明する。まず
始めに、本発明の第１実施例で用いられる制御値演算器
５，転送制御器６，データ保持器７，データ選択器８の
動作を夫々部分的に説明する。

【００２８】（１）制御値演算器５の動作説明 図２において、制御値演算器５の入力端子３４にＣＬＲ
＝Ｌが入力されると、保持器３８，３９の保持値は０
（ゼロ）にクリアされる。入力端子３３にｃ＝偽が入る
と、選択器３５は値０を選択する。入力端子３３にｃ＝
真が入ると、選択器３５はデータ語長ｍを選択する。選
択器３５の出力値は第１の加算器３６で第１の保持器３
９の出力と加算され、その加算値が第１の保持器３９に
再度保持される。

【００２９】第１の加算器３６の桁上げ出力は第２の加
算器３７で第２の保持器３８の出力と加算され、第２の
保持器３８に再度保持される。即ち第１及び第２の保持
器３９、３８にはｃ＝真の回数（＝i)だけデータ語長ｍ
が加算されるから、ｉ×ｍビットの信号が第１の保持器
３９に保持されることになる。固定値ｎ＝２⁴ の場合、
第１の加算器３６は４ビット加算器とし、第１の保持器
３９も４ビットとする。尚、第２の加算器３７及び第２
の保持器３８の語長は記憶装置１０５の読み出しアドレ
ス長で決まり、１ビット以上で任意に設定する。第２の
加算器３７の出力値ａはｉｎｔ（（ｉ×ｍ）／ｎ）とな
り、出力端子４０より出力される。又、第１の加算器３
６の出力値ｅはｍｏｄ（ｉ×ｍ，ｎ）となり、出力端子
４１より出力される。

【００３０】（２）転送制御器６の動作説明 図３において、引算器４３で転送制御器６の入力端子４
２に入力される固定値ｎから、入力端子４４に得られた
値ｅが引算され、剰余器４６でｎによる剰余値ｄ＝ｍｏ
ｄ（（ｎ−ｅ），ｎ）が演算される。又、剰余値ｄと入
力端子４５に得られたデータ語長ｍとが比較器４７に入
力される。ｄ＜ｍのとき比較器４７の転送指令値Ｔが真
となり、ｄ≧ｍのときＴは偽となる。

【００３１】（３）データ保持器７の動作説明 図３のデータ保持器７の入力端子５２の入力データＤＡ
Ｔは、入力端子５１の転送指令値Ｔが真のとき第３の保
持器５３に保持される。このとき前回入力された第３の
保持器５３のデータは第４の保持器５４に転送される。
第３の保持器５３及び第４の保持器５４の出力は、夫々
値Ｄの上位ｎビット，下位ｎビットを構成し、２ｎビッ
トの値Ｄは出力端子５５から出力される。

【００３２】（４）データ選択器８の動作説明 図４において、データ選択器８の入力端子６１から値Ｄ
が入力される。このとき入力端子６２からはシフトロー
ド信号（ＳＬ）が入力され、シフトレジスタ６９は値Ｄ
をパラレル入力とするロード状態となり、次にシフト状
態となる。一方、入力端子６３から値ｅが入力され、入
力端子６５から固定値ｎが入力され、加算器６６で加算
される。引算器６７では加算器６６の出力値から入力端
子６４から入力されたデータ語長ｍが引算される。シフ
トパルス発生器６８は、引算器６７の出力値と同じ数だ
けシフトパルスを発生し、シフトレジスタ６９の入力端
子ＣＫに与える。このためシフトレジスタ６９は値Ｄを
（ｅ＋ｎ−ｍ）ビットだけ下位方向にシフトする。そし
てシフトされた値は例えば１２ビットのパラレル出力端
から出力され、出力端子７０から出力データＷＤが得ら
れる。

【００３３】次に本発明の第１実施例における楽音合成
装置としての動作を総合的に説明する。先ず電子楽器に
おいて、鍵盤部１０１から再生楽器の種類を指定する
と、基本波形の形状，最大振幅，繰り返し回数が決定さ
れるので、楽音信号のデータ語長ｍが決まる。このため
図１の入力端子１からデータ語長ｍが入力され、更に基
本波形のサンプリングを行うため、入力端子４からカウ
ント制御値ｃが入力される。このとき制御値演算器５は
値ｃが真になった回数をデータ番号値ｉとして出力値
ａ、ｅを夫々演算する。制御値演算器５の出力ａは出力
端子１０から記憶装置１０５にアドレスＡＤＲとして出
力される。制御値演算器５の出力ｅは転送制御器６に入
力される。転送制御器６にはデータ語長ｍも入力されて
おり、ｄ＜ｍのときＴが真になる。

【００３４】一方、データ保持器７には、アドレスＡＤ
Ｒで指し示されたのデータＤＡＴが記憶装置１０５から
読み出され、そのデータが入力端子３（５２）から入力
される。転送制御器６の転送指令値Ｔが真になると、デ
ータ保持器７はデータＤＡＴを保持する。データ保持器
７の２ｎビットの値Ｄはデータ選択器８に与えられる。

【００３５】ここで、以上の動作によってどのように振
幅データが出力されるかを図５〜図８を用いて説明す
る。図５は記憶装置１０５のアドレス／データマップで
あり、図６はｃ＝真になった回数ｉに従って、ｉ×ｍ、
ｅ、ｄ、Ｔ、ａ、ｃｋの値がどのように変化するかをま
とめた説明図である。又図７，図８は同じくデータ番号
値ｉの値に従って、データ保持器７より出力する値Ｄが
どのように変化するかを図示した説明図である。

【００３６】特定の楽音波形を再生する前には、ｉ＝０
（初期状態）となり、入力ＣＬＲ１をＬとする。ここで
サンプリングされた振幅データのデータ語長ｍを１０ビ
ットとし、記憶装置１０５の各アドレスにおける格納語
長ｎを１６ビットとする。この場合図６に示すように、
ｉ＝０ではｉ×ｍ＝０となる。そして値ｅ＝０であり、
ｄ＝０となり、Ｔが真になる。従ってａ＝ｉｎｔ（（０
×１０）／１６）＝０となり、アドレスＡＤＲ＝０（Ａ
ＤＲ（０）と表す）になる。又ｃｋ＝０＋１６−１０＝
６となる。

【００３７】さてＴの初期値を真とすると、図３に示す
第３及び第４の保持器５３，５４のデータは図４のシフ
トレジスタ６９に転送される。図６のｉ＝０では、ｃｋ
＝６であり、シフトパルス発生器６８は６カウントのシ
フトパルスｃｋをシフトレジスタ６９に与える。このた
めシフトレジスタ６９は図７（ａ）に示す前回の値Ｄ
（データ）をＤ（−１）と表すと、データＤ（−１）を
下位方向に６ビットシフトし、その下位出力端より１０
ビットの出力データＷＤを出力する。このようにして記
憶装置１０５のアドレスＡＤＲ（−１）に格納された前
回データＤ（−１）が先ず読み出される。

【００３８】次に特定の基本波形のカウント制御値ｃが
入力されると、その入力回数が計数され、ｉ＝１とな
る。このため図６に示すように、ｉ×ｍ＝１×１０＝１
０となる。又ｅ＝ｍｏｄ（ｉ×ｍ，ｎ）＝ｍｏｄ（１
０，１６）＝１０となる。従ってｄ＝ｍｏｄ（（１６−
１０），１６）＝６となる。そして６＜１０となるの
で、Ｔが真となる。このときａ＝ｉｎｔ（（１×１０）
／１６）＝０となり、アドレスＡＤＲ＝０になる。又ｃ
ｋ＝１０＋１６−１０＝１６となる。

【００３９】Ｔの前回値（ｉ＝０）は真であり、第３及
び第４の保持器５３，５４は図５の最上段に示すように
記憶装置１０５のアドレスＡＤＲ（０）に示すデータを
読み出し、そのデータを保持する。次にこのデータはシ
フトレジスタ６９に転送される。図６のｉ＝１では、ｃ
ｋ＝１６であり、シフトパルス発生器６８は１６カウン
トのシフトパルスｃｋをシフトレジスタ６９に与える。
このためシフトレジスタ６９は図７（ａ）に示すアドレ
スＡＤＲ（０）のデータＤ（０）を下位方向に１６ビッ
トシフトし、その下位出力端より１０ビットのデータＷ
Ｄを出力する。このようにして記憶装置１０５のアドレ
スＡＤＲ（０）に格納されたデータＤ（０）が読み出さ
れ、出力端７０（９）より出力データＷＤが得られる。

【００４０】次のカウント制御値ｃが入力されると、そ
の入力回数が計数され、ｉ＝２となる。ｉ＝２ではｉ×
ｍ＝２×１０＝２０となるから、ｅ＝ｍｏｄ（２０，１
６）＝４となる。従ってｄ＝ｍｏｄ（（１６−４），１
６）＝１２となる。そして１２＞１０となるので、Ｔが
偽となる。このときａ＝ｉｎｔ（（２×１０）／１６）
＝１となり、前回（ｉ＝１）のＴが真であるので、第３
及び第４の保持器５３，５４は、図５の２段目に示す記
憶装置１０５のＡＤＲ（１）のデータを読み出す。この
ため第３及び第４の保持器５３，５４の保持データは図
７（ｂ）に示す状態となる。一方、ｃｋ＝４＋１６−１
０＝１０となる。このデータはシフトレジスタ６９に転
送され、ｉ＝３となれば、１０ビット下位方向にシフト
され、１０ビットのデータＤ（１）が読み出される。

【００４１】同様にしてｉ＝３ではｉ×ｍ＝３×１０＝
３０となるから、ｅ＝ｍｏｄ（３０，１６）＝１４とな
る。従ってｄ＝ｍｏｄ（（１６−１４），１６）＝２と
なる。そして２＜１０となるので、Ｔが真となる。この
ときａ＝ｉｎｔ（（３×１０）／１６）＝１となり、前
回（ｉ＝２）のＴが偽であるので、第３及び第４の保持
器５３，５４は記憶装置１０５のＡＤＲ（０），（１）
のデータをそのまま保持する。このため第３及び第４の
保持器５３，５４の保持データは図７（ｂ）と同一の
（ｃ）となる。一方、ｃｋ＝１４＋１６−１０＝２０と
なる。このデータはシフトレジスタ６９でｉ＝４となれ
ば、２０ビット下位方向にシフトされ、１０ビットのデ
ータＤ（２）が読み出される。

【００４２】ｉ＝４ではｉ×ｍ＝４×１０＝４０となる
から、ｅ＝ｍｏｄ（４０，１６）＝８となる。従ってｄ
＝ｍｏｄ（（１６−８），１６）＝８となる。そして８
＜１０となるので、Ｔが真となる。このときａ＝ｉｎｔ
（（４×１０）／１６）＝２となり、前回（ｉ＝３）の
Ｔが真であるので、第３及び第４の保持器５３，５４は
図５に示す記憶装置１０５のＡＤＲ（２）のデータを読
み出して保持する。このため第３及び第４の保持器５
３，５４の保持データは図７（ｄ）の状態となる。一
方、ｃｋ＝８＋１６−１０＝１４となる。このデータは
シフトレジスタ６９でｉ＝５となれば、１４ビット下位
方向にシフトされ、１０ビットのデータＤ（３）が読み
出される。

【００４３】以下同様にしてｉ＝５ではｉ×ｍ＝５０と
なるから、ｅ＝２，ｄ＝１４，Ｔは偽となる。このとき
ａ＝３なのでＡＤＲ＝３になる。更にＴの前回値＝真な
ので第３及び第４の保持器５３，５４の転送が行われ、
その保持データは図８（ｅ）に示す状態となる。このデ
ータはシフトレジスタ６９でｉ＝６となれば、８ビット
下位方向にシフトされ、１０ビットのデータＤ（４）が
読み出される。

【００４４】ｉ＝６ではｉ×ｍ＝６０となるから、ｅ＝
１２，ｄ＝４，Ｔは真となる。このときａ＝３なのでＡ
ＤＲ＝３になる。更にＴの前回値＝偽なので第３及び第
４の保持器５３，５４の転送が行われず、その保持デー
タは図８（ｆ）に示す状態となる。このデータはシフト
レジスタ６９でｉ＝７となれば、１８ビット下位方向に
シフトされ、１０ビットのデータＤ（５）が読み出され
る。

【００４５】ｉ＝７ではｉ×ｍ＝７０となるから、ｅ＝
６，ｄ＝１０，Ｔは偽となる。このときａ＝４なのでＡ
ＤＲ＝４になる。更にＴの前回値＝真なので第３及び第
４の保持器５３，５４の転送が行われ、その保持データ
は図８（ｇ）に示す状態となる。このデータはシフトレ
ジスタ６９でｉ＝８となれば、１２ビット下位方向にシ
フトされ、１０ビットのデータＤ（６）が読み出され
る。

【００４６】ｉ＝８ではｉ×ｍ＝８０となるから、ｅ＝
０（＝１６），ｄ＝０，Ｔは真となる。このときａ＝５
なのでＡＤＲ＝５になる。更にＴの前回値＝偽なので第
３及び第４の保持器５３，５４の転送が行われず、その
保持データは図８（ｈ）に示す状態となる。このデータ
はシフトレジスタ６９でｉ＝９となれば、２２ビット下
位方向にシフトされ、データＤ（７）が読み出される。

【００４７】このように第３の保持器５３にはデータの
最後のビットが必ず存在することになる。つまり第３の
保持器５３と第４の保持器５４はいわゆるキャッシュメ
モリを構成していて、キャッシュメモリにデータがあれ
ばそこからデータを取り出し、値の一部または全部がな
くなるとキャッシュ領域を更新するのである。そしてｉ
番目の振幅データＤ（ｉ）を出力しているとき、データ
保持器７の出力Ｄにはつねに第ｉ＋１番目のデータＤ
（ｉ＋１）を保持することになる。従ってデータ保持器
７の出力値Ｄからデータ選択器８に第ｉ＋１番目のデー
タＤ（ｉ＋１）を含むように転送すればよい。又データ
選択器８はｅ＋ｎ−ｍビットだけ入力値Ｄを下位ビット
方向にシフトして出力端子よりｍビット分を出力するこ
とにより、出力データＷＤ（ｉ）が得られ、所望の楽音
信号の合成が可能となる。

【００４８】以上のように第１実施例によれば、データ
番号値ｉとデータ語長ｍと格納語長ｎからａ＝ｉｎｔ
（（ｉ×ｍ）／ｎ）及びｅ＝ｍｏｄ（ｉ×ｍ，ｎ）を演
算して出力する制御値演算器５を設ける。そして制御値
演算器５の出力値ｅと格納語長ｎから、ｄ＝ｍｏｄ
（（ｎ−ｅ），ｎ）を演算して、ｄ＜ｍであれば転送指
令値Ｔ＝真を出力する転送制御器６を設ける。そして転
送制御器６の転送指令値Ｔが真のとき、制御値演算器５
の出力ａをアドレスＡＤＲとするデータを記憶装置１０
５から読み出す。そして記憶装置１０５の格納語長ｎの
データＤＡＴを、第３の保持器５３に取り込み、かつ第
４の保持器５４に第３の保持器５３の値を転送する。次
に第３及び第４の保持器５３，５４の値を出力値Ｄとす
るデータ保持器７を設け、データ保持器７の出力値Ｄと
制御値演算器５の出力ｅとデータ語長ｍが夫々入力さ
れ、出力値Ｄのうち第ｎ＋ｅ−ｍ＋１ビット〜第ｎ＋ｅ
ビットまでの語長ｍのデータを選択出力するデータ選択
器８を設け、制御値演算器５はデータ番号値ｉに基づい
て任意のビット長で記録された波形データを記憶装置１
０５からアクセスすることを可能にしている。

【００４９】更に第１実施例によれば、ｃ＝真の回数分
だけデータ語長ｍを累積加算する制御値演算器５を設け
ることにより、高価な乗算器を用いることなくｉ×ｍを
演算している。さらに格納語長ｎを２のベキ乗（第１実
施例の場合４乗）に選ぶことにより、高価な除算器を用
いることなくａ、ｅの演算を可能にしている。またｎを
２のベキ乗に選ぶことにより、転送制御器６内の剰余器
４６は引算器４３の出力をそのまま用いてよく、実質的
に回路を簡単にすることができる。

【００５０】次に本発明の第２実施例におけるデコード
装置及び楽音合成装置について説明する。図９は本発明
の第２実施例の楽音合成装置に設けられるデコード装置
２０の構成を示すブロック図である。本図において、デ
ータ語長ｍの入力端子１，ＣＬＲ１の入力端子２，ＤＡ
Ｔの入力端子３，カウント制御値ｃの入力端子４，制御
値演算器５，転送制御器６，データ保持器７，データ選
択器８，データＷＤの出力端子９，アドレスＡＤＲの出
力端子１０が夫々設けられていることは第１実施例と同
様であり、その説明は省略する。又、従来例と同様、鍵
盤部１０１，押鍵検出回路１０２，単位波形区間位相デ
ータ発生回路１０３，単位波形繰返回数カウンタ１０
４，波形記憶装置１０５が設けられており、それらの説
明も省略する。ここではデコード装置２０のみについて
構成を表示する。

【００５１】第１実施例と異なり、本実施例にはアドレ
ス生成器１６，データ語長ｍを保持するｍ値保持器１
８，更新制御器１９が夫々設けられる。このように構成
された破線で示すデコード装置２０において、図１と異
なるのは、制御値演算器５の出力ｅが０でクリア信号Ｃ
ＬＲ１が入力されたときに、アドレス生成器１６に対し
現在のアドレスを保持させる保持信号ＣＫ２を出力し、
ｍ値保持器１８に対し新たなデータ語長ｍを保持させる
保持信号ＣＫ１を出力し、制御値演算器５に対しクリア
信号ＣＬＲを夫々出力する更新制御器１９を設けた点で
ある。

【００５２】図１０は図９のアドレス生成器１６及び更
新制御器１９の構成を示すブロック図である。図１０に
おいて、アドレス生成器１６は、値ａの入力端子７１，
ＣＬＲ１の入力端子７２，保持信号ＣＫ２の入力端子７
３，第４の加算器７４，第５の保持器７５，アドレスＡ
ＤＲの出力端子７６が夫々設けられている。又更新制御
器１９は、値ｅの入力端子９１，ゼロ判定器９２，アン
ド回路９３，タイミング生成器９４，ＣＬＲの出力端子
９５，ＣＫ１の出力端子９６，ＣＫ２の出力端子９７が
夫々設けられる。

【００５３】このように構成された第２実施例の楽音合
成装置及びデコード装置の動作について部分的に説明す
る。 （５）アドレス生成器１６の説明 図１０において、初期時にＣＬＲ１の入力端子７２がＬ
になり、第５の保持器７５の保持値は０になる。入力端
子７１からの入力値ａと保持器７５のオフセット出力Ｏ
ＦＦが第４の加算器７４で加算され、その加算値は記憶
装置１０５のアドレスＡＤＲとなる。保持器７５は、新
たな保持信号ＣＫ２が入力される直前のアドレスＡＤＲ
をオフセット値ＯＦＦとして保持し、以後加算器７４は
保持器７５の出力ＯＦＦと入力値ａを加算し、加算値ａ
＋ＯＦＦをアドレスＡＤＲとして出力端子７６を介して
出力する。

【００５４】（６）更新制御器１９の説明 図１０において、入力端子９１からの入力値ｅはゼロ判
定器９２でその大きさが判定される。値ｅが０であれ
ば、ゼロ判定器９２の出力Ｑが真となる。このときクリ
ア信号ＣＬＲ１が入力されればアンド回路９３の論理積
条件が成立し、タイミング生成器９４はクリア信号ＣＬ
Ｒ，保持信号ＣＫ１，ＣＫ２を各々出力端子９５，９
６，９７から出力する。

【００５５】（７）デコード装置２０の動作説明 図９において、入力端子１からデータ語長ｍが入力され
る。さらに入力端子４から特定の基本波形のカウント制
御値ｃが入力される。このとき制御値演算器５は第１実
施例で説明したように、値ｃが真になった回数をデータ
番号値ｉとして出力値ａ＝ｉｎｔ（（ｉ×ｍ）／ｎ），
及びｅ＝ｍｏｄ（ｉ×ｍ，ｎ）を出力する。

【００５６】次に制御値演算器５の出力ａはアドレス生
成器１６に入力され、アドレスＡＤＲが演算され、出力
端子１０から記憶装置１０５のデータを読み出すアドレ
スＡＤＲが出力される。一方、制御値演算器５の出力ｅ
は転送制御器６及び更新制御器１９に夫々入力される。
転送制御器６にはデータ語長ｍも入力されており、第１
実施例と同様、ｄ＜ｍが成立するとき転送指令値Ｔが真
となる。又、データ保持器７には、記憶装置１０５のア
ドレスＡＤＲ（ａ＋ＯＦＦ）のデータＤＡＴが入力端子
３から入力される。そして転送制御器６の転送指令値Ｔ
が真になると、データ保持器７はデータＤＡＴを保持す
る。データ保持器７の２ｎビットの出力値Ｄはデータ選
択器８に転送される。

【００５７】ここで、各回路部の動作によってどのよう
に振幅データが出力されるかを図１１，図１２を用いて
総合的に説明する。図１１は記憶装置１０５のアドレス
／データマップであり、図１２はデコード装置２０のｃ
＝真になった回数ｉに従って、ｉ×ｍ，ｅ，ｄ，Ｔ，
ａ，ＯＦＦ，ＡＤＲ，ｃｋの値が夫々どのように変化す
るかをまとめた説明図である。

【００５８】例えば再生すべき楽器の種類がダイナミッ
クレンジの広いものに変わり、最初にデータ語長ｍ＝１
２の振幅データが入力されるとする。図１２のｉ＝０
（初期状態）ではクリア信号ＣＬＲ１＝Ｌとすることに
よって、図１０に示すアドレス生成器１６のオフセット
値ＯＦＦは０になる。記憶装置１０５の各アドレスにお
ける格納語長ｎを１６ビットとすると、ｉ×ｍ＝０とな
る。この場合、値ｅ＝０であり、ｄ＝０となり、転送指
令値Ｔが真になる。このときａ＝ｉｎｔ（（０×１２）
／１６）＝０となり、アドレスＡＤＲ＝０になる。又ｃ
ｋ＝０＋１６−１２＝４となる。ここでクリア信号を入
力すると、更新制御器１９からデータ語長ｍ＝１２をｍ
値保持器１８へ取り込む保持信号ＣＫ１が出力される。
又アドレス生成器１６に対し現在のアドレスを保持させ
る信号ＣＫ２を与え、制御値演算器５をクリアする。こ
の場合ＡＤＲ＝ＯＦＦ＋ａ＝０＋０＝０となる。

【００５９】そして前回（ｉ＝−１）のデータＤ（−
１）があれば、データ選択器８のシフトレジスタ６９に
転送する。ここではｃｋの値が４であるので、下位方向
にデータを４ビットシフトし、１２ビットのデータＤ
（−１）を出力する。

【００６０】次に今回の基本波形のカウント制御値ｃが
入力されると、その入力回数が計数され、ｉ＝１とな
る。このためｉ×ｍ＝１×１２＝１２となる。又ｅ＝ｍ
ｏｄ（ｉ×ｍ，ｎ）＝ｍｏｄ（１２，１６）＝１２とな
る。従ってｄ＝ｍｏｄ（（１６−１２），１６）＝４と
なる。そして４＜１２となるので、Ｔが真となる。この
ときａ＝ｉｎｔ（（１×１２）／１６）＝０となり、ア
ドレスＡＤＲ＝０になる。又ｃｋ＝１２＋１６−１２＝
１６となる。

【００６１】Ｔの前回値（ｉ＝０）は真であり、第３及
び第４の保持器５３，５４は図１１の最上段に示すよう
に、記憶装置１０５のアドレスＡＤＲ（０）のデータを
読み出し、そのデータを保持する。次にこのデータを図
４のシフトレジスタ６９に転送する。図１２のｉ＝１で
は、ｃｋ＝１６であり、シフトパルス発生器６８は１６
カウントのシフトパルスｃｋをシフトレジスタ６９に与
える。このためシフトレジスタ６９はアドレスＡＤＲ
（０）のデータＤ（０）を下位方向に１６ビットシフト
し、その下位出力端より１２ビットのデータＤ（０）を
出力する。

【００６２】以下第１実施例と同様にして、ｉ＝２では
ｉ×ｍ＝２４となるから、ｅ＝８，ｄ＝８，転送指令値
Ｔは真となる。このときａ＝１なのでＡＤＲ＝（１）に
なる。更にＴの前回値（ｉ＝１）は真なので、データ保
持器７に記憶装置１０５のＡＤＲ（１）のデータが読み
出されて保持される。このとき第３の保持器５３には図
１１のＡＤＲ（１）に示すデータが保持され、ＡＤＲ
（０）のデータは第４の保持器５４に転送される。この
データはシフトレジスタ６９に転送され、ｉ＝３となれ
ば、１２ビット下位方向にシフトされ、１２ビットのデ
ータＤ（１）が読み出される。

【００６３】次にｉ＝３ではｉ×ｍ＝３６となるから、
ｅ＝４，ｄ＝１２となり、転送指令値Ｔが偽となる。こ
のときａ＝２なのでＡＤＲ＝２になる。更にＴの前回値
（ｉ＝２）は真なので、データ保持器７に記憶装置１０
５のＡＤＲ（２）のデータが読み出されて保持される。
このデータはシフトレジスタ６９に転送され、ｉ＝４と
なれば、８ビット下位方向にシフトされ、１２ビットの
データＤ（２）が読み出される。

【００６４】又、ｉ＝４ではｉ×ｍ＝４８となるから、
ｅ＝０，ｄ＝０，転送指令値Ｔが真となる。このときａ
＝３なのでＡＤＲ＝３になる。又Ｔの前回値（ｉ＝３）
＝偽なので、データ保持器７はＡＤＲ２のデータを保持
している。ｉ＝５となれば、４ビット下位方向にシフト
され、１２ビットのデータＤ（３）が読み出される。

【００６５】さて振幅データのビット幅が変化し、入力
端子１に入力されるデータ語長ｍを１０として入力し、
同時にＣＬＲ１＝１とする。このとき図１０に示す第５
の保持器７５に保持された現在の値ａは０、ＡＤＲは３
であり、更新制御器１９のゼロ判定器９２に入力される
ｅは０である。従って更新制御器１９はクリア信号ＣＬ
Ｒと保持信号ＣＫ１を夫々出力し、アドレス生成器１６
の第５の保持器７５に対し現在のアドレスを保持させる
信号ＣＫ２を与える。このためＡＤＲ＝３が第５の保持
器７５で保持され、そのＯＦＦ値は３となる。更に図９
のｍ値保持器１８に新たなデータ語長ｍを保持させる信
号ＣＫ１が入力される。又、制御値演算器５のクリア端
子にもクリア信号ＣＬＲが入力され、同一語長のカウン
ト制御値ｃの入力回数を示すデータ番号値ｉも一旦０に
クリアされる。

【００６６】図１２に示すように、新たなｉ＝１でデー
タ語長ｍ＝１０のカウント制御値ｃが入力されると、ｉ
×ｍ＝１０となるから、ｅ＝１０，ｄ＝６，転送指令値
Ｔが真となる。このとき制御値演算器５の出力するａは
０であり、図１０の第４の加算器７４の出力するＡＤＲ
＝ａ＋ＯＦＦ＝０＋３＝３となる。更にＴの前回値（ｉ
＝４）が真なので、記憶装置１０５のＡＤＲ（３）のデ
ータが読み出され、データ保持器７に保持される。次に
このデータはデータ選択器８に転送される。そしてｉ＝
２となれば、１６ビット下位方向にシフトされ、１０ビ
ットのデータＤ（４）が読み出される。

【００６７】新たなｉ＝２で引き続き１０ビットのデー
タが入力されると、ｉ×ｍ＝２０となるから、ｅ＝４，
ｄ＝１２，転送指令値Ｔが偽となる。このとき制御値演
算器５の出力ａは１となり、アドレス生成器１６の出力
はＡＤＲ＝４となる。更にＴの前回値が真なので、デー
タ保持器７は記憶装置１０５のＡＤＲ（４）のデータの
読み出しを行い、そのデータを保持する。次にこのデー
タはデータ選択器８に転送される。そしてｉ＝３となれ
ば、１０ビット下位方向にシフトされ、１０ビットのデ
ータＤ（５）が読み出される。

【００６８】同様にｉ＝３ではｉ×ｍ＝３０となるか
ら、ｅ＝１４，ｄ＝２，転送指令値Ｔが真となる。この
ときａ＝１なので、アドレス生成器１６の出力はＡＤＲ
＝４である。更にＴの前回値が偽なので、データ保持器
７は記憶装置１０５のデータを入力せず、前に保持した
データを再度データ選択器８に与える。そしてｉ＝４と
なれば、２０ビット下位方向にシフトされ、１０ビット
のデータＤ（６）が読み出される。

【００６９】このようにｉ番目のデコード処理の途中で
データ語長ｍが変更されても、データ保持器７の出力Ｄ
には常に第ｉ−１番目のデータＤ（ｉ−１）を含むこと
になる。従って、保持された値Ｄの中から第ｉ−１番目
のデータＤ（ｉ−１）を取り出すことができる。次にデ
ータ保持器７の出力をデータ選択器８に入力する。そう
するとデータ選択器８はｅ＋ｎ−ｍビットだけ値Ｄを下
位ビット方向にシフトし、データＷＤを出力する。この
ため第ｉ−１番目の出力データＷＤが得られ、所望の振
幅データを出力することができる。

【００７０】以上のように第２実施例によれば、データ
語長ｍを保持するｍ値保持器１８と、データ番号値ｉと
データ語長ｍと格納語長ｎからａ＝ｉｎｔ（（ｉ×ｍ）
／ｎ）及びｅ＝ｍｏｄ（ｉ×ｍ，ｎ）を演算して出力す
る制御値演算器５を夫々設ける。又制御値演算器５の出
力ａとオフセット値ＯＦＦからＡＤＲ＝ａ＋ＯＦＦを演
算するアドレス生成器１６と、制御値演算器５の出力ｅ
と格納語長ｎからｄ＝ｍｏｄ（（ｎ−ｅ），ｎ）を演算
して、ｄがデータ語長ｍに対しｄ＜ｍであれば転送指令
値Ｔ＝真を出力する転送制御器６を夫々設ける。転送制
御器６の転送指令値Ｔが真のときアドレス生成器１６の
出力ＡＤＲで番地が指定され、記憶装置１０５から格納
語長ｎのデータＤＡＴを読み出す。そしてこのデータＤ
ＡＴを第３の保持器５３に取り込み、かつ第４の保持器
５４に第３の保持器５３の値を転送する。次に第３及び
第４の保持器５３，５４の値を出力値Ｄとするデータ保
持器７を設け、データ保持器７の出力値Ｄと制御値演算
器５の出力ｅとデータ語長ｍが夫々入力され、出力値Ｄ
から連続するｍビットを選択するデータ選択器８を設け
る。制御値演算器５の出力ｅが０のときＣＬＲ出力をＬ
にし、かつｍ値保持器１８に新しいｍ値を保持する保持
信号ＣＫ１と、アドレス生成器１６に現在のアドレス値
をオフセット値として保持する保持信号ＣＫ２を出力す
る更新制御器１９を設ける。そして制御値演算器５は更
新制御器１９のＣＬＲ出力がＬのときカウント値ｉを０
にし、アドレス生成器１６はクリア入力ＣＬＲ１が入力
され、ｅ＝０のときオフセット値ＯＦＦを０にする。こ
うすると任意のビット長で記録された波形データを随時
アクセスでき、かつデータ語長ｍを途中で変更すること
ができる。

【００７１】更に第２実施例によれば、ｃ＝真の回数分
だけｍを加算する制御値演算器５を設けることにより、
高価な乗算器を用いることなくｉ×ｍを演算できる。又
格納語長ｎを２のベキ乗（第２実施例の場合４乗）に選
ぶことにより、高価な除算器を用いることなく、ａ，ｅ
の演算が可能となる。更に格納語長ｎを２のベキ乗に選
ぶことにより、転送制御器６内の剰余器４６は引算器４
３の出力をそのまま用いてよく、実質的に回路を簡単に
することができる。そして任意のビット長で記録された
振幅データをアクセスでき、かつビット長を途中で変更
することができる。

【００７２】次に本発明の第３実施例における楽音合成
装置及びデコード装置について、図面を参照しながら説
明する。図１３は第３実施例における楽音合成装置及び
デコード装置の構成を示すブロック図である。本図にお
いて、データ語長ｍの入力端子１，ＣＬＲ１の入力端子
２，ＤＡＴの入力端子３，カウント制御値ｃの入力端子
４，制御値演算器５，転送制御器６，データ保持器７，
データ選択器８，データＷＤの出力端子９，アドレス値
ＡＤＲの出力端子１０が夫々設けられていることは第１
実施例と同様であり、その部分の説明は省略する。

【００７３】本実施例のデコード装置１３を含む楽音合
成装置には、積分器１１，Ｓ値の入力端子１２，値ｉの
出力端子１４，積分値ＩＷＤの出力端子１５，Ｓ値積分
器１７が夫々設けられている。又図１４はＳ値積分器１
７の構成を示すブロック図である。

【００７４】まず図１４のＳ値積分器１７について説明
する。Ｓ値積分器１７の入力端子８１に楽音の音高を決
める音高制御値Ｓが入力される。音高制御値Ｓは例えば
基本波形から標準音高を生成するときＳ＝１（１０進
数）となり、これより低い音高ではＳ＜１、高い音高で
は整数部と小数部を含むＳ＞１なる値とする。音高制御
値Ｓは第５の加算器８２に与えられ、第６の保持器８３
の出力と加算される。第５の加算器８２の桁上げ出力ｃ
は第６の加算器８４に与えられ、第７の保持器８５の出
力と加算される。又第５の加算器８２の出力は第６の保
持器８３で再保持され、第６の加算器８４の出力は第７
の保持器８５で再保持される。次に第５の加算器８２の
桁上げ出力がカウント制御値ｃとして出力端子８６から
出力され、第６の加算器８４の並列の出力がデータ番号
値ｉとしてｉ値生成器８８の出力端子８７から出力され
る。このような構成のＳ値積分器１７が出力するデータ
番号値ｉは、必要とする記憶装置１０５のデータの番号
となる。

【００７５】さて第３実施例における楽音合成装置の動
作を説明する。図１３において入力端子１２から音高制
御値Ｓが入力されると、この値はＳ値積分器１７で積分
される。Ｓの積分出力ｃが真（桁上げ動作時）になる
と、その出力回数が加算器８４と保持器８５で累積加算
され、データ番号値ｉを生成する。又これと同時に第ｉ
−１番目のデータを記憶装置１０５から読み出す必要が
生じる。そこでデコード装置１３にｃ＝真を入力端子４
から入力すると、デコード装置１３は第１実施例と同様
の動作を行い、第ｉ−１番目のデータＷＤを出力端子９
から出力する。

【００７６】データＤ（ｎ）が楽音波形の差分値で構成
されている場合には、データ選択器８の出力するデータ
ＷＤを積分器１１に入力し、前回データＷＤに加算する
ことにより、現在の波高値ＩＷＤを得る。

【００７７】このように第３実施例によれば、データ番
号値ｉとデータ語長ｍと格納語長ｎからａ＝ｉｎｔ
（（ｉ×ｍ）／ｎ）及びｅ＝ｍｏｄ（ｉ×ｍ，ｎ）を演
算して出力する制御値演算器５を設ける。そして制御値
演算器５の出力ｅと格納語長ｎからｄ＝ｍｏｄ（（ｎ−
ｅ），ｎ）を演算し、値ｄがデータ語長ｍに対しｄ＜ｍ
であれば転送指令値Ｔ＝真を出力する転送制御器６を設
ける。又転送制御器６の転送指令値Ｔが真のとき、制御
値演算器５の出力ａをアドレスＡＤＲとするデータを記
憶装置１０５から読み出す。そして記憶装置１０５の格
納語長ｎのデータＤＡＴを第３の保持器５３に取り込
み、かつ第４の保持器５４に第３の保持器５３の値を転
送する。次に第３及び第４の保持器５３，５４の値を出
力値Ｄとするデータ保持器７を設け、データ保持器７の
出力値Ｄと制御値演算器５の出力ｅとデータ語長ｍが夫
々入力され、出力値Ｄのうち第ｎ＋ｅ−ｍ＋１ビット〜
第ｎ＋ｅビットまでの語長ｍのデータを選択出力するデ
ータ選択器８を設ける。制御値演算器５はカウント値ｉ
に基づいて任意のビット長で記録された波形データを記
憶装置１０５からアクセスすることを可能にしている。

【００７８】尚第３実施例によればｃ＝真の回数分だけ
データ語長ｍを加算する制御値演算器５を設けることに
より、高価な乗算器を用いることなくｉ×ｍを出力する
ことができる。更に格納語長ｎを２のベキ乗（第３実施
例の場合は４乗）に選ぶことにより、高価な除算器を用
いることなく、値ａ、ｅの演算を可能にしている。更に
ｎを２のベキ乗に選ぶことにより、転送制御器６内の剰
余器４６は引算器４３の出力をそのまま用いてよく、実
質的に回路を簡単にすることができる。

【００７９】又本実施例はデコード装置として第１実施
例のものを用いたが、ｍ値を異ならせることができるよ
う構成された記憶装置を用いるときには、第２実施例に
示したデコード装置２０を用いてもよい。

【００８０】又、第１〜第３の実施例において、制御値
演算器５は値ｃが真の時、データ語長ｍを加算する加算
器で構成したが、Ｓ値積分器の出力ｉとデータ語長ｍを
乗算する乗算器とし構成してもよい。このときｎを２の
ベキ乗にすれば除算器は必要ない。又データ選択器８は
シフトレジスタ６９を用いて実現したが、他の構成の選
択器を用いて構成しても同等の効果を得ることができ
る。

【００８１】Ｓ値積分器１７は桁上げ出力ｃを積分し、
データ番号値ｉを生成するようにしたが、特にｉを観測
する必要がなければ省略してもよい。ただし、ｉの値が
順次１ずつ増加せず、ｉの増加が１を越えるような場合
にも対応できるようにするには、Ｓ値積分器１７の出力
値ｉから直接ｉ×ｍを演算すれば、第１及び第２実施例
で用いた制御値演算器５のようにｍ値の加算を繰り返す
必要がなくなる。この場合、より高速な用途に適した構
成が得られる。

【００８２】更に楽音合成装置の場合には、基本波形の
サンプリング点の２点間の補間を行うことにより、波形
精度が向上することは当然考えられる。第１〜第３の実
施例では補間演算を行っていないが、例えば２点間を直
線補間するような場合には、ｉ番目のデータを得た後
で、ｉ＋１番目のデータを得ることで簡単に補間演算を
行うことができる。

【００８３】又、第１〜第３の実施例では、データ語長
ｍが格納語長ｎより小さい場合についてのみ示したが、
データ語長ｍが格納語長ｎより大きい場合についても同
様の処理で任意の語長のデータを得ることができる。デ
ータ語長ｍがより大きくなれば、データ保持器の段数を
増せばよい。又、データ語長ｍが格納語長ｎよりも小さ
い場合には、記憶装置からデータを読み込む回数がデー
タの数よりも少なくなるので、実質的に記憶装置に対す
るアクセス回数が減る。このことを利用して、楽音デー
タ以外のパラメータ値や他の楽音を発生するためのデー
タのアクセス等に利用が可能であるのは言うまでもな
い。

【００８４】

【発明の効果】以上詳細に説明したように本願の請求項
１の発明によれば、格納語長ｎを有する記憶装置の各ア
ドレスＡＤＲに、値ｎと異なるデータ語長ｍを持つデー
タＤ（ｉ）を連続して格納、又は読み出しすることが可
能となる。このため楽音信号の基本波形の振幅データを
能率よく、かつ少ない記憶容量で記憶装置に格納するこ
どができる。又記憶装置から所望のデータを読み出す
際、データ語長ｍが格納語長ｎよりも小さいときには、
データの読み出す回数がデータの数よりも少なくなる。
このため実質的に記憶装置のアクセス回数が低減される
という効果も生じる。

【００８５】更に本願の請求項２の発明によれば、請求
項１の発明の効果に加えて、データＤ（ｉ）のデータ語
長ｍが途中で変化しても、記憶装置の格納語長ｎ及びア
ドレスＡＤＲをテータ語長の変化点で変えることなく、
データを連続して格納、又は読み出しすることができ
る。

【００８６】又本願の請求項８，９の発明によれば、請
求項１又は２のデコード装置の入力部にＳ値積分器を設
けたことにより、記憶装置に標準音高の基本波形を格納
し、制御値Ｓの値を変化させると、任意の音高を有する
楽音信号のデータを生成することができる。このため少
ない振幅データから多種類の楽音信号が発生できる優れ
た楽音合成装置が実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施例におけるデコード装置の全
体構成を示すブロック図である。

【図２】本発明の第１〜第３の実施例のデコード装置に
用いられる制御値演算器の構成を示すブロック図であ
る。

【図３】本発明の第１〜第３の実施例のデコード装置に
用いられる転送制御器及びデータ保持器の構成を示すブ
ロック図である。

【図４】本発明の第１〜第３の実施例のデコード装置に
用いられるデータ選択器の構成を示すブロック図であ
る。

【図５】第１実施例における記憶装置のアドレス／デー
タマップである。

【図６】第１実施例におけるデコード装置の動作を示す
説明図である。

【図７】第１実施例におけるデータ保持器の動作を示す
説明図（その１）である。

【図８】第１実施例におけるデータ保持器の動作を示す
説明図（その２）である。

【図９】本発明の第２実施例におけるデコード装置の全
体構成を示すブロック図である。

【図１０】第２実施例のデコード装置に用いられるアド
レス生成器及び更新制御器の構成を示すブロック図であ
る。

【図１１】第２実施例における記憶装置のアドレス／デ
ータマップである。

【図１２】第２実施例におけるデコード装置の動作を示
す説明図である。

【図１３】本発明の第３実施例における楽音合成装置の
部分構成を示すブロック図である。

【図１４】第３の実施例の楽音合成装置に用いられるＳ
値積分器の構成を示すブロック図である。

【図１５】従来の楽音合成装置及びデコード装置の全体
構成を示すブロック図である。

【図１６】従来の楽音合成装置の振幅データのグループ
分けの方法を示す説明図（その１）である。

【図１７】従来の楽音合成装置の振幅データのグループ
分けの方法を示す説明図（その２）である。

【符号の説明】

１ データ語長ｍの入力端子 ２ ＣＬＲ１の入力端子 ３ ＤＡＴの入力端子 ４，３３ カウント制御値ｃの入力端子 ５ 制御値演算器 ６ 転送制御器 ７ データ保持器 ８ データ選択器 ９ データＷＤの出力端子 １０ アドレスＡＤＲの出力端子 １１ 積分器 １２ Ｓ値の入力端子 １３，２０ デコード装置 １４ 値ｉの出力端子 １５ 積分値ＩＷＤの出力端子 １６ アドレス生成器 １７ Ｓ値積分器 １８ ｍ値保持器 １９ 更新制御器 ３１ データ語長ｍの入力端子 ３２ 固定値０の入力端子 ３３ カウント制御値ｃの入力端子 ３４ ＣＬＲ値の入力端子 ３５ 選択器 ３６ 第１の加算器 ３７ 第２の加算器 ３８ 第２の保持器 ３９ 第１の保持器 ４０ 値ａの出力端子 ４１ 値ｅの出力端子 ４２ 固定値ｎの入力端子 ４３ 引算器 ４４ 値ｅの入力端子 ４５ データ語長ｍの入力端子 ４６ 剰余器 ４７ 比較器 ４８ 転送指令値Ｔの出力端子 ５１ 転送指令値Ｔの入力端子 ５２ ＤＡＴの入力端子 ５３ 第１の保持器 ５４ 第２の保持器 ５５ 値Ｄの出力端子 ６１ 値Ｄの入力端子 ６２ シフトロード信号ＳＬの入力端子 ６３ 値ｅの入力端子 ６４ データ語長ｍの入力端子 ６５ 固定値ｎの入力端子 ６６ 第３の加算器 ６７ 引算器 ６８ シフトパルス発生器 ６９ シフトレジスタ ７０ シフトデータＷＤの出力端子 ７１ 値ａの入力端子 ７２ ＣＬＲ入力端子 ７３ ＣＫ２の入力端子 ７４ 第４の加算器 ７５ 第５の保持器 ７６ アドレスＡＤＲの出力端子 ８１ 値Ｓの入力端子 ８２ 第５の加算器 ８３ 第６の保持器 ８４ 第６の加算器 ８５ 第７の保持器 ８６ 値ｃの出力端子 ８７ 値ｉの出力端子 ８８ ｉ値生成器 ９１ 値ｅの入力端子 ９２ ゼロ判定器 ９３ アンド回路 ９４ タイミング生成器 ９５ ＣＬＲの出力端子 ９６ ＣＫ１の出力端子 ９７ ＣＫ２の出力端子 １０１ 鍵盤部 １０２ 押鍵検出回路 １０３ 単位波形区間位相データ発生回路 １０４ 単位波形繰返回数カウンタ １０５ 波形記憶装置 １０６ セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅谷 隆宏 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 田中 温子 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平３−180896（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 7/02

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】 格納語長をｎ（ビット）とし、データ語
   長ｍ（ビット）単位で連続して書き込まれた記憶装置の
   データをデータ番号値ｉに基づいて読み出すためのデコ
   ード装置であって、 データ番号値ｉとデータ語長ｍと格納語長ｎとを入力と
   し、値ａ＝ｉｎｔ（（ｉ×ｍ）／ｎ）（実数ｘを越えな
   い最大の整数をｉｎｔ（ｘ）とする）、値ｅ＝ｍｏｄ
   （ｉ×ｍ，ｎ）（実数ｘを実数ｙで割った剰余をｍｏｄ
   （ｘ，ｙ）とする）を演算し、ａをアドレスＡＤＲとし
   て出力する制御値演算器と、 前記制御値演算器の出力値ｅと格納語長ｎとデータ語長
   ｍとを入力とし、値ｄ＝ｍｏｄ（（ｎ−ｅ），ｎ）を演
   算し、値ｄとデータ語長ｍの大小の比較結果を転送指令
   値Ｔとして出力する転送制御器と、 前記転送制御器の転送指令値Ｔに基づいて、前記記憶装
   置からアドレスＡＤＲのデータＤＡＴの読み出しを制御
   し前回読み出したデータＤＡＴを保持し、少なくとも２
   つの隣接するアドレスのデータＤＡＴをシフトしてデー
   タＤを出力するデータ保持器と、 前記データ保持器の出力値Ｄと前記制御値演算器の出力
   値ｅ、格納語長ｎ、データ語長ｍに基づいて出力値Ｄか
   ら連続するｍビットのデータＤ（ｉ）を選択して出力す
   るデータ選択器と、を具備することを特徴とするデコー
   ド装置。
2. 【請求項２】 格納語長をｎ（ビット）とし、データ語
   長ｍ（ビット）単位で連続し、かつｍの値が特定のアド
   レスで変化するように書き込まれた記憶装置のデータを
   データ番号値ｉに基づいて読み出すためのデコード装置
   であって、 データ語長ｍを保持するｍ値保持器と、 データ番号値ｉとデータ語長ｍと格納語長ｎとを入力と
   し、値ａ＝ｉｎｔ（（ｉ×ｍ）／ｎ）（実数ｘを越えな
   い最大の整数をｉｎｔ（ｘ）とする）、値ｅ＝ｍｏｄ
   （ｉ×ｍ，ｎ）（実数ｘを実数ｙで割った剰余をｍｏｄ
   （ｘ，ｙ）とする）を演算して出力する制御値演算器
   と、 前記制御値演算器の出力値ａとオフセット値ＯＦＦとを
   入力とし、ａ＋ＯＦＦを演算してアドレスＡＤＲとして
   出力するアドレス生成器と、 前記制御値演算器の出力値ｅと格納語長ｎとデータ語長
   ｍとを入力とし、値ｄ＝ｍｏｄ（（ｎ−ｅ），ｎ）を演
   算し、値ｄとデータ語長ｍの大小の比較結果を転送指令
   値Ｔとして出力する転送制御器と、 前記転送制御器の転送指令値Ｔに基づいて、前記記憶装
   置からアドレスＡＤＲのデータＤＡＴの読み出しを制御
   し前回読み出したデータＤＡＴを保持し、少なくとも２
   つの隣接するアドレスＡＤＲのデータＤＡＴをシフトし
   てデータＤを出力するデータ保持器と、 前記データ保持器の出力値Ｄと前記制御値演算器の出力
   値ｅ、格納語長ｎ、データ語長ｍに基づいて出力値Ｄか
   ら連続するｍビットのデータＤ（ｉ）を選択して出力と
   するデータ選択器と、 外部よりクリア信号ＣＬＲ１及び新たなデータ語長ｍが
   入力されたときに、クリア信号ＣＬＲ１と値ｅ＝０の論
   理積の出力時に、前記制御値演算器に初期化するための
   クリア信号ＣＬＲ，前記ｍ値保持器にデータ語長ｍを保
   持する保持信号ＣＫ１，前記アドレス生成器にそのとき
   のアドレスＡＤＲをオフセット値ＯＦＦとして保持する
   ための保持信号ＣＫ２を夫々出力する更新制御器と、を
   具備することを特徴とするデコード装置。
3. 【請求項３】 前記制御値演算器は、 データの読み出し時にデータ番号値ｉの変化毎に真及び
   偽となるカウント制御値ｃを入力とし、カウント制御値
   ｃが真又は偽に夫々対応してデータ語長ｍと固定値０と
   を選択する選択器と、 信号を保持する第１，第２の保持器と、 前記選択器の出力と前記第１の保持器の値とを加算し、
   この加算結果を値ｅとして出力すると共に、再び前記第
   １の保持器に与える第１の加算器と、 前記第１の加算器の桁上げ値と前記第２の保持器の出力
   とを加算し、この加算結果を値ａとして出力すると共
   に、再び前記第２の保持器に与える第２の加算器と、を
   具備するものであることを特徴とする請求項１又は２記
   載のデコード装置。
4. 【請求項４】 前記転送制御器は、 格納語長ｎから値ｅを引く引算器と、 前記引算器の演算結果（ｎ−ｅ）を入力とし、値ｄ＝ｍ
   ｏｄ（（ｎ−ｅ），ｎ）を演算する剰余器と、 前記剰余器の出力値ｄがデータ語長ｍよりも小さいと
   き、転送指令値Ｔ＝真を出力する比較器と、を具備する
   ものであることを特徴とする請求項１又は２記載のデコ
   ード装置。
5. 【請求項５】 前記データ保持器は、 前記転送制御器の転送指令値Ｔが真のとき、前記記憶装
   置から格納語長ｎのデータＤＡＴを取り込む第３の保持
   器と、 前記第３の保持器が前記記憶装置から新規データＤＡＴ
   を取り込むとき、前記第３の保持器の保持する前回デー
   タを保持する第４の保持器と、を具備するものであるこ
   とを特徴とする請求項１又は２記載のデコード装置。
6. 【請求項６】 データ選択器は、 前記制御値演算器の出力する値ｅと前記記憶装置の格納
   語長ｎを加算する第３の加算器と、 前記第３の加算器の出力（ｅ＋ｎ）から値ｍを引く引算
   器と、 前記引算器の出力値（ｅ＋ｎ−ｍ）の数のシフトパルス
   ｃｋを発生するシフトパルス発生器と、 前記データ保持器の出力する値Ｄをパラレル入力とし、
   前記シフトパルス発生器より与えられるシフトパルスｃ
   ｋの数だけ値Ｄを下位ビット方向にシフトして下位ｍビ
   ットを出力するシフトレジスタと、を具備するものであ
   ることを特徴とする請求項１又は２記載のデコード装
   置。
7. 【請求項７】 前記アドレス生成器は、 保持データをクリアするクリア入力端を有し、オフセッ
   ト値ＯＦＦを保持する第５の保持器と、 前記制御値演算器の出力する値ａと前記第５の保持器の
   保持値を加算し、この加算値を再び前記第５の保持器に
   入力する第４の加算器と、を具備するものであることを
   特徴とする請求項２記載のデコード装置。
8. 【請求項８】 格納語長をｎ（ビット）とし、データ語
   長ｍ（ビット）単位で楽音データが連続して書き込まれ
   た記憶装置のデータを音高制御値Ｓに基づいて読み出
   し、楽音を合成する楽音合成装置であって、 データを保持する第６，第７の保持器，音高制御値Ｓと
   前記第６の保持器の値を加算し、この加算結果をカウン
   ト制御値ｃとして出力すると共に、再び前記第６の保持
   器に与える第５の加算器、前記第５の加算器の出力ｃと
   前記第７の保持器の出力を加算し加算結果をデータ番号
   値ｉとして出力すると共に、再び前記第７の保持器に与
   える第６の加算器を有するＳ値積分器と、 データ番号値ｉとデータ語長ｍと格納語長ｎとを入力と
   し、値ａ＝ｉｎｔ（（ｉ×ｍ）／ｎ）（実数ｘを越えな
   い最大の整数をｉｎｔ（ｘ）とする）、値ｅ＝ｍｏｄ
   （ｉ×ｍ，ｎ）（実数ｘを実数ｙで割った剰余をｍｏｄ
   （ｘ，ｙ）とする）を演算し、ａをアドレスＡＤＲとし
   て出力する制御値演算器と、 前記制御値演算器の出力値ｅと格納語長ｎとデータ語長
   ｍとを入力とし、値ｄ＝ｍｏｄ（（ｎ−ｅ），ｎ）を演
   算し、値ｄとデータ語長ｍの大小の比較結果を転送指令
   値Ｔとして出力する転送制御器と、 前記転送制御器の転送指令値Ｔに基づいて、前記記憶装
   置からアドレスＡＤＲのデータＤＡＴの読み出しを制御
   し前回読み出したデータＤＡＴを保持し、少なくとも２
   つの隣接するアドレスのデータＤＡＴをシフトしてデー
   タＤを出力するデータ保持器と、 前記データ保持器の出力値Ｄと前記制御値演算器の出力
   値ｅ、格納語長ｎ、データ語長ｍに基づいて出力値Ｄか
   ら連続するｍビットのデータＤ（ｉ）を選択して出力す
   るデータ選択器と、を具備することを特徴とする楽音合
   成装置。
9. 【請求項９】 格納語長をｎ（ビット）とし、データ語
   長ｍ（ビット）単位で連続し、かつｍの値が特定のアド
   レスで変化するように単位データが書き込まれた記憶装
   置のデータを音高制御値Ｓに基づいて読み出し、楽音を
   合成する楽音合成装置であって、 データを保持する第６，第７の保持器，音高制御値Ｓと
   前記第６の保持器の値を加算し、この加算結果をカウン
   ト制御値ｃとして出力すると共に、再び前記第６の保持
   器に与える第４の加算器、前記第５の加算器の出力ｃと
   前記第７の保持器の出力を加算し加算結果をデータ番号
   値ｉとして出力すると共に、再び前記第７の保持器に与
   える第６の加算器を有するＳ値積分器と、 データ語長ｍを保持するｍ値保持器と、 データ番号値ｉとデータ語長ｍと格納語長ｎとを入力と
   し、値ａ＝ｉｎｔ（（ｉ×ｍ）／ｎ）（実数ｘを越えな
   い最大の整数をｉｎｔ（ｘ）とする）、値ｅ＝ｍｏｄ
   （ｉ×ｍ，ｎ）（実数ｘを実数ｙで割った剰余をｍｏｄ
   （ｘ，ｙ）とする）を演算して出力する制御値演算器
   と、 前記制御値演算器の出力値ａとオフセット値ＯＦＦとを
   入力とし、ａ＋ＯＦＦを演算してアドレスＡＤＲとして
   出力するアドレス生成器と、 前記制御値演算器の出力値ｅと格納語長ｎとデータ語長
   ｍとを入力とし、値ｄ＝ｍｏｄ（（ｎ−ｅ），ｎ）を演
   算し、値ｄとデータ語長ｍの大小の比較結果を転送指令
   値Ｔとして出力する転送制御器と、 前記転送制御器の転送指令値Ｔに基づいて、前記記憶装
   置からアドレスＡＤＲのデータＤＡＴの読み出しを制御
   し前回読み出したデータＤＡＴを保持し、少なくとも２
   つの隣接するアドレスＡＤＲのデータＤＡＴをシフトし
   てデータＤを出力するデータ保持器と、 前記データ保持器の出力値Ｄと前記制御値演算器の出力
   値ｅ、格納語長ｎ、データ語長ｍに基づいて出力値Ｄか
   ら連続するｍビットのデータＤ（ｉ）を選択して出力と
   するデータ選択器と、 外部よりクリア信号ＣＬＲ１及び新たなデータ語長ｍが
   入力されたときに、クリア信号ＣＬＲ１と値ｅ＝０の論
   理積の出力時に、前記制御値演算器に初期化するための
   クリア信号ＣＬＲ，前記ｍ値保持器にデータ語長ｍを保
   持する保持信号ＣＫ１，前記アドレス生成器にそのとき
   のアドレスＡＤＲをオフセット値ＯＦＦとして保持する
   ための保持信号ＣＫ２を夫々出力する更新制御器と、を
   具備することを特徴とする楽音合成装置。
10. 【請求項１０】 前記データ選択器の出力を積分する出
    力積分器を更に具備することを特徴とする請求項８又は
    ９記載の楽音合成装置。
11. 【請求項１１】 前記制御値演算器は、 データの読み出し時にデータ番号値ｉの変化毎に真及び
    偽となるカウント制御値ｃを入力とし、カウント制御値
    ｃが真又は偽に夫々対応してデータ語長ｍと固定値０と
    を選択する選択器と、 信号を保持する第１，第２の保持器と、 前記選択器の出力と前記第１の保持器の値とを加算し、
    この加算結果を値ｅとして出力すると共に、再び前記第
    １の保持器に与える第１の加算器と、 前記第１の加算器の桁上げ値と前記第２の保持器の出力
    とを加算し、この加算結果を値ａとして出力すると共
    に、再び前記第２の保持器に与える第２の加算器と、を
    具備するものであることを特徴とする請求項８又は９記
    載の楽音合成装置。
12. 【請求項１２】 前記転送制御器は、 格納語長ｎから値ｅを引く引算器と、 前記引算器の演算結果（ｎ−ｅ）を入力とし、値ｄ＝ｍ
    ｏｄ（（ｎ−ｅ），ｎ）を演算する剰余器と、 前記剰余器の出力値ｄがデータ語長ｍよりも小さいと
    き、転送指令値Ｔ＝真を出力する比較器と、を具備する
    ものであることを特徴とする請求項８又は９記載の楽音
    合成装置。
13. 【請求項１３】 前記データ保持器は、 前記転送制御器の転送指令値Ｔが真のとき、前記記憶装
    置から格納語長ｎのデータＤＡＴを取り込む第３の保持
    器と、 前記第３の保持器が前記記憶装置から新規データＤＡＴ
    を取り込むとき、前記第３の保持器の保持する前回デー
    タを保持する第４の保持器と、を具備するものであるこ
    とを特徴とする請求項８又は９記載の楽音合成装置。
14. 【請求項１４】 データ選択器は、 前記制御値演算器の出力する値ｅと前記記憶装置の格納
    語長ｎを加算する第３の加算器と、 前記第３の加算器の出力（ｅ＋ｎ）から値ｍを引く引算
    器と、 前記引算器の出力値（ｅ＋ｎ−ｍ）の数のシフトパルス
    ｃｋを発生するシフトパルス発生器と、 前記データ保持器の出力する値Ｄをパラレル入力とし、
    前記シフトパルス発生器より与えられるシフトパルスｃ
    ｋの数だけ値Ｄを下位ビット方向にシフトして下位ｍビ
    ットを出力するシフトレジスタと、を具備するものであ
    ることを特徴とする請求項８又は９記載の楽音合成装
    置。
15. 【請求項１５】 前記アドレス生成器は、 保持データをクリアするクリア入力端を有し、オフセッ
    ト値ＯＦＦを保持する第５の保持器と、 前記制御値演算器の出力する値ａと前記第５の保持器の
    保持値を加算し、この加算値を再び前記第５の保持器に
    入力する第４の加算器と、を具備するものであることを
    特徴とする請求項９記載の楽音合成装置。