JP3094757B2 - 加速度検出素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、自動車が衝突した際の
衝撃から乗員を保護するためのエアバッグシステムに組
み込んで使用される圧電型加速度センサにかかり、詳し
くは、この圧電型加速度センサを構成する加速度検出素
子の製造方法に関する。

【０００２】

【従来の技術】近年、この種の圧電型加速度センサとし
ては、図２で示すような加速度検出素子、すなわち、信
号処理回路（図示していない）が組み付けられる回路基
板１０上に位置決めして隣接配置された一対の圧電素子
１１と、これら圧電素子１１上に共通して載置されたウ
ェイト１２とからなる加速度検出素子を備えたものが用
いられている。そして、これら圧電素子１１は圧電セラ
ミックスを用いて作製され、かつ、互いの側面同士が接
着剤（図示していない）を用いて対面接合されることに
よって一体化されたものであり、圧電素子１１の各々に
対しては加速度作用方向に沿った分極処理が施されてい
る。なお、これら圧電素子１１における分極方向Ａは回
路基板１０の表面と平行な向きに設定されており、この
分極方向Ａは加速度に対する検出感度が最も高くなる主
軸感度方向と合致している。

【０００３】また、この検出素子を構成するウェイト１
２は全く分極処理が施されていない圧電セラミックスを
用いて作製されたものであり、各圧電素子１１の下側表
面上に所定間隔だけ離間した状態で形成された素子電極
１３の各々は回路基板１０上の電極ランド１４に対し
て、また、これら圧電素子１１の上側表面を全面的に覆
って形成された共通電極１５に対してはウェイト１２の
下側表面がそれぞれ接着剤（図示していない）を介した
うえで接合されている。すなわち、この検出素子は、加
速度が加わることによって質量の大きなウェイト１２に
慣性力が発生し、かつ、このウェイト１２によって圧電
素子１１のそれぞれにせん断応力が加えられる結果、加
速度に比例した電荷及び電圧が発生するという圧電セラ
ミックスのせん断方式を検出原理として構成されたもの
である。

【０００４】ところで、この種の加速度検出素子を製造
するにあたっては、図４及び図５で示すような手順に従
った方法が採用されている。

【０００５】すなわち、まず、図４（ａ）で示すよう
に、予め分極処理が施された圧電セラミックスからなる
一対のブロック体１を用意し、これらの一面同士を接着
剤によって対面接合した後、この一体化されたブロック
接合体２に対し、図４（ａ）中の仮想線Ｂで示すような
所定幅ごとの切断加工を行うことによって所定厚みを有
するセラミックス接合板３を切り出す。なお、このセラ
ミックス接合板３は、図２で示した加速度検出素子にお
ける一対の圧電素子１１と対応するものである。

【０００６】そして、図４（ｂ）で示すように、セラミ
ックス接合板３の一方側表面における対面接合部３ａの
両側にわたる所定幅部分を覆うマスキング層４をレジス
ト材料などの印刷によって形成する。その後、このセラ
ミックス接合板３の両側表面に対する蒸着やスパッタリ
ングなどの電極形成処理を行うことにより、セラミック
ス接合板３の一方側表面上にはマスキング層４を介して
互いに分離された一対の素子電極層５を、また、その他
方側表面上には全面にわたる共通電極層６をそれぞれ形
成する。

【０００７】つぎに、図４（ｃ）で示すように、素子電
極層５同士の間に形成されていた所定幅のマスキング層
４を除去する。そして、図５で示すように、分極処理が
施されていない圧電セラミックスからなるウェイトブロ
ック体７を、セラミックス接合板３の共通電極層６上に
接着剤を用いたうえで接合する。その後、これら互いに
接合されて一体となったセラミックス接合板３及びウェ
イトブロック体７に対し、図５中の仮想線Ｃに沿うよう
な所定幅ごとの切断加工を行うと、図２で説明した構造
を有する加速度検出素子が製作されたことになる。な
お、図５において、図２と同一である部品、部分につい
ては同一符号を付している。さらに、このようにして製
作された加速度検出素子は、その長手方向に沿う両側の
端部１１ａが図５中の仮想線Ｄに沿うようにして切り落
とされることによって大きさが調整されたうえで完成す
る。

【０００８】

【発明が解決しようとする課題】ところで、前記従来例
方法においては、ブロック接合体２から切り出されたセ
ラミックス接合板３の一方側表面上に所定幅のマスキン
グ層４を形成し、かつ、このマスキング層４を介して互
いに分離された一対の素子電極層５を形成した後、マス
キング層４を除去することが行われている。そして、こ
のような手順に従った際には、セラミックス接合板３に
おける対面接合部３ａを基準とする振り分け状として形
成されるべきマスキング層４の形成精度が必ずしも良好
ではないため、このマスキング層４を介して形成された
素子電極層５それぞれの対面接合部３ａに対する形成位
置が均等とはならず、各素子電極層５が対面接合部３ａ
を基準としたうえでの対称位置ごとには形成されていな
いことが起こる。

【０００９】さらに、このようなことが起こっている
と、素子電極層５及び共通電極層６が形成されたセラミ
ックス接合板３から切り出された加速度検出素子の長手
方向に沿う両側の端部１１ａを切り落とした際における
素子電極１３、すなわち、各圧電素子１１の下側表面上
に形成された素子電極１３それぞれの大きさが異なるこ
とになり、占有面積の相違する素子電極１３を有する加
速度検出素子として完成してしまう。すなわち、このよ
うになるのは、加速度検出素子の両側における端部１１
ａを切り落とすに際し、マスキング層４と接していたた
めに微妙な凹凸状態となった素子電極層５の内側端面を
基準とすることができず、圧電素子１１同士間に残る対
面接合部３ａを基準としたうえでの切り落としを行わざ
るを得ないからである。

【００１０】そして、これら素子電極１３が互いに異な
る占有面積を有している場合には、加速度検出素子の有
する特性がばらつくことになり、品質管理上の不都合が
生じることになってしまう。また、このようになった加
速度検出素子を回路基板１０上に搭載した場合には、こ
の回路基板１０を厚み方向に押し曲げる力が加わった際
にもセンサ出力が送出されてしまうことになり、エアバ
ッグシステムの誤動作というような重大問題を引き起こ
す恐れも生じていた。

【００１１】本発明は、このような不都合に鑑みて創案
されたものであって、セラミックス接合板における対面
接合部を基準として対称となる位置ごとに素子電極層を
形成することができる加速度検出素子の製造方法を提供
するものである。

【００１２】

【課題を解決するための手段】本発明にかかる加速度検
出素子の製造方法は、圧電セラミックスからなるブロッ
ク体を対面接合したうえで切り出されたセラミックス接
合板の両側表面に対する電極形成処理を行った後、セラ
ミックス接合板の一方側表面上に形成された全面電極層
のうち、セラミックス接合板の対面接合部の両側にわた
る所定幅部分のみを除去して互いに分離された２つの素
子電極層を形成することを特徴としている。

【００１３】

【作用】上記方法によって全面電極層の所定幅部分を除
去する際には、セラミックス接合板の対面接合部を基準
とした位置決めを行ったうえでの正確な加工を実施する
ことが可能となる。そこで、対面接合部を基準とした除
去加工によって分離させられた素子電極層それぞれの形
成位置は対面接合部に対して均等となり、各素子電極層
は対面接合部を基準とした対称位置ごとに形成されてい
ることになる。

【００１４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００１５】図１は本実施例にかかる加速度検出素子の
製造方法における前段工程の手順を示す説明図であり、
この図１において図４と互いに同一もしくは相当する部
品、部分には同一符号を付している。なお、本実施例方
法における後段工程の手順については従来例方法と異な
らないので図５に基づいて説明することとし、また、本
実施例方法を採用して製造された加速度検出素子の構造
は図２で示した従来例と同一であるから説明を省略す
る。

【００１６】本実施例方法においては、まず、図１
（ａ）で示すように、予め所要の分極処理が施された圧
電セラミックスからなる一対のブロック体１を用意し、
かつ、これらの一面同士を接着剤によって対面接合した
後、この一体化されたブロック接合体２に対し、図１
（ａ）中の仮想線Ｂで示すような所定幅ごとの切断加工
を行うことによって所定厚みを有するセラミックス接合
板３を切り出す。そして、セラミックス接合板３の両側
表面に対する蒸着やスパッタリングなどの電極形成処理
を行うことにより、図１（ｂ）で示すように、このセラ
ミックス接合板３の両側表面上に所定厚みとされた全面
電極層８をそれぞれ形成する。なお、このセラミックス
接合板３の一方側表面上に形成された全面電極層８は後
段工程において一対の素子電極層５となり、また、その
他方側表面上に形成された全面電極層８はそのままの状
態で共通電極層６となるものである。

【００１７】つぎに、セラミックス接合板３の一方側表
面上に形成された全面電極層８のうち、セラミックス接
合板３における対面接合部３ａの両側にわたった所定幅
部分９、すなわち、図１（ｂ）中の仮想線で示すような
所定幅部分９を素子電極層５の形成に際して削り取るべ
き部分として設定する。その後、ダイサ（図示していな
い）といわれる溝加工用具を用いたうえでの溝加工を行
うことにより、全面電極層８のうちの所定幅部分９を削
り取って除去すると、図１（ｃ）で示すように、この除
去された所定幅部分９を介しては互いに分離された一対
の素子電極層５が形成されたことになる。

【００１８】ところで、このダイサを用いた所定幅部分
９の除去加工に際しては、セラミックス接合板３の対面
接合部３ａを基準とした位置決めを行ったうえでの正確
な加工を実施することが可能となるから、この際の除去
加工によって分離させられた素子電極層５それぞれの形
成位置は対面接合部３ａに対して均等となり、これら素
子電極層５は対面接合部３ａを基準とした対称位置ごと
に形成されていることになる。なお、この所定幅部分９
を除去するための方法がダイサを用いたうえでの削り取
り加工に限定されることはなく、エッチングなどの手法
を採用して行われるものであってもよいことは勿論であ
る。

【００１９】さらに、図５で示すように、セラミックス
接合板３の共通電極層６が形成された他方側表面上に
は、分極処理が施されていない圧電セラミックスからな
るウェイトブロック体７を接着剤によって接合する。そ
の後、これら互いに接合されたうえで一体となったセラ
ミックス接合板３及びウェイトブロック体７に対し、図
５中の仮想線Ｃに沿うような所定幅ごとの切断加工を行
うと、図２で説明した構造を有する加速度検出素子が製
作されたことになる。引き続き、このようにして製作さ
れた加速度検出素子は、その長手方向に沿う両側の端部
１１ａが図５中の仮想線Ｄに沿うようにして切り落とさ
れることによって大きさが調整されたうえで完成する。

【００２０】なお、ここでは、一体化されたセラミック
ス接合板３及びウェイトブロック体７から仮想線Ｃに沿
って切り出された加速度検出素子の長手方向に沿う両側
の端部１１ａを仮想線Ｄに沿って切り落とす手順を採用
するとしているが、この仮想線Ｄに沿っての端部１１ａ
切り落とし作業をセラミックス接合板３及びウェイトブ
ロック体７からなるブロック状態下で行うことも可能で
あり、このような手順を採用する方が効率的である。ま
た、本実施例方法では、セラミックス接合板３の一方側
表面上に素子電極層５を形成したうえで共通電極層６上
にウェイトブロック体７を接合するとしているが、この
手順に限られることはなく、ウェイトブロック体７を接
合したうえで素子電極層５を形成してもよいことは勿論
である。

【００２１】そして、この際における端部１１ａの切り
落としは、圧電素子１１同士間に残る対面接合部３ａを
基準としてではなく、所定幅部分９を除去することによ
って分離させられた素子電極層５のうちのいずれか一方
の内側端面を基準としたうえで行われる。すなわち、従
来例のようなマスキング層４と接していた素子電極層５
の場合とは異なり、全面電極８のうちの所定幅部分９を
削り取り除去することによって新たに形成された素子電
極層５の内側端面は凹凸状態を有さずに直線状態となる
から、端部１１ａの切り落としを行うに際しての基準と
なり得るのである。そこで、このような切り落とし作業
を行った場合には、前段工程におけるダイサを用いたう
えでの所定幅部分９の除去によって分離させられた素子
電極層５それぞれの形成位置がセラミックス接合板３の
対面接合部３ａに対して均等となっていなくても完成し
た加速度検出素子における素子電極１３、すなわち、各
圧電素子１１の下側表面上に形成された素子電極１３そ
れぞれの大きさは一致することになり、各素子電極１３
の占有面積は等しいものとなる。

【００２２】ところで、以上の説明においては、本実施
例方法によって製造される加速度検出素子が、図２で示
した通り、一対の圧電素子１１上にウェイト１２が共通
して載置された構造を有するとしている。しかしなが
ら、本実施例方法に従って製造される加速度検出素子の
構造が図２に限定されることはなく、例えば、図３で示
すような変形構造を有する加速度検出素子を本実施例方
法に従って製造することも可能である。すなわち、この
加速度検出素子は、ウェイト１２を具備しておらず、図
２の場合よりも高背化されて大質量化された一対の圧電
素子１１のみが回路基板１０上に隣接配置して取り付け
られたものであり、各圧電素子１１自体が大きな質量を
有していることによりウェイト１２に代わる機能を果た
すよう構成されたものである。

【００２３】そして、この構造とされた加速度検出素子
によれば、加速度作用時における圧電素子１１それぞれ
の自重によって慣性力が発生し、各圧電素子１１自体に
せん断応力が生じることになる結果、加速度に比例した
電荷及び電圧が発生することによって加速度が検出され
るのである。なお、この加速度検出素子を製造するに際
しては、ブロック接合体２からセラミックス接合板３を
切り出す図１（ａ）の工程において、このセラミックス
接合板３が大質量物として十分な厚みを有するものとな
るように切り出せばよいだけであり、このセラミックス
接合板３の両側表面上に全面電極層８を形成した後の工
程は、ウェイト１２に関わる内容を除いて上記製造方法
と同様である。

【００２４】

【発明の効果】以上説明したように、本発明にかかる加
速度検出素子の製造方法によれば、セラミックス接合板
の一方側表面上に形成された全面電極層のうち、セラミ
ックス接合板の対面接合部の両側にわたる所定幅部分の
みを除去して互いに分離された２つの素子電極層を形成
するのであるが、この全面電極層の所定幅部分を除去す
る際には、セラミックス接合板の対面接合部を基準とし
た位置決めを行ったうえでの正確な加工を実施すること
が可能となる。そこで、対面接合部を基準とした除去加
工によって分離させられた素子電極層それぞれの形成位
置は対面接合部に対して均等となり、これら素子電極層
は対面接合部を基準とした対称位置ごとに形成されてい
ることになる。

【００２５】そのため、加速度検出素子を構成する圧電
素子の下側表面上に形成された素子電極それぞれの形成
位置が対称となる結果、加速度検出素子の特性ばらつき
も生じないことになる。また、この加速度検出素子が搭
載された回路基板を厚み方向に沿って押し曲げる力が加
わってもセンサ出力が送出されることは起こらなくなる
結果、エアバッグシステムの誤動作というような重大問
題を引き起こす恐れは全くないという効果も得られるこ
とになる。

【図面の簡単な説明】

【図１】本実施例方法における前段工程の手順を示す説
明図である。

【図２】本実施例及び従来例方法に従って製造された加
速度検出素子の構造を示す説明図である。

【図３】本実施例方法に従って製造された加速度検出素
子の変形構造を示す説明図である。

【図４】従来例方法における前段工程の手順を示す工程
説明図である。

【図５】本実施例及び従来例方法における後段工程の手
順を示す説明図である。

【符号の説明】

１ ブロック体 ３ セラミックス接合板 ３ａ 対面接合部 ５ 素子電極層 ６ 共通電極層 ８ 全面電極層 ９ 所定幅部分

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−188081（ＪＰ，Ａ) 特開 平５−267742（ＪＰ，Ａ) 特開 平２−159980（ＪＰ，Ａ) 特開 平６−268276（ＪＰ，Ａ) 特開 平６−222074（ＪＰ，Ａ) 特開 平５−215766（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01P 15/09 H01L 29/84 H01L 41/09

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 圧電セラミックスからなるブロック体
   （１）を対面接合したうえで切り出されたセラミックス
   接合板（３）の両側表面に対する電極形成処理を行った
   後、 セラミックス接合板（３）の一方側表面上に形成された
   全面電極層（８）のうち、セラミックス接合板（３）に
   おける対面接合部（３ａ）の両側にわたる所定幅部分
   （９）を除去して互いに分離された２つの素子電極層
   （５）を形成することを特徴とする加速度検出素子の製
   造方法。