JP3082655B2 - 可変利得増幅回路 - Google Patents
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- Power Engineering (AREA)
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- Networks Using Active Elements (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、可変利得増幅回路
に関し、特に低電源電圧で高速動作するバイポーラトラ
ンジスタ構成の可変利得増幅回路に関する。
に関し、特に低電源電圧で高速動作するバイポーラトラ
ンジスタ構成の可変利得増幅回路に関する。
【０００２】
【従来の技術】液晶表示装置は、当初電卓やディジタル
時計の表示として登場し、現在、パーソナルコンピュー
タ、テレビまたはワードプロセッサ等の表示装置として
急速に普及しつつある。特に、携帯用装置として電池駆
動の機器が重要となってきている。
時計の表示として登場し、現在、パーソナルコンピュー
タ、テレビまたはワードプロセッサ等の表示装置として
急速に普及しつつある。特に、携帯用装置として電池駆
動の機器が重要となってきている。
【０００３】これら液晶表示装置のうちマトリックス配
置された液晶に一種の記憶動作をさせるトランジスタま
たはダイオードのアクティブ素子を含む各々の画素を有
するアクティブマトリックス型の液晶表示装置が、良好
なコントラスト比の高画質表示を実現できるため注目さ
れている。すなわち、上記アクティブ素子はオン／オフ
するスイッチとして動作し、走査信号により選択状態
（オン状態）にあるアクティブ素子を介して表示信号が
画素に伝達される。その後上述の選択されたアクティブ
素子が非選択状態（オフ状態）になると画素に印加され
た表示信号は電荷の状態で各画素に保持され常時液晶を
駆動し、その結果この液晶はそのスタティク特性を良好
に再現し、高画質を実現できる。
置された液晶に一種の記憶動作をさせるトランジスタま
たはダイオードのアクティブ素子を含む各々の画素を有
するアクティブマトリックス型の液晶表示装置が、良好
なコントラスト比の高画質表示を実現できるため注目さ
れている。すなわち、上記アクティブ素子はオン／オフ
するスイッチとして動作し、走査信号により選択状態
（オン状態）にあるアクティブ素子を介して表示信号が
画素に伝達される。その後上述の選択されたアクティブ
素子が非選択状態（オフ状態）になると画素に印加され
た表示信号は電荷の状態で各画素に保持され常時液晶を
駆動し、その結果この液晶はそのスタティク特性を良好
に再現し、高画質を実現できる。
【０００４】この種の従来の液晶表示装置の一構成例を
示す図６を参照すると、この液晶表示装置は、１２８０
行×１０２４列のアクティブ素子を含む上記画素を有す
るＬＣＤパネル６０１と、このＬＣＤパネル６０１のア
クティブ素子に上記表示信号を伝達するソースドライバ
６０２の複数個と、上記アクティブ素子のオン／オフを
制御する上述の走査信号を伝達するゲートドライバ６０
３の複数個と、この液晶表示装置の表示信号を生成する
ＲＧＢのアナログ入力信号を受けアナログ信号処理をす
るアナログ信号処理回路６０４と、これらＲＧＢのアナ
ログ信号のそれぞれの反転信号を生成し上述の表示信号
としてソースドライバ６０２に供給するデータ反転回路
６０５と、アナログ信号処理回路６０４およびデータ反
転回路６０５の直流レベルを制御するＤＣ−ＤＣコンバ
ータ６０６と、クロック信号を受けてこの液晶表示装置
のソースドライバ６０２、ゲートドライバ６０３、デー
タ反転回路６０５およびアナログ信号処理回路６０４の
それぞれのタイミングを制御するタイミングコントロー
ラ６０７とを有する構成である。
示す図６を参照すると、この液晶表示装置は、１２８０
行×１０２４列のアクティブ素子を含む上記画素を有す
るＬＣＤパネル６０１と、このＬＣＤパネル６０１のア
クティブ素子に上記表示信号を伝達するソースドライバ
６０２の複数個と、上記アクティブ素子のオン／オフを
制御する上述の走査信号を伝達するゲートドライバ６０
３の複数個と、この液晶表示装置の表示信号を生成する
ＲＧＢのアナログ入力信号を受けアナログ信号処理をす
るアナログ信号処理回路６０４と、これらＲＧＢのアナ
ログ信号のそれぞれの反転信号を生成し上述の表示信号
としてソースドライバ６０２に供給するデータ反転回路
６０５と、アナログ信号処理回路６０４およびデータ反
転回路６０５の直流レベルを制御するＤＣ−ＤＣコンバ
ータ６０６と、クロック信号を受けてこの液晶表示装置
のソースドライバ６０２、ゲートドライバ６０３、デー
タ反転回路６０５およびアナログ信号処理回路６０４の
それぞれのタイミングを制御するタイミングコントロー
ラ６０７とを有する構成である。
【０００５】この液晶表示装置は、例えば１０７．５Ｍ
Ｈｚの高速のクロック信号で動作するので、この従来の
液晶表示装置は、高速で動作するアナログ信号処理回路
６０４を含む構成である。
Ｈｚの高速のクロック信号で動作するので、この従来の
液晶表示装置は、高速で動作するアナログ信号処理回路
６０４を含む構成である。
【０００６】さらに、このアナログ信号処理回路６０４
は、その構成要素としてアナログ入力信号をその高速性
を損うことなく、利得を連続的に変えられる高速アンプ
の可変利得増幅回路を有している。
は、その構成要素としてアナログ入力信号をその高速性
を損うことなく、利得を連続的に変えられる高速アンプ
の可変利得増幅回路を有している。
【０００７】上述した高速アンプの可変利得増幅回路
は、例えば、ギルバートの積分回路として「超ＬＳＩの
ためアナログ集積回路技術（下巻）、ＰＰ１７２、中原
富士朗他訳、１９９０年、倍風館発行」に開示されてい
る。
は、例えば、ギルバートの積分回路として「超ＬＳＩの
ためアナログ集積回路技術（下巻）、ＰＰ１７２、中原
富士朗他訳、１９９０年、倍風館発行」に開示されてい
る。
【０００８】この従来の可変利得増幅回路の構成例を示
す図４を参照すると、この従来の可変利得増幅回路は、
入力信号ＶＩＮをベースに受け高電位電源端子ＶＣＣに
コレクタを接続するトランジスタＱ４０と定電位Ｖ４１
をベースに受けるトランジスタＱ４１を備え、トランジ
スタＱ４０のエミッタを抵抗Ｒ４１を介し、トランジス
タＱ４１のエミッタを抵抗Ｒ４２を介して共通接続して
エミッタ抵抗付差動増幅回路４０を有する構成である。
す図４を参照すると、この従来の可変利得増幅回路は、
入力信号ＶＩＮをベースに受け高電位電源端子ＶＣＣに
コレクタを接続するトランジスタＱ４０と定電位Ｖ４１
をベースに受けるトランジスタＱ４１を備え、トランジ
スタＱ４０のエミッタを抵抗Ｒ４１を介し、トランジス
タＱ４１のエミッタを抵抗Ｒ４２を介して共通接続して
エミッタ抵抗付差動増幅回路４０を有する構成である。
【０００９】また、抵抗Ｒ４１および抵抗Ｒ４２の共通
接続点には定電流源Ｉ４を接続する構成である。
接続点には定電流源Ｉ４を接続する構成である。
【００１０】さらに、この従来の可変利得増幅回路は、
定電位Ｖ４２をベースに受けるトランジスタＱ４２のエ
ミッタと定電位Ｖ４３をベースに受けるトランジスタＱ
４３のエミッタとをそれぞれ共通接続し、トランジスタ
Ｑ４３のコレクタと高電位電源端子ＶＣＣとの間に抵抗
Ｒ４３を挿入接続し、トランジスタＱ４３のコレクタか
らこの可変利得増幅回路の出力信号ＶＯＵＴを出力する
利得制御回路４１を有する構成である。
定電位Ｖ４２をベースに受けるトランジスタＱ４２のエ
ミッタと定電位Ｖ４３をベースに受けるトランジスタＱ
４３のエミッタとをそれぞれ共通接続し、トランジスタ
Ｑ４３のコレクタと高電位電源端子ＶＣＣとの間に抵抗
Ｒ４３を挿入接続し、トランジスタＱ４３のコレクタか
らこの可変利得増幅回路の出力信号ＶＯＵＴを出力する
利得制御回路４１を有する構成である。
【００１１】次に、この従来の可変利得増幅回路の利得
について説明する。
について説明する。
【００１２】今、エミッタ抵抗付差動増幅回路の利得を
求める際に、トランジスタＱ４１のコレクタと高電位電
源端子ＶＣＣとの間に固定利得を得るため、抵抗Ｒ５３
を挿入接続し、トランジスタＱ４１のコレクタから出力
信号ＶＯＵＴを出力するエミッタ抵抗付差動増幅回路の
基本回路構成を示す図５を参照すると、このエミッタ抵
抗付差動増幅回路の利得Ｇ０は定電流源Ｉ１との組合せ
で、文献「半導体回路設計技術、玉井徳迪監修、Ｐ２６
７、日経マグロウヒル社、昭６３年４月２２日発行」の
式（７．８９）によれば、 Ｇ０＝Ｒ５３／（Ｒ４１＋Ｒ４２） … （１） として求められる。
求める際に、トランジスタＱ４１のコレクタと高電位電
源端子ＶＣＣとの間に固定利得を得るため、抵抗Ｒ５３
を挿入接続し、トランジスタＱ４１のコレクタから出力
信号ＶＯＵＴを出力するエミッタ抵抗付差動増幅回路の
基本回路構成を示す図５を参照すると、このエミッタ抵
抗付差動増幅回路の利得Ｇ０は定電流源Ｉ１との組合せ
で、文献「半導体回路設計技術、玉井徳迪監修、Ｐ２６
７、日経マグロウヒル社、昭６３年４月２２日発行」の
式（７．８９）によれば、 Ｇ０＝Ｒ５３／（Ｒ４１＋Ｒ４２） … （１） として求められる。
【００１３】したがって、従来の可変利得増幅回路の利
得ＧＸは、定電位Ｖ４２およびＶ４３のそれぞれをベー
スに受けるトランジスタＱ４２およびトランジスタＱ４
３により構成される差動回路でトランジスタＱ４１のコ
レクタ電流を制御することにより利得Ｇ０に対して可変
利得増幅回路の構成とすることができる。
得ＧＸは、定電位Ｖ４２およびＶ４３のそれぞれをベー
スに受けるトランジスタＱ４２およびトランジスタＱ４
３により構成される差動回路でトランジスタＱ４１のコ
レクタ電流を制御することにより利得Ｇ０に対して可変
利得増幅回路の構成とすることができる。
【００１４】この利得制御回路４１の出力信号ＶＯＵＴ
は抵抗Ｒ５３を抵抗Ｒ４３に置き換えて構成されるが、
この利得制御回路４１の制御範囲は定電位Ｖ４２および
Ｖ４３の電位で決定される。
は抵抗Ｒ５３を抵抗Ｒ４３に置き換えて構成されるが、
この利得制御回路４１の制御範囲は定電位Ｖ４２および
Ｖ４３の電位で決定される。
【００１５】すなわち、可変利得ＧＸは ＧＸ＝（Ｒ４３／（Ｒ４１＋Ｒ４２））／（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ４２−Ｖ４３））） … （２） として求められる。
【００１６】ここで、ｑは電子の電荷を表し、ｋはボル
ツマン定数を表し、Ｔは絶対温度を表すこととする。
ツマン定数を表し、Ｔは絶対温度を表すこととする。
【００１７】定電位Ｖ４２およびＶ４３間の電位を変化
させることにより、この従来の可変利得増幅回路の利得
ＧＸは０から最大（Ｒ４３／（Ｒ４１＋Ｒ４２））まで
連続的に変化させることができる。また、エミッタ抵抗
付差動増幅回路４０の構成要素としてのバイポーラトラ
ンジスタＱ４０およびＱ４１をバイポーラトランジスタ
の活性領域で動作させる構成であり、利得制御回路４１
の構成要素としてのバイポーラトランジスタＱ４２およ
びＱ４３もエミッタ抵抗付差動増幅回路４０の動作領域
と同様にバイポーラトランジスタの活性領域で動作させ
る構成であるので、この従来の可変利得増幅回路の動作
は高速の領域に適している。
させることにより、この従来の可変利得増幅回路の利得
ＧＸは０から最大（Ｒ４３／（Ｒ４１＋Ｒ４２））まで
連続的に変化させることができる。また、エミッタ抵抗
付差動増幅回路４０の構成要素としてのバイポーラトラ
ンジスタＱ４０およびＱ４１をバイポーラトランジスタ
の活性領域で動作させる構成であり、利得制御回路４１
の構成要素としてのバイポーラトランジスタＱ４２およ
びＱ４３もエミッタ抵抗付差動増幅回路４０の動作領域
と同様にバイポーラトランジスタの活性領域で動作させ
る構成であるので、この従来の可変利得増幅回路の動作
は高速の領域に適している。
【００１８】
【発明が解決しようとする課題】しかしながら、従来の
可変利得増幅回路は、その高速性の利点を有効に活すた
め上述したようにその構成要素のバイポーラトランジス
タを活性領域で動作させる必要がある。
可変利得増幅回路は、その高速性の利点を有効に活すた
め上述したようにその構成要素のバイポーラトランジス
タを活性領域で動作させる必要がある。
【００１９】すなわち、トランジスタＱ４１を活性領域
で動作させるためには、トランジスタＱ４１のコレクタ
・エミッタ飽和電圧（ＶＣＥＳＡＴ）を１Ｖ以上とする
ことが必要で、定電位Ｖ４２および定電位Ｖ４３の電位
のそれぞれは、定電位Ｖ４１に対してトランジスタＱ４
１のコレクタ・エミッタ飽和電位（ＶＣＥＳＡＴ）分以
上の電位に設定しなければならない。
で動作させるためには、トランジスタＱ４１のコレクタ
・エミッタ飽和電圧（ＶＣＥＳＡＴ）を１Ｖ以上とする
ことが必要で、定電位Ｖ４２および定電位Ｖ４３の電位
のそれぞれは、定電位Ｖ４１に対してトランジスタＱ４
１のコレクタ・エミッタ飽和電位（ＶＣＥＳＡＴ）分以
上の電位に設定しなければならない。
【００２０】より具体的には、定電位Ｖ４１は、定電位
Ｖ４２および定電位Ｖ４３のそれぞれの電位より１Ｖ程
度以上高い電位に設定する必要があった。
Ｖ４２および定電位Ｖ４３のそれぞれの電位より１Ｖ程
度以上高い電位に設定する必要があった。
【００２１】したがって、出力信号ＶＯＵＴの出力振幅
ＶＬが大きい場合には、さらにトランジスタＱ４２を活
性領域で動作させるため、高電位電流ＶＣＣは定電位Ｖ
４３と出力振幅ＶＬの和以上に設定する必要があり、可
変利得増幅回路の電源電圧を高く設定しなければなら
ず、可変利得増幅回路の消費電力が増加してしまう問題
点があった。
ＶＬが大きい場合には、さらにトランジスタＱ４２を活
性領域で動作させるため、高電位電流ＶＣＣは定電位Ｖ
４３と出力振幅ＶＬの和以上に設定する必要があり、可
変利得増幅回路の電源電圧を高く設定しなければなら
ず、可変利得増幅回路の消費電力が増加してしまう問題
点があった。
【００２２】本発明の目的は、上記問題に鑑み、消費電
力を低減することができる可変利得増幅回路を提供する
ことにある。また、本発明の他の目的は出力振幅で大き
くできる可変利得増幅回路を提供することにある。
力を低減することができる可変利得増幅回路を提供する
ことにある。また、本発明の他の目的は出力振幅で大き
くできる可変利得増幅回路を提供することにある。
【００２３】
【課題を解決するための手段】本発明の可変利得増幅回
路は、入力信号をベースに受ける第１のバイポーラトラ
ンジスタと、この第１のバイポーラトランジスタのエミ
ッタに一端を接続する第１の抵抗と、第１の定電位をベ
ースに受ける第２のバイポーラトランジスタと、この第
２のバイポーラトランジスタのエミッタに一端を接続す
る第２の抵抗と、前記第１の抵抗の他端および前記第２
の抵抗の他端とを共通接続しこの共通接続点に接続され
た定電流源と、前記第２のバイポーラトランジスタのコ
レクタと高電位電源端子との間に接続され前記第２のバ
イポーラトランジスタのコレクタから第１の出力信号を
出力する第３の抵抗と、前記第２のバイポーラトランジ
スタのエミッタにエミッタを接続しベースに第２の定電
位を受け前記第２のバイポーラトランジスタのエミッタ
電流を制御する第３のバイポーラトランジスタとを有す
る構成である。
路は、入力信号をベースに受ける第１のバイポーラトラ
ンジスタと、この第１のバイポーラトランジスタのエミ
ッタに一端を接続する第１の抵抗と、第１の定電位をベ
ースに受ける第２のバイポーラトランジスタと、この第
２のバイポーラトランジスタのエミッタに一端を接続す
る第２の抵抗と、前記第１の抵抗の他端および前記第２
の抵抗の他端とを共通接続しこの共通接続点に接続され
た定電流源と、前記第２のバイポーラトランジスタのコ
レクタと高電位電源端子との間に接続され前記第２のバ
イポーラトランジスタのコレクタから第１の出力信号を
出力する第３の抵抗と、前記第２のバイポーラトランジ
スタのエミッタにエミッタを接続しベースに第２の定電
位を受け前記第２のバイポーラトランジスタのエミッタ
電流を制御する第３のバイポーラトランジスタとを有す
る構成である。
【００２４】また、本発明の可変利得増幅回路は、前記
第３のバイポーラトランジスタのコレクタと前記高電位
電源端子との間に接続され前記第３のバイポーラトラン
ジスタのコレクタから第２の出力信号を出力する第４の
抵抗を有する構成とすることもできる。
第３のバイポーラトランジスタのコレクタと前記高電位
電源端子との間に接続され前記第３のバイポーラトラン
ジスタのコレクタから第２の出力信号を出力する第４の
抵抗を有する構成とすることもできる。
【００２５】さらにまた、本発明の他の可変利得増幅回
路は入力信号をベースに受ける第１のバイポーラトラン
ジスタと、この第１のバイポーラトランジスタのエミッ
タに一端を接続する第１の抵抗と、第１の定電位をベー
スに受ける第２のバイポーラトランジスタと、この第２
のバイポーラトランジスタのエミッタに一端を接続する
第２の抵抗と、前記第１の抵抗の他端および前記第２の
抵抗の他端とを共通接続しこの共通接続点に接続された
定電流源と、前記第２のバイポーラトランジスタのコレ
クタと高電位電源端子との間に接続され前記第２のバイ
ポーラトランジスタのコレクタ電流を制御する制御回路
と、一端を前記高電位電源端子に接続され他端を前記制
御回路に接続され前記他端から出力信号を出力する第３
の抵抗と、前記第２のバイポーラトランジスタのエミッ
タにエミッタを接続しベースに第２の定電位を受け前記
第２のバイポーラトランジスタのエミッタ電流を制御す
る第３のバイポーラトランジスタとを有する構成であ
る。
路は入力信号をベースに受ける第１のバイポーラトラン
ジスタと、この第１のバイポーラトランジスタのエミッ
タに一端を接続する第１の抵抗と、第１の定電位をベー
スに受ける第２のバイポーラトランジスタと、この第２
のバイポーラトランジスタのエミッタに一端を接続する
第２の抵抗と、前記第１の抵抗の他端および前記第２の
抵抗の他端とを共通接続しこの共通接続点に接続された
定電流源と、前記第２のバイポーラトランジスタのコレ
クタと高電位電源端子との間に接続され前記第２のバイ
ポーラトランジスタのコレクタ電流を制御する制御回路
と、一端を前記高電位電源端子に接続され他端を前記制
御回路に接続され前記他端から出力信号を出力する第３
の抵抗と、前記第２のバイポーラトランジスタのエミッ
タにエミッタを接続しベースに第２の定電位を受け前記
第２のバイポーラトランジスタのエミッタ電流を制御す
る第３のバイポーラトランジスタとを有する構成であ
る。
【００２６】
【発明の実施の形態】次に、本発明の第１の実施例の可
変利得増幅回路について図面を参照して説明する。
変利得増幅回路について図面を参照して説明する。
【００２７】本発明の第１の実施例の可変利得増幅回路
の構成を示す図１を参照すると、この実施例の可変利得
増幅回路は、入力信号ＶＩＮをベースに受け高電位電源
端子ＶＣＣにコレクタを接続する第１のトランジスタＱ
１０と、定電位Ｖ１１をベースに受ける第２のトランジ
スタＱ１１と、トランジスタＱ１０のエミッタに一端を
接続するエミッタ抵抗Ｒ１１と、トランジスタＱ１１の
エミッタに一端を接続するエミッタ抵抗Ｒ１２と、エミ
ッタ抵抗Ｒ１１の他端およびエミッタ抵抗Ｒ１２の他端
のそれぞれを共通接続しこの接続点に接続された定電流
源Ｉ１と、トランジスタＱ１１のコレクタと高電位電源
端子ＶＣＣとの間に挿入接続された出力信号ＶＯＵＴを
出力する出力抵抗Ｒ１３とを備え、トランジスタＱ１１
のコレクタと出力抵抗Ｒ１３の接続点から出力信号ＶＯ
ＵＴを出力する構成である。
の構成を示す図１を参照すると、この実施例の可変利得
増幅回路は、入力信号ＶＩＮをベースに受け高電位電源
端子ＶＣＣにコレクタを接続する第１のトランジスタＱ
１０と、定電位Ｖ１１をベースに受ける第２のトランジ
スタＱ１１と、トランジスタＱ１０のエミッタに一端を
接続するエミッタ抵抗Ｒ１１と、トランジスタＱ１１の
エミッタに一端を接続するエミッタ抵抗Ｒ１２と、エミ
ッタ抵抗Ｒ１１の他端およびエミッタ抵抗Ｒ１２の他端
のそれぞれを共通接続しこの接続点に接続された定電流
源Ｉ１と、トランジスタＱ１１のコレクタと高電位電源
端子ＶＣＣとの間に挿入接続された出力信号ＶＯＵＴを
出力する出力抵抗Ｒ１３とを備え、トランジスタＱ１１
のコレクタと出力抵抗Ｒ１３の接続点から出力信号ＶＯ
ＵＴを出力する構成である。
【００２８】さらに、この実施例の可変利得増幅回路
は、その利得Ｇ１を連続的に変化させるように定電位Ｖ
１２をベースに受けエミッタをトランジスタＱ１１のエ
ミッタに接続しコレクタを高電位電源端子ＶＣＣに接続
してトランジスタＱ１１のエミッタ電流を制御するトラ
ンジスタＱ１２を有する構成である。
は、その利得Ｇ１を連続的に変化させるように定電位Ｖ
１２をベースに受けエミッタをトランジスタＱ１１のエ
ミッタに接続しコレクタを高電位電源端子ＶＣＣに接続
してトランジスタＱ１１のエミッタ電流を制御するトラ
ンジスタＱ１２を有する構成である。
【００２９】次に、本発明の第１の実施例の可変利得増
幅回路の動作について説明する。
幅回路の動作について説明する。
【００３０】まず、この実施例の可変利得増幅回路の利
得を求める際に、従来技術の可変利得増幅回路で説明し
たエミッタ抵抗付差動増幅回路の基本回路構成の利得を
求めた手順と同様にこの利得Ｇ１０を求める。
得を求める際に、従来技術の可変利得増幅回路で説明し
たエミッタ抵抗付差動増幅回路の基本回路構成の利得を
求めた手順と同様にこの利得Ｇ１０を求める。
【００３１】文献「半導体回路設計技術、玉井徳迪監
修、日経マグロウヒル社、Ｐ２６７、昭６３年４月２２
日発行」によれば、この実施例の可変利得増幅回路の基
本回路の出力電圧ＶＯＵＴは ＶＯＵＴ＝ＶＣＣ−Ｒ１３・ＩＣ … （３） と与えられる。この出力電圧ＶＯＵＴの入力電圧（ＶＩ
Ｎ−Ｖ１１）に対する利得Ｇ１０は上式（３）の直流の
式を微分して求められる。
修、日経マグロウヒル社、Ｐ２６７、昭６３年４月２２
日発行」によれば、この実施例の可変利得増幅回路の基
本回路の出力電圧ＶＯＵＴは ＶＯＵＴ＝ＶＣＣ−Ｒ１３・ＩＣ … （３） と与えられる。この出力電圧ＶＯＵＴの入力電圧（ＶＩ
Ｎ−Ｖ１１）に対する利得Ｇ１０は上式（３）の直流の
式を微分して求められる。
【００３２】したがって、
【００３３】
【数１】 すなわち、Ｇ１０＝Ｒ１３／（Ｒ１１＋Ｒ１２） … （５） として求められるのは従来技術と同様である。
【００３４】さらに、この実施例の可変利得増幅回路
は、トランジスタＱ１１のエミッタ電流ＩＥ１１を制御
するように定電位Ｖ１２をベースに受けエミッタをトラ
ンジスタＱ１１のエミッタに接続する構成であるのでト
ランジスタＱ１１のエミッタ電流ＩＥ１１は係数Ｋとし
て Ｋ＝１／（１＋ｅｘｐ（（ｑ／ｋＴ）・（Ｖ１１−Ｖ１２）））… （６） の電流制御を受ける。
は、トランジスタＱ１１のエミッタ電流ＩＥ１１を制御
するように定電位Ｖ１２をベースに受けエミッタをトラ
ンジスタＱ１１のエミッタに接続する構成であるのでト
ランジスタＱ１１のエミッタ電流ＩＥ１１は係数Ｋとし
て Ｋ＝１／（１＋ｅｘｐ（（ｑ／ｋＴ）・（Ｖ１１−Ｖ１２）））… （６） の電流制御を受ける。
【００３５】この結果、この実施例の可変利得増幅回路
の利得Ｇ１は Ｇ１＝Ｋ・Ｇ１０ ＝（Ｒ１３／（Ｒ１１＋Ｒ１２））／（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ１１−Ｖ１２））） … （７） のように求められる。
の利得Ｇ１は Ｇ１＝Ｋ・Ｇ１０ ＝（Ｒ１３／（Ｒ１１＋Ｒ１２））／（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ１１−Ｖ１２））） … （７） のように求められる。
【００３６】式（７）と式（２）を比較すると、従来技
術の可変利得増幅回路と同様に、本発明の可変利得増幅
回路の利得Ｇ１はその利得を０から最大Ｒ１３／（Ｒ１
１＋Ｒ１２）まで連続的に変化させることができる。
術の可変利得増幅回路と同様に、本発明の可変利得増幅
回路の利得Ｇ１はその利得を０から最大Ｒ１３／（Ｒ１
１＋Ｒ１２）まで連続的に変化させることができる。
【００３７】さらに、本発明の可変利得増幅回路は、従
来技術の可変利得増幅回路の２段構成に比較して１段の
構成にできるので、トランジスタＱ１１のベース電位は
電位Ｖ４３に比較して１Ｖ程度低く設定できる。
来技術の可変利得増幅回路の２段構成に比較して１段の
構成にできるので、トランジスタＱ１１のベース電位は
電位Ｖ４３に比較して１Ｖ程度低く設定できる。
【００３８】その結果、電池駆動による電源電圧をさら
に１Ｖ程度下げることができ、可変利得増幅回路の消費
電力を低減できる効果がある。
に１Ｖ程度下げることができ、可変利得増幅回路の消費
電力を低減できる効果がある。
【００３９】次に、本発明の第２の実施例の可変利得増
幅回路について説明する。
幅回路について説明する。
【００４０】図２を参照すると、本発明の第２の実施例
の可変利得増幅回路は、定電位Ｖ１２をベースに受ける
トランジスタＱ１２のコレクタと高電位電源端子ＶＣＣ
との間に出力抵抗Ｒ１４を挿入接続し、トランジスタＱ
１２のコレクタと出力抵抗１４の接続点から第２の出力
信号ＶＯＵＴ２を出力する以外は第１の実施例の可変利
得増幅回路と同一の構成でその同一構成要素には同じ参
照符号を付してある。
の可変利得増幅回路は、定電位Ｖ１２をベースに受ける
トランジスタＱ１２のコレクタと高電位電源端子ＶＣＣ
との間に出力抵抗Ｒ１４を挿入接続し、トランジスタＱ
１２のコレクタと出力抵抗１４の接続点から第２の出力
信号ＶＯＵＴ２を出力する以外は第１の実施例の可変利
得増幅回路と同一の構成でその同一構成要素には同じ参
照符号を付してある。
【００４１】この実施例の可変利得増幅回路の第２の出
力信号ＶＯＵＴ２の利得Ｇ２２は、第１の出力信号ＶＯ
ＵＴ１の利得Ｇ２１が式（７）で表わされているので Ｇ２２＝（Ｒ１４／（Ｒ１１＋Ｒ１２））／（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ１２−Ｖ１１））） … （８） と求められる。
力信号ＶＯＵＴ２の利得Ｇ２２は、第１の出力信号ＶＯ
ＵＴ１の利得Ｇ２１が式（７）で表わされているので Ｇ２２＝（Ｒ１４／（Ｒ１１＋Ｒ１２））／（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ１２−Ｖ１１））） … （８） と求められる。
【００４２】このように、この実施例の可変利得増幅回
路は、相補的に利得をそれぞれ連続的に可変できる。
路は、相補的に利得をそれぞれ連続的に可変できる。
【００４３】次に、本発明の第３の実施例の可変利得増
幅回路について説明する。
幅回路について説明する。
【００４４】本発明の第３の実施例の可変利得増幅回路
の回路構成を示す図３を参照すると、この実施例の可変
利得増幅回路は、入力信号ＶＩＮをベースに受け高電位
電源端子ＶＣＣにコレクタを接続するトランジスタＱ１
０と、定電位Ｖ１１をベースに受けるトランジスタＱ１
１とを備え、トランジスタＱ１０のエミッタをエミッタ
抵抗Ｒ１１およびエミッタ抵抗Ｒ１２のそれぞれを介し
てトランジスタＱ１１のエミッタと接続し、エミッタ抵
抗Ｒ１１とエミッタ抵抗Ｒ１２の接続点に定電流源Ｉ１
を接続する構成である。
の回路構成を示す図３を参照すると、この実施例の可変
利得増幅回路は、入力信号ＶＩＮをベースに受け高電位
電源端子ＶＣＣにコレクタを接続するトランジスタＱ１
０と、定電位Ｖ１１をベースに受けるトランジスタＱ１
１とを備え、トランジスタＱ１０のエミッタをエミッタ
抵抗Ｒ１１およびエミッタ抵抗Ｒ１２のそれぞれを介し
てトランジスタＱ１１のエミッタと接続し、エミッタ抵
抗Ｒ１１とエミッタ抵抗Ｒ１２の接続点に定電流源Ｉ１
を接続する構成である。
【００４５】さらに、この実施例の可変利得増幅回路
は、トランジスタＱ１１のコレクタ電流を制御するよ
う、定電位Ｖ１４をベースに受けエミッタがトランジス
タＱ１１のエミッタに接続されコレクタが高電位電源端
子ＶＣＣに接続されたトランジスタＱ１４を有する構成
である。
は、トランジスタＱ１１のコレクタ電流を制御するよ
う、定電位Ｖ１４をベースに受けエミッタがトランジス
タＱ１１のエミッタに接続されコレクタが高電位電源端
子ＶＣＣに接続されたトランジスタＱ１４を有する構成
である。
【００４６】この実施例の可変利得増幅回路は、定電位
Ｖ１２および定電位Ｖ１３のそれぞれによりこの可変利
得増幅回路の利得Ｇ３を可変することができ、さらに定
電位Ｖ１１および定電位Ｖ１４のそれぞれにより利得Ｇ
３を可変することができる。
Ｖ１２および定電位Ｖ１３のそれぞれによりこの可変利
得増幅回路の利得Ｇ３を可変することができ、さらに定
電位Ｖ１１および定電位Ｖ１４のそれぞれにより利得Ｇ
３を可変することができる。
【００４７】具体的に利得Ｇ３は、まず、定電位Ｖ１２
および定電位Ｖ１３に制御されて （Ｒ１３／（Ｒ１１＋Ｒ１２））／（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ１２−Ｖ１３））） となり、さらに、定電位Ｖ１１および定電位Ｖ１４に制
御されて Ｇ３＝（Ｒ１３／（Ｒ１１＋Ｒ１２））／（（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ１２−Ｖ１３））・（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ１１−Ｖ１４））） … （９） となる。
および定電位Ｖ１３に制御されて （Ｒ１３／（Ｒ１１＋Ｒ１２））／（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ１２−Ｖ１３））） となり、さらに、定電位Ｖ１１および定電位Ｖ１４に制
御されて Ｇ３＝（Ｒ１３／（Ｒ１１＋Ｒ１２））／（（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ１２−Ｖ１３））・（１＋ｅｘｐ（（ｑ／ｋＴ） ・（Ｖ１１−Ｖ１４））） … （９） となる。
【００４８】この実施例の可変利得増幅回路は、その制
御電位を２種類使用することができるので、その利得を
より精密に制御できる効果を有する。
御電位を２種類使用することができるので、その利得を
より精密に制御できる効果を有する。
【００４９】なお、本発明の可変利得増幅回路の詳細な
説明では、そのトランジスタはＮＰＮ型バイポーラトラ
ンジスタを用い高電位電源ＶＣＣと接地電位ＧＮＤ間の
動作を説明したが、ＰＮＰ型バイポーラトランジスタを
用い低電位電源を使用した可変利得増幅回路にも本発明
の効果は及ぶことは言うまでもない。
説明では、そのトランジスタはＮＰＮ型バイポーラトラ
ンジスタを用い高電位電源ＶＣＣと接地電位ＧＮＤ間の
動作を説明したが、ＰＮＰ型バイポーラトランジスタを
用い低電位電源を使用した可変利得増幅回路にも本発明
の効果は及ぶことは言うまでもない。
【００５０】また、高電位電源ＶＣＣを接地電位ＧＮＤ
とし、低電位電源を負電位ＶＥＥとして接地電位ＧＮＤ
と負電位ＶＥＥ間を動作させることもできる。
とし、低電位電源を負電位ＶＥＥとして接地電位ＧＮＤ
と負電位ＶＥＥ間を動作させることもできる。
【００５１】
【発明の効果】以上説明したように、本発明の可変利得
増幅回路は、出力トランジスタのベースの電位を高い電
位に設定する必要がないので、電源電圧を低減でき、回
路の消費電力を減らす効果を有する。
増幅回路は、出力トランジスタのベースの電位を高い電
位に設定する必要がないので、電源電圧を低減でき、回
路の消費電力を減らす効果を有する。
【００５２】また、電源電圧が同じ場合に適用すれば、
従来技術の可変利得増幅回路よりも出力振幅を大きくで
きる効果も有する。
従来技術の可変利得増幅回路よりも出力振幅を大きくで
きる効果も有する。
【図１】本発明の第１の実施例の可変利得増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図２】本発明の第２の実施例の可変利得増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図３】本発明の第３の実施例の可変利得増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図４】従来の可変利得増幅回路の一構成例を示す回路
図である。
図である。
【図５】エミッタ抵抗付差動増幅回路の一構成例を示す
回路図である。
回路図である。
【図６】従来技術の液晶表示装置の構成を示すブロック
図である。
図である。
４０ エミッタ抵抗付差動増幅回路 ４１ 利得制御回路 ６０１ ＬＣＤパネル ６０２ ソースドライバ ６０３ ゲートドライバ ６０４ アナログ信号処理回路 ６０５ データ反転回路 ６０６ ＤＣ−ＤＣコンバータ ６０７ タイミングコントローラ Ｉ１，Ｉ４ 定電流源 Ｑ１０，Ｑ１１，Ｑ１２，Ｑ１３，Ｑ４０，Ｑ４１，Ｑ
４２，Ｑ４３バイポーラトランジスタ Ｒ１１，Ｒ１２，Ｒ４１，Ｒ４２ エミッタ抵抗 Ｒ１３，Ｒ１４，Ｒ４３，Ｒ５３ 出力抵抗 ＶＣＣ 高電位電源端子 ＶＩＮ 入力信号 ＶＯＵＴ，ＶＯＵＴ１，ＶＯＵＴ２ 出力信号 Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ４１，Ｖ４２，Ｖ
４３ 電位
４２，Ｑ４３バイポーラトランジスタ Ｒ１１，Ｒ１２，Ｒ４１，Ｒ４２ エミッタ抵抗 Ｒ１３，Ｒ１４，Ｒ４３，Ｒ５３ 出力抵抗 ＶＣＣ 高電位電源端子 ＶＩＮ 入力信号 ＶＯＵＴ，ＶＯＵＴ１，ＶＯＵＴ２ 出力信号 Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ４１，Ｖ４２，Ｖ
４３ 電位
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 3/00 - 3/34 H03F 3/45
Claims (3)
- 【請求項１】 入力信号をベースに受ける第１のバイポ
ーラトランジスタと、この第１のバイポーラトランジス
タのエミッタに一端を接続する第１の抵抗と、第１の定
電位をベースに受ける第２のバイポーラトランジスタ
と、この第２のバイポーラトランジスタのエミッタに一
端を接続する第２の抵抗と、前記第１の抵抗の他端およ
び前記第２の抵抗の他端とを共通接続しこの共通接続点
に接続された定電流源と、前記第２のバイポーラトラン
ジスタのコレクタと高電位電源端子との間に接続され前
記第２のバイポーラトランジスタのコレクタから第１の
出力信号を出力する第３の抵抗と、前記第２のバイポー
ラトランジスタのエミッタにエミッタを接続しベースに
第２の定電位を受け前記第２のバイポーラトランジスタ
のエミッタ電流を制御する第３のバイポーラトランジス
タとを有することを特徴とする可変利得増幅回路。 - 【請求項２】 前記第３のバイポーラトランジスタのコ
レクタと前記高電位電源端子との間に接続され前記第３
のバイポーラトランジスタのコレクタから第２の出力信
号を出力する第４の抵抗を有することを特徴とする請求
項１記載の可変利得増幅回路。 - 【請求項３】 入力信号をベースに受ける第１のバイポ
ーラトランジスタと、この第１のバイポーラトランジス
タのエミッタに一端を接続する第１の抵抗と、第１の定
電位をベースに受ける第２のバイポーラトランジスタ
と、この第２のバイポーラトランジスタのエミッタに一
端を接続する第２の抵抗と、前記第１の抵抗の他端およ
び前記第２の抵抗の他端とを共通接続しこの共通接続点
に接続された定電流源と、前記第２のバイポーラトラン
ジスタのコレクタと高電位電源端子との間に接続され前
記第２のバイポーラトランジスタのコレクタ電流を制御
する制御回路と、一端を前記高電位電源端子に接続され
他端を前記制御回路に接続され前記他端から出力信号を
出力する第３の抵抗と、前記第２のバイポーラトランジ
スタのエミッタにエミッタを接続しベースに第２の定電
位を受け前記第２のバイポーラトランジスタのエミッタ
電流を制御する第３のバイポーラトランジスタとを有す
ることを特徴とする可変利得増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08020831A JP3082655B2 (ja) | 1996-02-07 | 1996-02-07 | 可変利得増幅回路 |
| TW086100908A TW361009B (en) | 1996-02-07 | 1997-01-28 | Variable gain amplifier circuit |
| US08/788,443 US5818300A (en) | 1996-02-07 | 1997-01-28 | Variable gain amplifier circuit with reduced power requirements |
| KR1019970003820A KR100245441B1 (ko) | 1996-02-07 | 1997-02-06 | 가변 이득 증폭 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08020831A JP3082655B2 (ja) | 1996-02-07 | 1996-02-07 | 可変利得増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214263A JPH09214263A (ja) | 1997-08-15 |
| JP3082655B2 true JP3082655B2 (ja) | 2000-08-28 |
Family
ID=12038009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08020831A Expired - Lifetime JP3082655B2 (ja) | 1996-02-07 | 1996-02-07 | 可変利得増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5818300A (ja) |
| JP (1) | JP3082655B2 (ja) |
| KR (1) | KR100245441B1 (ja) |
| TW (1) | TW361009B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455651B1 (ko) * | 1997-08-08 | 2005-01-17 | 삼성전자주식회사 | 다중출력 직류/직류 전압 변환장치 및 이를 이용한 액정 표시 장치 |
| US6452445B1 (en) * | 2000-06-15 | 2002-09-17 | Motorola, Inc. | Voltage controlled variable gain element |
| US7816983B2 (en) * | 2008-01-11 | 2010-10-19 | Ralink Technology Corporation | Fast switch for controlling a differential-pair amplifier |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097712A (ja) * | 1983-11-01 | 1985-05-31 | Mitsubishi Electric Corp | 可変利得増幅器 |
| JPH0787320B2 (ja) * | 1988-06-15 | 1995-09-20 | 株式会社日立製作所 | 利得可変増幅器 |
-
1996
- 1996-02-07 JP JP08020831A patent/JP3082655B2/ja not_active Expired - Lifetime
-
1997
- 1997-01-28 US US08/788,443 patent/US5818300A/en not_active Expired - Lifetime
- 1997-01-28 TW TW086100908A patent/TW361009B/zh not_active IP Right Cessation
- 1997-02-06 KR KR1019970003820A patent/KR100245441B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW361009B (en) | 1999-06-11 |
| KR100245441B1 (ko) | 2000-02-15 |
| JPH09214263A (ja) | 1997-08-15 |
| KR970063907A (ko) | 1997-09-12 |
| US5818300A (en) | 1998-10-06 |
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