JP3079936B2 - レイアウトの検証方法およびその装置 - Google Patents
レイアウトの検証方法およびその装置Info
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- JP3079936B2 JP3079936B2 JP07036823A JP3682395A JP3079936B2 JP 3079936 B2 JP3079936 B2 JP 3079936B2 JP 07036823 A JP07036823 A JP 07036823A JP 3682395 A JP3682395 A JP 3682395A JP 3079936 B2 JP3079936 B2 JP 3079936B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体ＶＬＳＩ等の矩
形で構成されるマスクパターンのデザインルールエラー
の検証と修整に関するものである。
形で構成されるマスクパターンのデザインルールエラー
の検証と修整に関するものである。
【０００２】
【従来の技術】半導体ＶＬＳＩ等の矩形で構成されるマ
スクパターンのデザインルールエラーの検証と修整する
方法として、２つの矩形間で最短距離を調べ、等電位の
２つの矩形間でノッチ、スリットといった疑似デザイン
ルールエラーを起こしている場合は、同じ配線層の矩形
で疑似デザインルールエラーを起こしている領域を埋め
る方法があった（参考文献 情報処理学会第３６回全国
大会 「自動レイアウトシステムにおけるレイアウト検
証の手法」 3Y-11 P2027-2028）。
スクパターンのデザインルールエラーの検証と修整する
方法として、２つの矩形間で最短距離を調べ、等電位の
２つの矩形間でノッチ、スリットといった疑似デザイン
ルールエラーを起こしている場合は、同じ配線層の矩形
で疑似デザインルールエラーを起こしている領域を埋め
る方法があった（参考文献 情報処理学会第３６回全国
大会 「自動レイアウトシステムにおけるレイアウト検
証の手法」 3Y-11 P2027-2028）。
【０００３】
【発明が解決しようとする課題】従来の技術では、２つ
の矩形間の最短距離でデザインルールエラーの判定を行
なっているので、非常に高速にしかも効率良く、デザイ
ンルールエラーの検証とノッチやスリットと呼ばれる疑
似デザインルールエラーの修整が行なえる。
の矩形間の最短距離でデザインルールエラーの判定を行
なっているので、非常に高速にしかも効率良く、デザイ
ンルールエラーの検証とノッチやスリットと呼ばれる疑
似デザインルールエラーの修整が行なえる。
【０００４】しかし、図４に示すようにＶＩＡ１とＬＶ
２の間で疑似デザインルールエラーが発生している領域
Ａｒｅａ２を、図５に示すように自動または人手でＶＩ
Ａ１とＬＶ２と同層、同電位の矩形Ｒ１で埋め疑似デザ
インルールエラーを修整した後でも、２つの矩形ＶＩＡ
１とＬＶ２の間の最短距離でデザインルールエラーの判
定を行なうため、Ｒ１は考慮されず常にＶＩＡ１とＬＶ
２の間で疑似デザインルールエラーが発生していると判
定されてしまう。
２の間で疑似デザインルールエラーが発生している領域
Ａｒｅａ２を、図５に示すように自動または人手でＶＩ
Ａ１とＬＶ２と同層、同電位の矩形Ｒ１で埋め疑似デザ
インルールエラーを修整した後でも、２つの矩形ＶＩＡ
１とＬＶ２の間の最短距離でデザインルールエラーの判
定を行なうため、Ｒ１は考慮されず常にＶＩＡ１とＬＶ
２の間で疑似デザインルールエラーが発生していると判
定されてしまう。
【０００５】上記問題点に鑑み、本発明は、疑似デザイ
ンルールエラーの修整及び、疑似デザインルールエラー
を修整したマスクパターンの検証を可能とすることを目
的とする。
ンルールエラーの修整及び、疑似デザインルールエラー
を修整したマスクパターンの検証を可能とすることを目
的とする。
【０００６】
【課題を解決するための手段】本発明は、ＶＬＳＩ等の
矩形で構成されるマスクレイアウトで、スペーシングル
ールが定義された全ての矩形（または最小スペーシング
だけ拡張された矩形）の水平（または垂直）方向に沿っ
て矩形を分割するカットライン（スリット）を設定する
ステップと、隣合うカットライン間に存在する隣合う矩
形間の距離がデザインルールを守っているかどうかを調
べるステップと、スペーシングエラーを起こしている、
カットラインで分割される前の矩形と矩形の位置を出力
するステップと、等電位で同一配線層の矩形間で最小ス
ペーシングエラーを起こしている領域を矩形で埋めるこ
とで最小スペーシングエラーを修正するステップと、エ
ラーが修正された領域を記憶し、前記領域を最小スペー
シングだけ拡張し、前記拡張された領域の矩形を抽出す
るステップを備えたレイアウトの検証方法である。
矩形で構成されるマスクレイアウトで、スペーシングル
ールが定義された全ての矩形（または最小スペーシング
だけ拡張された矩形）の水平（または垂直）方向に沿っ
て矩形を分割するカットライン（スリット）を設定する
ステップと、隣合うカットライン間に存在する隣合う矩
形間の距離がデザインルールを守っているかどうかを調
べるステップと、スペーシングエラーを起こしている、
カットラインで分割される前の矩形と矩形の位置を出力
するステップと、等電位で同一配線層の矩形間で最小ス
ペーシングエラーを起こしている領域を矩形で埋めるこ
とで最小スペーシングエラーを修正するステップと、エ
ラーが修正された領域を記憶し、前記領域を最小スペー
シングだけ拡張し、前記拡張された領域の矩形を抽出す
るステップを備えたレイアウトの検証方法である。
【０００７】
【作用】矩形で構成されるマスクレイアウトで、スペー
シングルールが定義された全ての矩形または最小スペー
シングだけ拡張された矩形の水平または垂直方向に沿っ
て矩形を分割するカットラインまたはスリットを設定
し、隣合うカットライン間に存在する隣合う矩形間の距
離がデザインルールを守っているかどうかを調べ、スペ
ーシングエラーを起こしている、カットラインで分割さ
れる前の矩形と矩形の位置を出力し、等電位で同一配線
層の矩形間で最小スペーシングエラーを起こしている領
域を矩形で埋めることで最小スペーシングエラーを修正
し、エラーが修正された領域を記憶し、前記領域を最小
スペーシングだけ拡張し、前記拡張された領域の矩形を
抽出する。
シングルールが定義された全ての矩形または最小スペー
シングだけ拡張された矩形の水平または垂直方向に沿っ
て矩形を分割するカットラインまたはスリットを設定
し、隣合うカットライン間に存在する隣合う矩形間の距
離がデザインルールを守っているかどうかを調べ、スペ
ーシングエラーを起こしている、カットラインで分割さ
れる前の矩形と矩形の位置を出力し、等電位で同一配線
層の矩形間で最小スペーシングエラーを起こしている領
域を矩形で埋めることで最小スペーシングエラーを修正
し、エラーが修正された領域を記憶し、前記領域を最小
スペーシングだけ拡張し、前記拡張された領域の矩形を
抽出する。
【０００８】これにより、疑似デザインルールエラーの
修整及び、疑似デザインルールエラーを修整したマスク
パターンの検証が可能となる。
修整及び、疑似デザインルールエラーを修整したマスク
パターンの検証が可能となる。
【０００９】
【実施例】以下に本発明の実施例を図面を参照しながら
説明を行なう。
説明を行なう。
【００１０】（実施例１）図２に示す矩形で構成される
マスクパターンを例に、図１に示すフローチャートにそ
って第１の実施例のレイアウトの検証方法を説明する。
マスクパターンを例に、図１に示すフローチャートにそ
って第１の実施例のレイアウトの検証方法を説明する。
【００１１】図２に示す各々の矩形は、左下端点と右上
端点の座標値、配線層、ネット番号（同電位の矩形は同
じネット番号を持つものとする）の情報を持っているも
のとする。ＬＨ１〜ＬＨ３とＬＶ２は、第１配線層の配
線、ＬＶ１とＬＶ３は第２配線層の配線、ＶＩＡ１とＶ
ＩＡ２は第１配線層と第２配線層のコンタクトである。
ＬＨ１、ＬＨ２、ＬＶ１、ＬＶ２、ＶＩＡ１はネット１
を構成し、ＬＨ３、ＬＶ３、ＶＩＡ２はネット２を構成
する。ＶＩＡ１とＶＩＡ２は、各々第１配線層と第２配
線層の矩形とそれらを接続させるコンタクトウインドウ
から構成される。デザインルールは第１配線層、第２配
線層、コンタクトウインドウの各々の配線層で個々に定
められているものとする。第１配線層の最小スペーシン
グをＬＭ１、第１配線層の配線幅をＷ１とし、ＶＩＡ１
の第１配線層の矩形は縦横とも、ＷＶ１とする。
端点の座標値、配線層、ネット番号（同電位の矩形は同
じネット番号を持つものとする）の情報を持っているも
のとする。ＬＨ１〜ＬＨ３とＬＶ２は、第１配線層の配
線、ＬＶ１とＬＶ３は第２配線層の配線、ＶＩＡ１とＶ
ＩＡ２は第１配線層と第２配線層のコンタクトである。
ＬＨ１、ＬＨ２、ＬＶ１、ＬＶ２、ＶＩＡ１はネット１
を構成し、ＬＨ３、ＬＶ３、ＶＩＡ２はネット２を構成
する。ＶＩＡ１とＶＩＡ２は、各々第１配線層と第２配
線層の矩形とそれらを接続させるコンタクトウインドウ
から構成される。デザインルールは第１配線層、第２配
線層、コンタクトウインドウの各々の配線層で個々に定
められているものとする。第１配線層の最小スペーシン
グをＬＭ１、第１配線層の配線幅をＷ１とし、ＶＩＡ１
の第１配線層の矩形は縦横とも、ＷＶ１とする。
【００１２】図２のマスクパターンのうち、第１配線層
を例に本実施例の説明を行なう。データ入力ステップ１
１により、マスクパターンとデザインルールを読み込
む。
を例に本実施例の説明を行なう。データ入力ステップ１
１により、マスクパターンとデザインルールを読み込
む。
【００１３】次にマスクパターン分類ステップ１２で、
各々第１配線層、第２配線層、コンタクトウインドウの
矩形を抽出し、各々の矩形の左下端点の座標値でソート
した、前記第１配線層、第２配線層、コンタクトウイン
ドウのマスクパターンデータファイルを作り、デザイン
ルールが定義された各マスクパターンデータファイルの
全てのマスクパターンデータに対し、デザインルールエ
ラー判定ステップ１４、疑似デザインルールエラー判定
および終了条件判定ステップ１５、疑似デザインルール
エラー修正ステップ１６、疑似デザインルールエラー修
正箇所再チェックステップ１７を実行する。
各々第１配線層、第２配線層、コンタクトウインドウの
矩形を抽出し、各々の矩形の左下端点の座標値でソート
した、前記第１配線層、第２配線層、コンタクトウイン
ドウのマスクパターンデータファイルを作り、デザイン
ルールが定義された各マスクパターンデータファイルの
全てのマスクパターンデータに対し、デザインルールエ
ラー判定ステップ１４、疑似デザインルールエラー判定
および終了条件判定ステップ１５、疑似デザインルール
エラー修正ステップ１６、疑似デザインルールエラー修
正箇所再チェックステップ１７を実行する。
【００１４】第１配線層の矩形を例に前記１４、１５、
１６、１７の各々のステップの処理の説明を行なう。図
３に示す矩形は第１配線層のマスクパターンの一部分
で、ＶＩＡ１の第１配線層の矩形（以下ＶＩＡ１と呼
ぶ）とＬＶ２の間で、ノッチと呼ばれる疑似デザインル
ールエラーを起こしている箇所を拡大したものである。
１６、１７の各々のステップの処理の説明を行なう。図
３に示す矩形は第１配線層のマスクパターンの一部分
で、ＶＩＡ１の第１配線層の矩形（以下ＶＩＡ１と呼
ぶ）とＬＶ２の間で、ノッチと呼ばれる疑似デザインル
ールエラーを起こしている箇所を拡大したものである。
【００１５】デザインルールエラー探索ステップ１３
で、第１配線層のマスクパターンデータファイルを呼び
出し、左下にある矩形から順に処理を行なっていく。
で、第１配線層のマスクパターンデータファイルを呼び
出し、左下にある矩形から順に処理を行なっていく。
【００１６】図３に示すようにＶＩＡ１を第１配線層の
最小スペーシングＬＭ１だけ拡大しＡｒｅａ１を作る。
Ａｒｅａ１はＶＩＡ１を第１配線層の最小スペーシング
だけ拡大したものであるので、Ａｒｅａ１と重なる矩形
はデザインルールエラーの可能性があると判断される。
最小スペーシングＬＭ１だけ拡大しＡｒｅａ１を作る。
Ａｒｅａ１はＶＩＡ１を第１配線層の最小スペーシング
だけ拡大したものであるので、Ａｒｅａ１と重なる矩形
はデザインルールエラーの可能性があると判断される。
【００１７】デザインルール判定ステップ１４でＬＨ
１、ＬＨ２、ＬＶ２、ＶＩＡ１は各々ネット１を構成す
る同電位の矩形であるのでデザインルールエラーは起こ
していないと判定され、この情報は疑似デザインルール
エラー判定および終了条件判定ステップ１５に送られ
る。もしデザインルールエラーがあった場合は、デザイ
ンルールエラーを起こしている矩形情報（座標値、配線
層、ネット番号等）を疑似デザインルールエラー判定お
よび終了条件判定ステップ１５に送り格納する。
１、ＬＨ２、ＬＶ２、ＶＩＡ１は各々ネット１を構成す
る同電位の矩形であるのでデザインルールエラーは起こ
していないと判定され、この情報は疑似デザインルール
エラー判定および終了条件判定ステップ１５に送られ
る。もしデザインルールエラーがあった場合は、デザイ
ンルールエラーを起こしている矩形情報（座標値、配線
層、ネット番号等）を疑似デザインルールエラー判定お
よび終了条件判定ステップ１５に送り格納する。
【００１８】次に疑似デザインルールエラー判定および
終了条件判定ステップ１５では、疑似デザインルールエ
ラー判定と処理の終了条件の判定とデザインルールエラ
ーの保持を行なう。
終了条件判定ステップ１５では、疑似デザインルールエ
ラー判定と処理の終了条件の判定とデザインルールエラ
ーの保持を行なう。
【００１９】処理の終了条件は、全ての矩形に対して疑
似デザインルールエラー判定を終わり、疑似デザインル
ールエラーが無くなった場合である。ただし、一度でも
疑似デザインルールエラー修正ステップ１６の処理を行
なって、同じ疑似デザインルールエラーが無くならない
場合は、デザインルールエラーと判定し、デザインルー
ルエラーを起こしている矩形情報（座標値、配線層、ネ
ット番号等）を保持しておく。処理が終了すれば、保持
していたデザインルールエラーを起こしている矩形情報
（座標値、配線層、ネット番号）を、データ出力ステッ
プ１８に送る。
似デザインルールエラー判定を終わり、疑似デザインル
ールエラーが無くなった場合である。ただし、一度でも
疑似デザインルールエラー修正ステップ１６の処理を行
なって、同じ疑似デザインルールエラーが無くならない
場合は、デザインルールエラーと判定し、デザインルー
ルエラーを起こしている矩形情報（座標値、配線層、ネ
ット番号等）を保持しておく。処理が終了すれば、保持
していたデザインルールエラーを起こしている矩形情報
（座標値、配線層、ネット番号）を、データ出力ステッ
プ１８に送る。
【００２０】図３に示すようにＡｒｅａ１と重なりを持
つ矩形がＬＨ１、ＬＨ２、ＬＶ２が各々ＶＩＡ１と、疑
似デザインルールエラーを起こしていないかを判定す
る。ここでＷＥはＶＩＡ１とＬＶ２の距離である。
つ矩形がＬＨ１、ＬＨ２、ＬＶ２が各々ＶＩＡ１と、疑
似デザインルールエラーを起こしていないかを判定す
る。ここでＷＥはＶＩＡ１とＬＶ２の距離である。
【００２１】ＬＨ１はＶＩＡ１と接続しているので、疑
似デザインルールエラーは起こしていない。ＬＨ２はＶ
ＩＡ１と直接接続していないので、ＬＨ２とＶＩＡ１は
疑似デザインルールエラーを起こしていると判定され
る。ＬＶ２とＶＩＡ１も同様に疑似デザインルールエラ
ーを起こしていると判定される。
似デザインルールエラーは起こしていない。ＬＨ２はＶ
ＩＡ１と直接接続していないので、ＬＨ２とＶＩＡ１は
疑似デザインルールエラーを起こしていると判定され
る。ＬＶ２とＶＩＡ１も同様に疑似デザインルールエラ
ーを起こしていると判定される。
【００２２】次に疑似デザインルールエラー修整ステッ
プ１６で、図４と図５に示すようにＶＩＡ１とＬＶ２の
間で疑似デザインルールエラーを起こしている領域であ
るＡｒｅａ２をＶＩＡ１とＬＶ２と同層かつ同電位の矩
形Ｒ１で埋める。
プ１６で、図４と図５に示すようにＶＩＡ１とＬＶ２の
間で疑似デザインルールエラーを起こしている領域であ
るＡｒｅａ２をＶＩＡ１とＬＶ２と同層かつ同電位の矩
形Ｒ１で埋める。
【００２３】ここで、Ｒ１の左下端点と右下端点の座標
値はＶＩＡ１とＬＶ２の左下端点と右上端点の座標値か
ら容易に計算できる。ＶＩＡ１の左下端点の座標が（ｘ
１，ｙ１）右上端点の座標が（ｘ２，ｙ２）、ＬＶ２の
左下端点の座標が（ｘ３，ｙ３）右上端点の座標が（ｘ
４，ｙ４）であると、Ｒ１の左下端点の座標が（ｘ２，
ｙ１）右上端点の座標が（ｘ３，ｙ４）となる。疑似デ
ザインルールエラー修整ステップ１６の結果を図５に示
す（図５では、修正箇所を分かりやすくするためにＬＨ
１とＬＨ２を省略している。）。
値はＶＩＡ１とＬＶ２の左下端点と右上端点の座標値か
ら容易に計算できる。ＶＩＡ１の左下端点の座標が（ｘ
１，ｙ１）右上端点の座標が（ｘ２，ｙ２）、ＬＶ２の
左下端点の座標が（ｘ３，ｙ３）右上端点の座標が（ｘ
４，ｙ４）であると、Ｒ１の左下端点の座標が（ｘ２，
ｙ１）右上端点の座標が（ｘ３，ｙ４）となる。疑似デ
ザインルールエラー修整ステップ１６の結果を図５に示
す（図５では、修正箇所を分かりやすくするためにＬＨ
１とＬＨ２を省略している。）。
【００２４】疑似デザインルールエラーを修正した矩形
情報から、疑似デザインルールエラー修正ファイルを作
る。
情報から、疑似デザインルールエラー修正ファイルを作
る。
【００２５】疑似デザインルールエラー修正箇所再検証
ステップ１７で、図６に示すように疑似デザインルール
エラーを起こしていた領域を修正したＲ１をデザインル
ールで定められた最小スペーシングＬＭ１だけ拡張した
領域Ａｒｅａ３と重なりを持つ矩形ＶＩＡ１、ＬＨ１、
ＬＨ２、ＬＶ２、Ｒ１を抽出する。
ステップ１７で、図６に示すように疑似デザインルール
エラーを起こしていた領域を修正したＲ１をデザインル
ールで定められた最小スペーシングＬＭ１だけ拡張した
領域Ａｒｅａ３と重なりを持つ矩形ＶＩＡ１、ＬＨ１、
ＬＨ２、ＬＶ２、Ｒ１を抽出する。
【００２６】図９に示すように抽出された各々の矩形Ｖ
ＩＡ１、ＬＨ１、ＬＨ２、ＬＶ２、Ｒ１を最小スペーシ
ングＬＭ１だけ拡張した矩形ＶＩＡ１１０、ＬＨ１１
０、ＬＨ１２０、ＬＶ１２０、Ｒ１１０の水平方向の各
辺に沿ってカットラインＬ１〜Ｌ６を設定し、各々の矩
形を分割する。
ＩＡ１、ＬＨ１、ＬＨ２、ＬＶ２、Ｒ１を最小スペーシ
ングＬＭ１だけ拡張した矩形ＶＩＡ１１０、ＬＨ１１
０、ＬＨ１２０、ＬＶ１２０、Ｒ１１０の水平方向の各
辺に沿ってカットラインＬ１〜Ｌ６を設定し、各々の矩
形を分割する。
【００２７】ただし、実際に矩形を分割するのではな
く、Ｌ１とＬ２の間に存在する矩形がＶＩＡ１１０、Ｌ
Ｈ１１０、ＬＶ１２０、Ｌ２とＬ３の間に存在する矩形
がＶＩＡ１１０、ＬＨ１１０、ＬＨ１２０、ＬＶ１２
０、Ｒ１１０、Ｌ３とＬ４の間に存在する矩形がＶＩＡ
１１０、ＬＨ１１０、ＬＨ１２０、ＬＶ１２０、Ｒ１１
０、Ｌ４とＬ５の間に存在する矩形がＶＩＡ１１０、Ｌ
Ｈ１１０、ＬＶ１２０、Ｒ１１０、Ｌ５とＬ６の間に存
在する矩形がＶＩＡ１１０、ＬＨ１１０、ＬＶ１２０、
Ｒ１１０であることが分かるようにすればよい。
く、Ｌ１とＬ２の間に存在する矩形がＶＩＡ１１０、Ｌ
Ｈ１１０、ＬＶ１２０、Ｌ２とＬ３の間に存在する矩形
がＶＩＡ１１０、ＬＨ１１０、ＬＨ１２０、ＬＶ１２
０、Ｒ１１０、Ｌ３とＬ４の間に存在する矩形がＶＩＡ
１１０、ＬＨ１１０、ＬＨ１２０、ＬＶ１２０、Ｒ１１
０、Ｌ４とＬ５の間に存在する矩形がＶＩＡ１１０、Ｌ
Ｈ１１０、ＬＶ１２０、Ｒ１１０、Ｌ５とＬ６の間に存
在する矩形がＶＩＡ１１０、ＬＨ１１０、ＬＶ１２０、
Ｒ１１０であることが分かるようにすればよい。
【００２８】分割された各々の矩形は、分割前の矩形と
拡張される前の矩形の情報をそれぞれ参照できるように
しておく。
拡張される前の矩形の情報をそれぞれ参照できるように
しておく。
【００２９】スペーシングルールが定められた同電位の
２つの矩形がスペーシングエラーを起こさない条件は、
図７に示すように、２つの矩形が重なり合うか、接して
いる場合で、これら２つの矩形をＬＭ１だけ拡張した場
合は、水平または垂直方向にスペーシングルールのＬＭ
１の２倍以上の長さの重なりができる。スペーシングル
ールが定められた異なる電位の２つの矩形が重なり合う
か、接している場合は、配線がショートするのでスペー
シングエラー（正確には接続エラー）となる。
２つの矩形がスペーシングエラーを起こさない条件は、
図７に示すように、２つの矩形が重なり合うか、接して
いる場合で、これら２つの矩形をＬＭ１だけ拡張した場
合は、水平または垂直方向にスペーシングルールのＬＭ
１の２倍以上の長さの重なりができる。スペーシングル
ールが定められた異なる電位の２つの矩形が重なり合う
か、接している場合は、配線がショートするのでスペー
シングエラー（正確には接続エラー）となる。
【００３０】また、スペーシングルールが定められた異
なる電位の２つの矩形または同電位の２つの矩形がスペ
ーシングエラーを起こさない条件は、図８に示すよう
に、２つの矩形の距離がスペーシングルールのＬＭ１以
上の場合で、これら２つの矩形をＬＭ１だけ拡張した場
合は、水平または垂直方向にスペーシングルールのＬＭ
１以下の重なりができるか、まったく重なりを持たな
い。
なる電位の２つの矩形または同電位の２つの矩形がスペ
ーシングエラーを起こさない条件は、図８に示すよう
に、２つの矩形の距離がスペーシングルールのＬＭ１以
上の場合で、これら２つの矩形をＬＭ１だけ拡張した場
合は、水平または垂直方向にスペーシングルールのＬＭ
１以下の重なりができるか、まったく重なりを持たな
い。
【００３１】したがって、ＬＭ１だけ拡張した、２つの
矩形の間でスペーシングルールエラーを起こす条件とし
ては、２つの矩形の重なりが水平または垂直方向に、Ｌ
Ｍ１より大きくＬＭ１の２倍より小さい場合である。
矩形の間でスペーシングルールエラーを起こす条件とし
ては、２つの矩形の重なりが水平または垂直方向に、Ｌ
Ｍ１より大きくＬＭ１の２倍より小さい場合である。
【００３２】なお、エラーの判定条件は、矩形を拡張す
る長さ（または距離）によって異なるので、矩形を拡張
した長さ（または距離）に合ったエラーの判定条件を設
定する必要がある。
る長さ（または距離）によって異なるので、矩形を拡張
した長さ（または距離）に合ったエラーの判定条件を設
定する必要がある。
【００３３】疑似デザインルールエラーを起こしていた
Ｌ２とＬ３の間に存在する矩形ＶＩＡ１１０、Ｒ１１
０、ＬＶ１２０、ＬＨ１２０を例に水平方向の疑似デザ
インルールエラー再検証ステップ１７のエラーチェック
処理の説明を行なう。
Ｌ２とＬ３の間に存在する矩形ＶＩＡ１１０、Ｒ１１
０、ＬＶ１２０、ＬＨ１２０を例に水平方向の疑似デザ
インルールエラー再検証ステップ１７のエラーチェック
処理の説明を行なう。
【００３４】ＶＩＡ１１０、Ｒ１１０、ＬＶ１２０、Ｌ
Ｈ１２０は各々カットラインＬ２とＬ３で分割される。
ＶＩＡ１１０の分割された矩形をＶＩＡ１１１、Ｒ１１
０の分割された矩形をＲ１１１、ＬＶ１２０の分割され
た矩形をＬＶ１２２、ＬＨ１２０の分割された矩形をＬ
Ｈ１２２とする。
Ｈ１２０は各々カットラインＬ２とＬ３で分割される。
ＶＩＡ１１０の分割された矩形をＶＩＡ１１１、Ｒ１１
０の分割された矩形をＲ１１１、ＬＶ１２０の分割され
た矩形をＬＶ１２２、ＬＨ１２０の分割された矩形をＬ
Ｈ１２２とする。
【００３５】図１０に示すようにＶＩＡ１１１と隣合う
Ｒ１１１とでエラーチェックを行なう。ＶＩＡ１とＲ１
は接していたのでＶＩＡ１１１と隣合うＲ１１１の重な
りはＬＭ１の２倍であり、疑似デザインルールエラーは
起こしていない。ＶＩＡ１１１とＲ１１１をマージしＶ
ＩＡ１１１＿Ｒ１１１を作る。
Ｒ１１１とでエラーチェックを行なう。ＶＩＡ１とＲ１
は接していたのでＶＩＡ１１１と隣合うＲ１１１の重な
りはＬＭ１の２倍であり、疑似デザインルールエラーは
起こしていない。ＶＩＡ１１１とＲ１１１をマージしＶ
ＩＡ１１１＿Ｒ１１１を作る。
【００３６】図１１に示すようにＶＩＡ１１１＿Ｒ１１
１と隣合うＬＶ１２２とでエラーチェックを行なう。Ｒ
１とＬＶ２は接していたのでＶＩＡ１１１＿Ｒ１１１と
ＬＶ１２２の重なりはＬＭ１の２倍であり、疑似デザイ
ンルールエラーは起こしていない。ＶＩＡ１１１＿Ｒ１
１１とＬＶ１２２をマージしＶＩＡ１１１＿Ｒ１１１Ｌ
Ｖ１２２を作る。
１と隣合うＬＶ１２２とでエラーチェックを行なう。Ｒ
１とＬＶ２は接していたのでＶＩＡ１１１＿Ｒ１１１と
ＬＶ１２２の重なりはＬＭ１の２倍であり、疑似デザイ
ンルールエラーは起こしていない。ＶＩＡ１１１＿Ｒ１
１１とＬＶ１２２をマージしＶＩＡ１１１＿Ｒ１１１Ｌ
Ｖ１２２を作る。
【００３７】図１２に示すようにＶＩＡ１１１＿Ｒ１１
１＿ＬＶ１２２と隣合うＬＨ１２２とでエラーチェック
を行なう。Ｒ１とＬＨ２は接しておりまた、ＬＶ２とＬ
Ｈ２は接続されていたので、ＶＩＡ１１１＿Ｒ１１１＿
ＬＶ１２２とＬＨ１２２重なりはＬＭ１の２倍にＬＶ２
のはばＷ１を加えたものであり、これは２×ＬＭ１＋Ｗ
１＞２×ＬＭ１であり、疑似デザインルールエラーは起
こしていない。
１＿ＬＶ１２２と隣合うＬＨ１２２とでエラーチェック
を行なう。Ｒ１とＬＨ２は接しておりまた、ＬＶ２とＬ
Ｈ２は接続されていたので、ＶＩＡ１１１＿Ｒ１１１＿
ＬＶ１２２とＬＨ１２２重なりはＬＭ１の２倍にＬＶ２
のはばＷ１を加えたものであり、これは２×ＬＭ１＋Ｗ
１＞２×ＬＭ１であり、疑似デザインルールエラーは起
こしていない。
【００３８】したがって、ＶＩＡ１とＬＶ２、ＶＩＡ１
とＬＨ２の間の疑似デザインルールエラーは、Ｒ１によ
って修正されたことが確認できる。
とＬＨ２の間の疑似デザインルールエラーは、Ｒ１によ
って修正されたことが確認できる。
【００３９】垂直方向では、抽出された各々の矩形ＶＩ
Ａ１、ＬＨ１、ＬＨ２、ＬＶ２、Ｒ１を最小スペーシン
グＬＭ１だけ拡張した矩形ＶＩＡ１１０、ＬＨ１１０、
ＬＨ１２０、ＬＶ１２０、Ｒ１１０の垂直方向の各辺に
沿ってカットラインを設定し、同様の方法で疑似デザイ
ンルールエラーの再検証を行なう。
Ａ１、ＬＨ１、ＬＨ２、ＬＶ２、Ｒ１を最小スペーシン
グＬＭ１だけ拡張した矩形ＶＩＡ１１０、ＬＨ１１０、
ＬＨ１２０、ＬＶ１２０、Ｒ１１０の垂直方向の各辺に
沿ってカットラインを設定し、同様の方法で疑似デザイ
ンルールエラーの再検証を行なう。
【００４０】また、疑似デザインルールエラー修正箇所
再検証ステップ１７で図３に示すマスクパターンの疑似
デザインルールエラーをチェックできることを示してお
く。
再検証ステップ１７で図３に示すマスクパターンの疑似
デザインルールエラーをチェックできることを示してお
く。
【００４１】図１３に示すように抽出された各々の矩形
ＶＩＡ１、ＬＨ１、ＬＨ２、ＬＶ２を最小スペーシング
ＬＭ１だけ拡張した矩形ＶＩＡ１１０、ＬＨ１１０、Ｌ
Ｈ１２０、ＬＶ１２０の水平方向の各辺に沿ってカット
ラインＬ１〜Ｌ６を設定し、各々の矩形を分割する。
ＶＩＡ１、ＬＨ１、ＬＨ２、ＬＶ２を最小スペーシング
ＬＭ１だけ拡張した矩形ＶＩＡ１１０、ＬＨ１１０、Ｌ
Ｈ１２０、ＬＶ１２０の水平方向の各辺に沿ってカット
ラインＬ１〜Ｌ６を設定し、各々の矩形を分割する。
【００４２】疑似デザインルールエラーを起こしていた
疑似デザインルールエラーを起こしていたＬ２とＬ３の
間に存在する矩形ＶＩＡ１１１、ＬＶ１２２、ＬＨ１２
２で、ＶＩＡ１１１と隣合うＬＶ１２２とＬＨ１２２
で、各々疑似デザインルールエラーチェックを行なう。
疑似デザインルールエラーを起こしていたＬ２とＬ３の
間に存在する矩形ＶＩＡ１１１、ＬＶ１２２、ＬＨ１２
２で、ＶＩＡ１１１と隣合うＬＶ１２２とＬＨ１２２
で、各々疑似デザインルールエラーチェックを行なう。
【００４３】図１４に示すように、ＶＩＡ１１１とＬＶ
１２２の重なりは２×ＬＭ１−ＷＥ＜２×ＬＭ１であ
り、疑似デザインルールエラーを起こしていることが分
かる。
１２２の重なりは２×ＬＭ１−ＷＥ＜２×ＬＭ１であ
り、疑似デザインルールエラーを起こしていることが分
かる。
【００４４】同様に図１５に示すように、ＶＩＡ１１１
とＬＨ１２２の重なりは２×ＬＭ１−ＷＥ＜２×ＬＭ１
であり、疑似デザインルールエラーを起こしていること
が分かる。
とＬＨ１２２の重なりは２×ＬＭ１−ＷＥ＜２×ＬＭ１
であり、疑似デザインルールエラーを起こしていること
が分かる。
【００４５】疑似デザインルールエラー修正箇所再検証
ステップ１７で疑似デザインルールエラーが発見された
場合は、疑似デザインルールエラー判定および終了条件
判定ステップ１５で、疑似デザインルールエラー修正ス
テップ１６に戻して疑似デザインルールエラーを修正
し、疑似デザインルールエラー修正箇所再検証ステップ
１７で疑似デザインルールエラー修正箇所のチェックを
行なう。
ステップ１７で疑似デザインルールエラーが発見された
場合は、疑似デザインルールエラー判定および終了条件
判定ステップ１５で、疑似デザインルールエラー修正ス
テップ１６に戻して疑似デザインルールエラーを修正
し、疑似デザインルールエラー修正箇所再検証ステップ
１７で疑似デザインルールエラー修正箇所のチェックを
行なう。
【００４６】疑似デザインルールエラーが無くなれば、
最後にデータ出力ステップ１８で、疑似デザインルール
エラー修正ファイルとデータ入力ステップ１１で入力さ
れたマスクパターンから、疑似デザインルールエラーを
修正したマスクパターンデータのファイルを作成し出力
する。また、デザインルールエラーが残っている場合は
デザインルールエラーを修正するために、デザインルー
ルエラーを起こしている領域と矩形に関する座標、配線
層、ネット番号等の情報を出力する。
最後にデータ出力ステップ１８で、疑似デザインルール
エラー修正ファイルとデータ入力ステップ１１で入力さ
れたマスクパターンから、疑似デザインルールエラーを
修正したマスクパターンデータのファイルを作成し出力
する。また、デザインルールエラーが残っている場合は
デザインルールエラーを修正するために、デザインルー
ルエラーを起こしている領域と矩形に関する座標、配線
層、ネット番号等の情報を出力する。
【００４７】なお、非常にマスクパターンのデータ量が
多い場合は、マスクパターンの領域を幾つかに分割し、
分割された領域のマスクパターンを複数のコンピュータ
とプロセッサに割り当て並列処理を行なえば、非常に高
速な処理が可能である。
多い場合は、マスクパターンの領域を幾つかに分割し、
分割された領域のマスクパターンを複数のコンピュータ
とプロセッサに割り当て並列処理を行なえば、非常に高
速な処理が可能である。
【００４８】（実施例２）図１６に、本発明の第２の実
施例のレイアウト検証装置におけるデータの流れを示
す。図１７は上記処理を行うためのハードウェアーの構
成を示すものである。
施例のレイアウト検証装置におけるデータの流れを示
す。図１７は上記処理を行うためのハードウェアーの構
成を示すものである。
【００４９】データ入力装置１１１で、図１に示すデー
タ入力ステップ１１の処理を行なう。マスクパターンデ
ータとデザインルールは、ネットワークバス２０９を使
って他のシステムから転送されて来て、インターフェー
ス２１０を通り、外部記憶装置２０７に書き込まれる
か、入力装置２０８から入力され外部記憶装置２０７に
書き込まれる。
タ入力ステップ１１の処理を行なう。マスクパターンデ
ータとデザインルールは、ネットワークバス２０９を使
って他のシステムから転送されて来て、インターフェー
ス２１０を通り、外部記憶装置２０７に書き込まれる
か、入力装置２０８から入力され外部記憶装置２０７に
書き込まれる。
【００５０】マスクパターンデータ分類および記憶装置
１１２で、図１に示すマスクパターンデータ分類ステッ
プ１２の処理を行ない、各配線層のマスクパターンデー
タファイルを保持する。このとき、各配線層のマスクパ
ターンデータファイルは外部記憶装置２０７に書き込ま
れる。
１１２で、図１に示すマスクパターンデータ分類ステッ
プ１２の処理を行ない、各配線層のマスクパターンデー
タファイルを保持する。このとき、各配線層のマスクパ
ターンデータファイルは外部記憶装置２０７に書き込ま
れる。
【００５１】デザインルールエラー探索装置１１３で、
デザインルールエラー探索ステップ１３の処理を行な
う。
デザインルールエラー探索ステップ１３の処理を行な
う。
【００５２】デザインルールエラー判定装置１１４で、
図１に示すデザインルールエラー判定ステップ１４の処
理を行なう。
図１に示すデザインルールエラー判定ステップ１４の処
理を行なう。
【００５３】疑似デザインルールエラー判定およびデザ
インルールエラー記憶および処理終了判定装置１１５
で、疑似デザインルールエラー判定ステップ１５の処理
を行なう。デザインルールエラーを起こしている矩形の
座標値、配線層、ネット番号等のデザインルールエラー
情報として、外部記憶装置２０７に書き込む。
インルールエラー記憶および処理終了判定装置１１５
で、疑似デザインルールエラー判定ステップ１５の処理
を行なう。デザインルールエラーを起こしている矩形の
座標値、配線層、ネット番号等のデザインルールエラー
情報として、外部記憶装置２０７に書き込む。
【００５４】疑似デザインルールエラー修正装置１１６
で、図１の疑似デザインルールエラー修正ステップ１６
の処理を行なう。疑似デザインルールエラーを修正し
た、矩形の座標値、配線層、ネット番号の疑似デザイン
ルールエラー修正情報を、外部記憶装置２０７に書き込
む。また、入力されたマスクパターンデータと疑似デザ
インルールエラー修正情報をマージして、疑似デザイン
ルールエラーを修正したマスクパターンデータを新たに
作成し、外部記憶装置２０７に書き込む。
で、図１の疑似デザインルールエラー修正ステップ１６
の処理を行なう。疑似デザインルールエラーを修正し
た、矩形の座標値、配線層、ネット番号の疑似デザイン
ルールエラー修正情報を、外部記憶装置２０７に書き込
む。また、入力されたマスクパターンデータと疑似デザ
インルールエラー修正情報をマージして、疑似デザイン
ルールエラーを修正したマスクパターンデータを新たに
作成し、外部記憶装置２０７に書き込む。
【００５５】疑似デザインルールエラー修正箇所再チェ
ック装置１１７で、図１の疑似デザインルールエラー修
正箇所再チェックステップ１７の処理を行なう。
ック装置１１７で、図１の疑似デザインルールエラー修
正箇所再チェックステップ１７の処理を行なう。
【００５６】データ出力装置１１８で、磁気ディスク等
の外部記憶装置２０７に書き込まれた、デザインルール
エラー情報、疑似デザインルールエラー修正情報を出力
装置２０６で出力、またはグラフィックディスプレイ２
０１に表示する。
の外部記憶装置２０７に書き込まれた、デザインルール
エラー情報、疑似デザインルールエラー修正情報を出力
装置２０６で出力、またはグラフィックディスプレイ２
０１に表示する。
【００５７】マスクパターン表示装置１１９で、データ
出力装置１１８で磁気ディスク等の外部記憶装置２０７
に書き込んだ、入力されたマスクパターンデータ、疑似
デザインルールエラーを修正したマスクパターンデー
タ、デザインルールエラーを起こしている矩形、領域等
で必要なデータをグラフィックディスプレイ２０１に表
示するか出力装置によって図形情報等を出力する。
出力装置１１８で磁気ディスク等の外部記憶装置２０７
に書き込んだ、入力されたマスクパターンデータ、疑似
デザインルールエラーを修正したマスクパターンデー
タ、デザインルールエラーを起こしている矩形、領域等
で必要なデータをグラフィックディスプレイ２０１に表
示するか出力装置によって図形情報等を出力する。
【００５８】デザインルールエラーが残っている場合
は、マスクパターン編集装置１１９で、マスクパターン
表示装置１１８でグラフィックディスプレイ２０１にデ
ザインルールエラー情報と疑似デザインルールエラーを
修正したマスクパターンデータを表示し、デザインルー
ルエラー情報を参照しながら、疑似デザインルールエラ
ーを修正したマスクパターンデータのデザインルールエ
ラーをキーボード２０３、マウス２０２を使用し対話的
に修正する。
は、マスクパターン編集装置１１９で、マスクパターン
表示装置１１８でグラフィックディスプレイ２０１にデ
ザインルールエラー情報と疑似デザインルールエラーを
修正したマスクパターンデータを表示し、デザインルー
ルエラー情報を参照しながら、疑似デザインルールエラ
ーを修正したマスクパターンデータのデザインルールエ
ラーをキーボード２０３、マウス２０２を使用し対話的
に修正する。
【００５９】
【発明の効果】以上説明したように、本発明によれば疑
似デザインルールの修整及び、疑似デザインルールを修
整したマスクパターンの検証が可能となる。
似デザインルールの修整及び、疑似デザインルールを修
整したマスクパターンの検証が可能となる。
【図１】本発明の第１の実施例のレイアウト検証方法の
処理を示すフローチャート
処理を示すフローチャート
【図２】第１の実施例のレイアウト検証方法で用いるマ
スクパターンを示す図
スクパターンを示す図
【図３】図２のマスクパターンにおける第１配線層の一
部分を示す図
部分を示す図
【図４】疑似デザインルールエラーが発生している領域
の例を示す図
の例を示す図
【図５】疑似デザインルールエラーを修正したマスクレ
イアウトの例を示す図
イアウトの例を示す図
【図６】疑似デザインルールエラー修正箇所再検証ステ
ップを説明する図
ップを説明する図
【図７】スペーシングルールが定められた同電位の２つ
の矩形がズペーシングエラーを起こさないための条件を
説明する図
の矩形がズペーシングエラーを起こさないための条件を
説明する図
【図８】スペーシングルールが定められた異なる電位の
２つの矩形または同電位の２つの矩形がスペーシングエ
ラーを起こさない条件を説明する図
２つの矩形または同電位の２つの矩形がスペーシングエ
ラーを起こさない条件を説明する図
【図９】疑似デザインエラー修正箇所再検証ステップで
抽出した矩形の分割を説明する図
抽出した矩形の分割を説明する図
【図１０】ＶＩＡ１１１とＲ１１１とのエラーチェック
を説明する図
を説明する図
【図１１】ＶＩＡ１１１＿Ｒ１１１とＬＶ１２２とのエ
ラーチェックを説明する図
ラーチェックを説明する図
【図１２】ＶＩＡ１１１＿Ｒ１１１＿ＬＶ１２２とＬＨ
１２２とのエラーチェックを説明する図
１２２とのエラーチェックを説明する図
【図１３】疑似デザインルールエラー修正箇所再検証ス
テップを説明する図
テップを説明する図
【図１４】ＶＩＡ１１１とＬＶ１２２の重なりについて
のエラーチェックを説明する図
のエラーチェックを説明する図
【図１５】ＶＩＡ１１１とＬＨ１２２の重なりについえ
のエラーチェックを説明する図
のエラーチェックを説明する図
【図１６】本発明の第２の実施例のレイアウト検証装置
におけるデータの流れを示す図
におけるデータの流れを示す図
【図１７】第２の実施例のハードウェア構成を示す図
１１ データ入力ステップ １２ マスクパターン分類ステップ １３ ザインルールエラー探索ステップ １４ デザインルールエラー判定ステップ １５ 疑似デザインルールエラー判定および終了条件判
定ステップ １６ 疑似デザインルールエラー修整ステップ １７ 疑似デザインルールエラー修整箇所再チェックス
テップ １８ データ出力ステップ １１１ データ入力装置 １１２ マスクパターン分類および記憶装置 １１３ デザインルールエラー探索装置 １１４ デザインルールエラー判定装置 １１５ 疑似デザインルールエラー判定およびデザイン
ルールエラー記憶および処理終了判定装置 １１６ 疑似デザインルールエラー修整装置 １１７ 疑似デザインルールエラー修整箇所再チェック
装置 １１８ データ出力装置 １１９ エラー表示装置 １２０ マスクパターン編集装置
定ステップ １６ 疑似デザインルールエラー修整ステップ １７ 疑似デザインルールエラー修整箇所再チェックス
テップ １８ データ出力ステップ １１１ データ入力装置 １１２ マスクパターン分類および記憶装置 １１３ デザインルールエラー探索装置 １１４ デザインルールエラー判定装置 １１５ 疑似デザインルールエラー判定およびデザイン
ルールエラー記憶および処理終了判定装置 １１６ 疑似デザインルールエラー修整装置 １１７ 疑似デザインルールエラー修整箇所再チェック
装置 １１８ データ出力装置 １１９ エラー表示装置 １２０ マスクパターン編集装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 G03F 1/08
Claims (6)
- 【請求項１】ＶＬＳＩ等の矩形で構成されるマスクレイ
アウトで、スペーシングルールが定義された全ての矩形
または最小スペーシングだけ拡張された矩形の、水平ま
たは垂直方向に沿って矩形を分割するカットラインまた
はスリットを設定するステップと、 隣合うカットライン間に存在する隣合う矩形間の距離が
デザインルールを守っているかどうかを調べるステップ
と、 スペーシングエラーを起こしている、カットラインで分
割される前の矩形情報を記憶しかつ、出力するステップ
とを備えたレイアウトの検証方法。 - 【請求項２】請求項１記載のレイアウトの検証方法にお
いて、さらに等電位で同一配線層の矩形間で最小スペー
シングエラーを起こしている領域を矩形で埋めることで
最小スペーシングエラーを修正するステップを備えたレ
イアウトの検証方法。 - 【請求項３】請求項２記載のレイアウトの検証方法にお
いて、さらにエラーが修正された領域を記憶し、前記領
域を最小スペーシングだけ拡張し、前記拡張された領域
の矩形を抽出するステップを備えたレイアウトの検証方
法。 - 【請求項４】ＶＬＳＩ等の矩形で構成されるマスクレイ
アウトで、スペーシングルールが定義された全ての矩形
または最小スペーシングだけ拡張された矩形の、水平ま
たは垂直方向に沿って矩形を分割するカットラインまた
はスリットを設定する手段と、 隣合うカットライン間に存在する隣合う矩形間の距離が
デザインルールを守っているかどうかを調べる手段と、 スペーシングエラーを起こしている、カットラインで分
割される前の矩形情報を記憶し、かつ出力する手段とを
備えたレイアウトの検証装置。 - 【請求項５】請求項４記載のレイアウトの検証装置にお
いて、さらに等電位で同一配線層の矩形間で最小スペー
シングエラーを起こしている領域を矩形で埋めることで
最小スペーシングエラーを修正する手段を備えたレイア
ウトの検証装置。 - 【請求項６】請求項５記載のレイアウトの検証装置にお
いて、さらにエラーが修正された領域を記憶し、前記領
域を最小スペーシングだけ拡張し、前記拡張された領域
の矩形を抽出する手段を備えたレイアウトの検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07036823A JP3079936B2 (ja) | 1995-02-24 | 1995-02-24 | レイアウトの検証方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07036823A JP3079936B2 (ja) | 1995-02-24 | 1995-02-24 | レイアウトの検証方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08235232A JPH08235232A (ja) | 1996-09-13 |
| JP3079936B2 true JP3079936B2 (ja) | 2000-08-21 |
Family
ID=12480483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07036823A Expired - Fee Related JP3079936B2 (ja) | 1995-02-24 | 1995-02-24 | レイアウトの検証方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3079936B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301689B1 (en) | 1998-09-28 | 2001-10-09 | International Business Machines Corporation | Spacing violation checker |
| US6536023B1 (en) * | 2000-07-03 | 2003-03-18 | Cadence Design Systems, Inc. | Method and system for hierarchical metal-end, enclosure and exposure checking |
| US7289658B2 (en) | 2003-06-24 | 2007-10-30 | International Business Machines Corporation | Removal of relatively unimportant shapes from a set of shapes |
| CN113113322B (zh) * | 2021-03-31 | 2024-03-15 | 上海华虹宏力半导体制造有限公司 | Cup通孔重叠修正方法 |
-
1995
- 1995-02-24 JP JP07036823A patent/JP3079936B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08235232A (ja) | 1996-09-13 |
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